JP2010152989A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおいて、ブロック選択ゲートトランジスタに隣接するＷＬ端セルのビットエラーをより多く救済できるようにする。
【解決手段】たとえば、メモリセルアレイ１１において、ＥＣＣコード格納エリア１１ｂを、メモリ領域１１ｂ-1，１１ｂ-3とメモリ領域１１ｂ-2とに分ける。メモリ領域１１ｂ-1，１１ｂ-3をメモリ領域１１ｂ-2よりも大きくし、メモリ領域１１ｂ-1，１１ｂ-3には、ブロック選択ゲートトランジスタに隣接するセルＭＣ０，ＭＣ３１の集合であるページＰ０，Ｐ３１の通常データに対し、より高いエラー検出訂正能力を可能にするためのＥＣＣコードを格納させる。メモリ領域１１ｂ-2には、それ以外のセルＭＣ１〜ＭＣ３０の集合であるページＰ１〜Ｐ３０の通常データを、ページＰ０，Ｐ３１の通常データよりも低いエラー検出訂正能力によって救済するためのＥＣＣコードを格納させる。
【選択図】 図３

Description

本発明は、不揮発性半導体記憶装置に関するもので、たとえば、データの電気的書き換え（書き込みおよび消去）が可能なＮＡＮＤ型フラッシュメモリ（たとえば、ＥＥＰＲＯＭ）に関するものである。

従来、データの電気的書き換えが可能な不揮発性の半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数の不揮発性メモリセルが直列に接続されたＮＡＮＤセルユニット（ＮＡＮＤストリングス）をマトリクス状に配列して、メモリセルアレイが構成される。このため、たとえばＮＯＲ型フラッシュメモリと比べて単位セル面積が小さく、したがって大容量化（高集積化）が容易であるという特長を持つ。

さて、ＮＡＮＤ型フラッシュメモリは非破壊読み出し方式であり、データを破壊することなく、繰り返し読み出すことが可能である。しかし、書き込み動作および消去動作を繰り返しているうちに、トンネル絶縁膜の劣化による電荷保持特性の悪化、および、電荷がトンネル絶縁膜にトラップされることによるセルのしきい値変動などにより、データが破壊され、ビットエラー（不良ビット）を引き起こす。これを対策するために、エラー検出・訂正ユニット（ＥＣＣ回路）を用い、ビットエラーを検出、訂正することで、不良率を低減するようにしている。

一方、ＮＡＮＤ型フラッシュメモリにおいては、高集積化、大容量化にともなって、単位セル面積の縮小化が進んでいるが、近年、ブロック選択トランジスタに最も近いセルでのビットエラーが増加している。これは、プロセス的バラツキ、たとえば、リソグラフィーによるパターンのバラツキ（パターンの周期性が変化することに起因）、および、拡散層形成時のイオン注入のバラツキなどにより、ＮＡＮＤセルユニットの端部付近のセル（端のワード線ＷＬにつながるＷＬ端セル）と、ＮＡＮＤセルユニットの中央付近のセルとで、特性が変わることが原因と考えられている。

上記したエラー検出・訂正ユニットによって、これら全てのビットエラーを検出、訂正するためには、より多くのＥＣＣコード（エラー検出訂正データ）が必要となる。しかしながら、多くのＥＣＣコードを格納するためには大きな領域が必要となるため、チップサイズの増大およびコストの増加を招くという問題があった。

なお、ページデータ内のデータ品質に応じて誤り訂正能力の設定を変え、データの信頼性を向上させる提案がすでになされている（たとえば、特許文献１参照）。ただし、この提案は、単に、データ品質の良し悪しにしたがってページデータをいくつかの領域に分割し、領域ごとに最適となる誤り訂正能力を設定するものであった。
特開２００６−２６０６１９号公報

本発明は、チップサイズの増大およびコストの増加を招くことなしに、より多くの不良ビットを救済することが可能な不揮発性半導体記憶装置を提供することを目的としている。

本願発明の一態様によれば、データを記憶するための複数の不揮発性メモリセルを有するメモリセル部と、前記複数の不揮発性メモリセルに記憶されたデータのエラー検出を行うためのエラー検出用コードを記憶するコード記憶部と、データの書き込み時に、所定の不揮発性メモリセルに記憶される書き込みデータをもとに前記エラー検出用コードを生成するとともに、データの読み出し時に、前記コード記憶部に記憶されている前記エラー検出用コードをもとに、前記所定の不揮発性メモリセルより読み出された読み出しデータのエラーを検出して訂正するエラー検出訂正部と、データの書き込み時に、前記書き込みデータを前記所定の不揮発性メモリセルに格納するとともに、前記エラー検出訂正部によって生成された前記エラー検出用コードを前記コード記憶部に格納する制御部と、を具備し、前記コード記憶部は、１ページ当たりの、前記メモリセル部内のブロック選択トランジスタに最も近いページに対応する前記エラー検出用コードを記憶するための第１のメモリ領域が、それ以外のページに対応する前記エラー検出用コードを記憶するための第２のメモリ領域よりも大きく確保されていることを特徴とする不揮発性半導体記憶装置が提供される。

また、本願発明の一態様によれば、ワード線がゲートにそれぞれ接続され、データを記憶するための所定個の不揮発性メモリセルを直列に接続してなるメモリセル列と、選択ゲート線がゲートにそれぞれ接続され、前記メモリセル列の一端をビット線に、他端をソース線に接続するブロック選択トランジスタと、を含む、複数のメモリセルユニットを、前記ワード線方向に配置してなるブロックを有し、前記ワード線を共有する複数の不揮発性メモリセルによってページが構成されてなるメモリセル部、および、前記複数の不揮発性メモリセルに記憶されたデータのエラー検出を行うためのエラー検出用コードを記憶するコード記憶部、を含むメモリセルアレイと、データの書き込み時に、所定の不揮発性メモリセルに記憶される書き込みデータをもとに前記エラー検出用コードを生成するとともに、データの読み出し時に、前記コード記憶部に記憶されている前記エラー検出用コードをもとに、前記所定の不揮発性メモリセルより読み出された読み出しデータのエラーを検出して訂正するエラー検出訂正部と、データの書き込み時に、前記書き込みデータを前記所定の不揮発性メモリセルに格納するとともに、前記エラー検出訂正部によって生成された前記エラー検出用コードを前記コード記憶部に格納する制御部と、を具備し、前記コード記憶部は、前記ブロック選択トランジスタに最も近いページに対応する前記エラー検出用コードを記憶するための第１のメモリ領域と、それ以外のページに対応する前記エラー検出用コードを記憶するための第２のメモリ領域と、を有し、１ページ当たりの、前記第１のメモリ領域が前記第２のメモリ領域よりも大きく確保されていることを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、チップサイズの増大およびコストの増加を招くことなしに、より多くの不良ビットを救済することが可能な不揮発性半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置の構成例（機能ブロック）を示すものである。なお、本実施形態では、不揮発性半導体記憶装置として、ＥＥＰＲＯＭのようなＮＡＮＤ型フラッシュメモリ（メモリチップ）を例に説明する。

すなわち、メモリセルアレイ１１は、入出力（書き込み／読み出し）されるデータを格納する通常データ格納エリア１１ａと、エラー検出訂正データ（ＥＣＣコード）を格納するＥＣＣコード格納エリア１１ｂと、を有する。通常データ格納エリア１１ａは、たとえば図２に示すように、複数のＮＡＮＤセルユニット（ＮＡＮＤストリングス）ＮＵを配列して構成される。各ＮＡＮＤセルユニットＮＵは、データの電気的書き換えが可能な複数個（図２の場合、３２個）の不揮発性メモリセルＭＣ０〜ＭＣ３１と、その両端をそれぞれビット線ＢＬとソース線ＣＥＬＳＲＣとに接続するためのブロック選択ゲートトランジスタＳ１，Ｓ２と、を有する。

不揮発性メモリセルＭＣ０〜ＭＣ３１としては、電荷蓄積層（たとえば、浮遊ゲート）と制御ゲートとが積層されたＭＯＳ型トランジスタが用いられる。通常、浮遊ゲートに電子が注入されたしきい値電圧の高い状態（正のしきい値電圧状態）を“０”データとし、浮遊ゲートの電子を放出させたしきい値電圧の低い状態（負のしきい値電圧状態）を“１”データとして、２値データの記憶が行われる。

なお、データ記憶容量をさらに大きいものとする場合、一つのメモリセルが多ビットデータを記憶する多値データ記憶方式が用いられる。たとえば、４値データ記憶方式の場合、次のようなデータビット割り付け法が提案されている（たとえば、特開２００１−９３２８８号公報参照）。すなわち、上位ページデータ（上位ビットデータ）“ｘ”と下位ページデータ（下位ビットデータ）“ｙ”との組み合わせにより定義される２ビットデータ（ｘｙ）を用いて、しきい値電圧の順に、４値データをＡ＝１１，Ｂ＝１０，Ｃ＝００，Ｄ＝０１のように設定する。このデータ割り付け法を用いると、下位ページ読み出し回数を減らすことができ、また、高速書き込みを行うことができるという利点がある。

図２において、メモリセルＭＣ０〜ＭＣ３１の制御ゲートは、それぞれ、異なるワード線ＷＬ０〜ＷＬ３１に接続される。ブロック選択ゲートトランジスタＳ１，Ｓ２の各ゲートは、ワード線ＷＬ０〜ＷＬ３１と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線ＷＬ０〜ＷＬ３１を共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックＢＬＫｊを構成する。図２では、代表的に一つのブロックＢＬＫｊを例示しているが、通常、ビット線ＢＬの方向に複数のブロックが配列される。

ここで、セルのシュリンクが進むと、各ＮＡＮＤセルユニットＮＵにおいては、プロセス的バラツキによる、ブロック選択ゲートトランジスタＳ１，Ｓ２に最も近い不揮発性メモリセル（端のワード線ＷＬにつながるＷＬ端セル）ＭＣ０，ＭＣ３１での不良（ビットエラー）が、特に目立ってくる。なお、ブロック選択ゲートトランジスタＳ１，Ｓ２に隣接する不揮発性メモリセルＭＣ０，ＭＣ３１がデータを記憶しないダミーセルの場合には、ダミーセルＭＣ０，ＭＣ３１に隣接する不揮発性メモリセルＭＣ１，ＭＣ３０が、ブロック選択ゲートトランジスタＳ１，Ｓ２に最も近い不揮発性メモリセル（ＷＬ端セル）となる。

以下では、ブロック選択ゲートトランジスタＳ１，Ｓ２に隣接する不揮発性メモリセルＭＣ０，ＭＣ３１を、データが記憶されるＷＬ端セルとした場合について説明する。

図１に示すように、ロウデコーダ１２は、メモリセルアレイ１１のワード線選択を行い、カラムデコーダ１３は、メモリセルアレイ１１のビット線選択を行う。データラッチを含むセンスアンプ回路１４は、メモリセルアレイ１１のビット線ＢＬに接続されて、データ読み出しを行い、あるいは、書き込みデータを保持する。

データ読み出し動作時、センスアンプ回路１４に読み出されたデータ（通常データ）は、データバス１５を介し、Ｉ／Ｏバッファ１６を経て、外部入出力端子Ｉ／Ｏから外部メモリコントローラ１に出力される。その際、通常データ格納エリア１１ａ内より読み出された通常データは、Ｉ／Ｏバッファ１６から内部制御回路（コントロールユニット）１７に送られ、エラー検出訂正ユニット（ＥＣＣ回路）２１による誤り訂正（ビットエラーの検出、訂正）処理が施される。すなわち、外部メモリコントローラ１には、必要に応じて誤り訂正処理が施された、ビットエラー検出訂正後のデータが出力される。

データ書き込み動作時、外部メモリコントローラ１から外部入出力端子Ｉ／Ｏに供給される書き込みデータは、Ｉ／Ｏバッファ１６を介し、データバス１５を経て、センスアンプ回路１４にロードされる。その際、Ｉ／Ｏバッファ１６に供給された書き込みデータは、内部制御回路１７に送られ、エラー検出訂正ユニット２１によるＥＣＣコードの生成処理に供される。そして、書き込みデータは、メモリセルアレイ１１の通常データ格納エリア１１ａ内に格納され、ＥＣＣコードは、メモリセルアレイ１１のＥＣＣコード格納エリア１１ｂ内に格納される。

外部入出力端子Ｉ／ＯからＩ／Ｏバッファ１６に供給されるコマンドは、内部制御回路１７でデコードされ、アドレスは、アドレスレジスタ１８を介して、ロウデコーダ１２およびカラムデコーダ１３に転送される。内部制御回路１７は、たとえば、ページごとに異なるエラー検出訂正能力（誤り訂正能力）を有するエラー検出訂正ユニット２１を備えるとともに、動作モードに応じて供給される外部制御信号およびコマンドにもとづいて、データ書き込みおよび消去のためのシーケンス制御、および、データ読み出しのための制御などを行う。

ステータスレジスタ１９は、チップがレディ状態（Ｒｅａｄｙ）にあるか、ビジー状態（Ｂｕｓｙ）にあるかを示すレディ／ビジー信号Ｒ／Ｂがセットされ、これをチップの外部に出力するようになっている。

動作モードに応じて、電源電圧よりも高い種々の高電圧を発生するために、高電圧発生回路（ＨＶ ＧＥＮ）２０が設けられている。高電圧発生回路２０は、内部制御回路１７によって制御される。

図２に示したメモリセルアレイ１１の構成では、ビット線ＢＬごとにセンスアンプＳＡが配置されている。この場合、２値データ記憶方式では、１ワード線に沿って配列されるメモリセルの集合が、データ読み出しおよび書き込みの単位である１ページとなる。１メモリセルが２ビットを記憶する４値データ記憶方式の場合には、１ワード線に沿って配列されるメモリセルの集合は、２ページになる。

ビットエラーがなければ、通常データ格納エリア１１ａ内より読み出された通常データは書き込みデータと“同じ”である。エラー検出訂正ユニット２１は、書き込みデータにもとづいて演算によりＥＣＣコードを生成するとともに、そのＥＣＣコードをもとに、対応する通常データに含まれるビットエラーを検出し、ビットエラーが検出された場合に、ＥＣＣコードを用いてビットエラーの訂正を行う。ビットエラーが検出されない場合は、訂正せずに、読み出された通常データをそのまま出力する。本実施形態の場合、ＥＣＣコードは、通常データ格納エリア１１ａ内に格納される書き込みデータ（通常データ）に対応させて、ＥＣＣコード格納エリア１１ｂ内に格納され、対応する通常データの読み出しに応じて、ＥＣＣコード格納エリア１１ｂ内より読み出される。

ここで、通常の誤り訂正処理では、たとえば、１ページデータ当たり、「１ビット訂正、２ビット検出」のエラー検出訂正能力を備えたリードソロモン符号などが用いられる。つまり、１ページ分の通常データ（たとえば、１０２４バイト）のビットエラーが１ビットの場合は訂正と検出の両方を行うことができるが、２ビットのビットエラーがある場合には検出のみが可能で、訂正することはできない。したがって、一般的に単ビットエラーのような１ページデータ当たりのビットエラー数が少ない場合ではビットエラーを正しく訂正することが可能だが、ビットエラー数が多くなると全てのビットエラーを訂正することができなくなる。

すなわち、ＮＡＮＤセルユニットＮＵの端部の不揮発性メモリセル（ＷＬ端セル）ＭＣ０，ＭＣ３１は、中央付近のセルＭＣ１〜ＭＣ３０に比べて、ビットエラーを起こしやすい。そのため、エラー検出訂正ユニット２１によって、ブロック選択ゲートトランジスタＳ１，Ｓ２に隣接するページの全てのビットエラーを検出、訂正できるようにするためには、より多くのＥＣＣコードが必要となる。

図３は、メモリセルアレイ１１の構成例を示すものである。ここでは、ブロックＢＬＫｊに対応する、通常データ格納エリア１１ａとＥＣＣコード格納エリア１１ｂとを例示している。なお、ブロック選択ゲートトランジスタＳ１，Ｓ２については、記載を省略している。

本実施形態の場合、ブロックＢＬＫｊ内の通常データに対するエラー検出訂正能力（ＥＣＣコードの割合）をページごとに変え、その能力に応じたＥＣＣコードを、ＥＣＣコード格納エリア１１ｂ内にページ単位で格納するようになっている。すなわち、メモリセルアレイ１１の構造は従来と変わらないが、ブロックＢＬＫｊに対応する、ＥＣＣコード格納エリア１１ｂが複数（図３の場合、４個）のメモリ領域１１ｂ-1，１１ｂ-2，１１ｂ-3，１１ｂ-4に分割されている。たとえば、ＥＣＣコード格納エリア１１ｂのメモリ領域１１ｂ-1はページＰ０に対応するＥＣＣコードを格納するために必要な規模（容量）を有し、メモリ領域１１ｂ-2は各ページＰ１〜Ｐ３０に対応するＥＣＣコードを格納するために必要な規模を有し、メモリ領域１１ｂ-3はページＰ３１に対応するＥＣＣコードを格納するために必要な規模を有する。なお、メモリ領域１１ｂ-4は残りの領域であって、たとえば、ページＰ０，Ｐ３１に対応するＥＣＣコードを格納するための領域として割り当ててもよいが、スペア領域、または、その他のコードなどを格納するための領域として使用してもよい。

本実施形態においては、たとえば、ＮＡＮＤセルユニットＮＵの中央付近のそれぞれのセルＭＣ１〜ＭＣ３０の集合である各ページＰ１〜Ｐ３０のエラー検出訂正能力を「１ビット訂正、２ビット検出」とし、その能力に応じたＥＣＣコードをメモリ領域１１ｂ-2に、ＮＡＮＤセルユニットＮＵの各端部のセルＭＣ０，ＭＣ３１の集合であるページＰ０，Ｐ３１のエラー検出訂正能力を「４ビット訂正、５ビット検出」とし、その能力に応じたＥＣＣコードをメモリ領域１１ｂ-1，１１ｂ-3に、それぞれ格納させる。これにより、ビットエラーを起こしやすい、ブロック選択ゲートトランジスタＳ１，Ｓ２に近接するページＰ０，Ｐ３１の全てのビットエラーをも検出、訂正できるようになる。

しかも、ページＰ０，Ｐ３１の全てのビットエラーを検出、訂正できるようにするためのＥＣＣコードはメモリ領域１１ｂ-1，１１ｂ-3に、各ページＰ１〜Ｐ３０のビットエラーを検出、訂正できるようにするためのＥＣＣコードはメモリ領域１１ｂ-2に、それぞれ格納するようにしたことによって、１ページデータ当たりの、メモリ領域１１ｂ-1，１１ｂ-3の規模がメモリ領域１１ｂ-2の規模よりも大きくなる。この場合、ページＰ１〜Ｐ３０に対するエラー検出訂正能力を逆に低く抑えることによって、ページＰ０，Ｐ１〜Ｐ３０，Ｐ３１間で、メモリ領域１１ｂ-1，１１ｂ-2，１１ｂ-3に容量の差をもたせることが可能となる。つまり、ＥＣＣコード格納エリア１１ｂを削減（増加を抑制）することが可能となる。その結果、多くのＥＣＣコードを格納するために大きなメモリ領域が必要となる場合にも、メモリセルアレイ１１の容量の拡大と、それにともなう、チップサイズの増大およびコストの増加を防止できる。

上記した構成において、たとえば、メモリセルアレイ１１の通常データ格納エリア１１ａ内に格納されているページＰ０の通常データを読み出す場合、エラー検出訂正ユニット２１は、その通常データにビットエラーが含まれているかを、ＥＣＣコード格納エリア１１ｂのメモリ領域１１ｂ-1より読み出されたＥＣＣコードをもとに検出する。同様に、たとえば、通常データ格納エリア１１ａ内に格納されている各ページＰ１〜Ｐ３０の通常データを読み出す場合、エラー検出訂正ユニット２１は、その通常データにビットエラーが含まれているかを、メモリ領域１１ｂ-2より読み出されたＥＣＣコードをもとに検出する。同様に、たとえば、通常データ格納エリア１１ａ内に格納されているページＰ３１の通常データを読み出す場合、エラー検出訂正ユニット２１は、その通常データにビットエラーが含まれているかを、メモリ領域１１ｂ-3より読み出されたＥＣＣコードをもとに検出する。

そして、ビットエラーが検出された場合には、それぞれのＥＣＣコードを用いてビットエラーの訂正を行った後に、通常データとして外部に出力される。ビットエラーが検出されない場合は、訂正せずに、通常データをそのまま出力させる。

この場合、ページＰ０，Ｐ３１の通常データに対しては、「４ビット訂正、５ビット検出」のエラー検出訂正能力により、各ページＰ１〜Ｐ３０の通常データに対しては、「１ビット訂正、２ビット検出」のエラー検出訂正能力により、それぞれビットエラーの検出と訂正とが行われる。よって、ブロック選択ゲートトランジスタＳ１，Ｓ２に隣接するセルＭＣ０，ＭＣ３１で多く発生するビットエラーをより多く救済することが可能となり、不良率を大幅に低減できる。

上記したように、ページごとに異なるエラー検出訂正能力を設定できるようにするとともに、その能力に応じたＥＣＣコードをページ単位で格納させるようにしている。すなわち、ブロック選択ゲートトランジスタＳ１，Ｓ２に隣接するセルＭＣ０，ＭＣ３１に対するエラー検出訂正能力を高くする一方で、ブロック選択ゲートトランジスタＳ１，Ｓ２に隣接しないセルＭＣ１〜ＭＣ３０に対するエラー検出訂正能力は低く抑えるようにしている。これに応じて、ＥＣＣコードを格納するためのメモリ領域の規模をエラー検出訂正能力に応じて変えることによって、多くのＥＣＣコードを格納するために大きなメモリ領域が必要となる場合にも、メモリセルアレイ１１のＥＣＣコード格納エリア１１ｂが拡大するのを防止できるようになる。したがって、チップサイズの増大およびコストの増加を招くことなしに、ブロック選択ゲートトランジスタＳ１，Ｓ２に隣接するセルＭＣ０，ＭＣ３１のＥＣＣ対策を強化できるようになるなど、より多くの不良ビットを救済することが可能となるものである。

なお、上記した実施形態においては、内部制御回路がエラー検出訂正ユニットを備える構成とした場合を例に説明したが、これに限らず、たとえば内部制御回路とは別にエラー検出訂正ユニットが設けられた構成とすることもできる。

また、ＥＣＣコードは、メモリセルアレイに割り当てられた領域（ＥＣＣコード格納エリア）に格納する場合に限らず、たとえば、メモリセルアレイとは別に設けられる記憶回路に格納するように構成することも可能である。

［第２の実施形態］
図４は、本発明の第２の実施形態にしたがった、不揮発性半導体記憶装置（たとえば、ＥＥＰＲＯＭのようなＮＡＮＤ型フラッシュメモリ（メモリチップ））におけるメモリセルアレイの構成例を示すものである。なお、上記した第１の実施形態と同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態は、ブロックＢＬＫｊ内のブロック選択ゲートトランジスタＳ１，Ｓ２に隣接するページＰ０，Ｐ３１の通常データに対するビットエラーの救済の単位を、たとえば、１／２ページとした場合の例である。すなわち、ページＰ０に対応するＥＣＣコードを格納するためのメモリ領域１１ｂ-1およびページＰ３１に対応するＥＣＣコードを格納するためのメモリ領域１１ｂ-3を、それぞれ２分割する。そして、ページＰ０の通常データの一方（たとえば、通常データの上位ビットＤ０ａ）に対応するＥＣＣコードはメモリ領域１１ｂ-1a に、ページＰ０の通常データの他方（たとえば、通常データの下位ビットＤ０ｂ）に対応するＥＣＣコードはメモリ領域１１ｂ-1b に、それぞれ格納させるようにする。同様に、ページＰ３１の通常データの一方（たとえば、通常データの上位ビットＤ３１ａ）に対応するＥＣＣコードはメモリ領域１１ｂ-3a に、ページＰ３１の通常データの他方（たとえば、通常データの下位ビットＤ３１ｂ）に対応するＥＣＣコードはメモリ領域１１ｂ-3b に、それぞれ格納させるようにする。なお、ページＰ１〜Ｐ３０の通常データ（Ｄ１〜Ｄ３０）に対応するＥＣＣコードは、それぞれ、メモリ領域１１ｂ-2に格納される。

この場合も、ブロックＢＬＫｊの端部の、ブロック選択ゲートトランジスタＳ１，Ｓ２に隣接するページＰ０，Ｐ３１の各セル（ＷＬ端セル）ＭＣ０，ＭＣ３１に対するエラー検出訂正能力が、それ以外のページＰ１〜Ｐ３０の各セルＭＣ１〜ＭＣ３０に対するエラー訂正能力よりも高くなるように、ＥＣＣコードの割合を変える。たとえば、ページＰ１〜Ｐ３０の通常データ（仮に、１ページ当たり１０２４バイトとする）に対して、４ビットのエラー訂正が可能であるとすると、ページＰ０，Ｐ３１の場合は、５１２バイトの通常データに対して、４ビットのエラー訂正が可能となるような構成にする。

このような構成とすれば、ブロックＢＬＫｊの端部のページＰ０，Ｐ３１において、小単位でビットエラーを訂正することが可能になり、メモリセルアレイ１１の構造を大きく変えることなしに、ブロックＢＬＫｊの端部のページＰ０，Ｐ３１に発生する多くのビットエラーを訂正することが可能になる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示すブロック図。 第１の実施形態にしたがったＮＡＮＤ型フラッシュメモリの、メモリセルアレイの一例を示す構成図。 第１の実施形態にしたがったＮＡＮＤ型フラッシュメモリの、メモリセルアレイの構成例を示す図。 本発明の第２の実施形態にしたがった、メモリセルアレイの構成例を示す図。

符号の説明

１１…メモリセルアレイ、１１ａ…通常データ格納エリア、１１ｂ…ＥＣＣコード格納エリア、１７…内部制御回路、２１…エラー検出訂正ユニット、ＢＬＫｊ…ブロック、ＮＵ…ＮＡＮＤセルユニット、ＭＣ０〜ＭＣ３１…不揮発性メモリセル、Ｓ１，Ｓ２…ブロック選択ゲートトランジスタ、Ｐ０〜Ｐ３１…ページ。

Claims (5)

1. データを記憶するための複数の不揮発性メモリセルを有するメモリセル部と、
   前記複数の不揮発性メモリセルに記憶されたデータのエラー検出を行うためのエラー検出用コードを記憶するコード記憶部と、
   データの書き込み時に、所定の不揮発性メモリセルに記憶される書き込みデータをもとに前記エラー検出用コードを生成するとともに、データの読み出し時に、前記コード記憶部に記憶されている前記エラー検出用コードをもとに、前記所定の不揮発性メモリセルより読み出された読み出しデータのエラーを検出して訂正するエラー検出訂正部と、
   データの書き込み時に、前記書き込みデータを前記所定の不揮発性メモリセルに格納するとともに、前記エラー検出訂正部によって生成された前記エラー検出用コードを前記コード記憶部に格納する制御部と、
   を具備し、
   前記コード記憶部は、１ページ当たりの、前記メモリセル部内のブロック選択トランジスタに最も近いページに対応する前記エラー検出用コードを記憶するための第１のメモリ領域が、それ以外のページに対応する前記エラー検出用コードを記憶するための第２のメモリ領域よりも大きく確保されていることを特徴とする不揮発性半導体記憶装置。
2. 前記メモリセル部は、ワード線がゲートにそれぞれ接続された、所定個の不揮発性メモリセルを直列に接続してなるメモリセル列と、選択ゲート線がゲートにそれぞれ接続され、前記メモリセル列の一端をビット線に、他端をソース線に接続する前記ブロック選択トランジスタと、を含む、複数のメモリセルユニットを前記ワード方向に配置してなり、前記ビット線方向に配置された複数のブロックを有し、
   前記複数のブロックは、それぞれ、前記ワード線を共有する複数の不揮発性メモリセルによって、前記ページが構成されてなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. ワード線がゲートにそれぞれ接続され、データを記憶するための所定個の不揮発性メモリセルを直列に接続してなるメモリセル列と、選択ゲート線がゲートにそれぞれ接続され、前記メモリセル列の一端をビット線に、他端をソース線に接続するブロック選択トランジスタと、を含む、複数のメモリセルユニットを、前記ワード線方向に配置してなるブロックを有し、前記ワード線を共有する複数の不揮発性メモリセルによってページが構成されてなるメモリセル部、および、前記複数の不揮発性メモリセルに記憶されたデータのエラー検出を行うためのエラー検出用コードを記憶するコード記憶部、を含むメモリセルアレイと、
   データの書き込み時に、所定の不揮発性メモリセルに記憶される書き込みデータをもとに前記エラー検出用コードを生成するとともに、データの読み出し時に、前記コード記憶部に記憶されている前記エラー検出用コードをもとに、前記所定の不揮発性メモリセルより読み出された読み出しデータのエラーを検出して訂正するエラー検出訂正部と、
   データの書き込み時に、前記書き込みデータを前記所定の不揮発性メモリセルに格納するとともに、前記エラー検出訂正部によって生成された前記エラー検出用コードを前記コード記憶部に格納する制御部と、
   を具備し、
   前記コード記憶部は、前記ブロック選択トランジスタに最も近いページに対応する前記エラー検出用コードを記憶するための第１のメモリ領域と、それ以外のページに対応する前記エラー検出用コードを記憶するための第２のメモリ領域と、を有し、
   １ページ当たりの、前記第１のメモリ領域が前記第２のメモリ領域よりも大きく確保されていることを特徴とする不揮発性半導体記憶装置。
4. 前記ブロック選択トランジスタに最も近いページは、当該ページがデータを記憶しないダミーの不揮発性メモリからなるダミーページの場合、そのダミーページに隣接するページとなることを特徴とする請求項１または３に記載の不揮発性半導体記憶装置。
5. 前記第１のメモリ領域に記憶される前記エラー検出用コードは、前記第２のメモリ領域に記憶される前記エラー検出用コードよりも高いエラー検出訂正能力を可能にするためのものであることを特徴とする請求項１または３に記載の不揮発性半導体記憶装置。

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