JP2008027511A - 半導体記憶装置およびその制御方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、メモリセルアレイ12と、電圧発生回路20と、前記メモリセルアレイの事前書き込み電圧の基準パルス回数およびパラメタを記憶する記憶回路15と、事前書き込み電圧のパルス回数が前記事前書き込み電圧の基準パルス回数よりも小さい場合に、前記パラメタに従い少なくとも書き込み電圧の初期値およびそのステップアップ幅を低くするように前記電圧発生回路を制御する制御回路14とを具備する。
【選択図】 図1
Description
まず、図1乃至図3を用いて、この発明の第1の実施形態に係る半導体記憶装置を説明する。図1はこの実施形態に係る半導体記憶装置を示すブロック図であり、図2はこの実施形態に係る半導体記憶装置を示す回路図である。本例では、半導体記憶装置の一例として、NAND型フラッシュメモリを例に挙げて説明する。
次に、本例に係る半導体記憶装置の制御方法の一態様の消去動作後の事前書き込み動作について、図4乃至図9を用いて説明する。この事前書き込み動作は、消去動作後に緩く行われる書き込み動作であって、消去動作後の閾値分布幅を狭めるために行われるものである。この説明においては、図4のフロー図に則して説明する。
まず、制御回路14は、“1”閾値分布になるまで複数の消去パルスを印加し、所定のブロックBlockに対して消去動作を行う。この消去動作がなされた後の閾値分布30の分布幅は、図5に示すように、大きく広がっている。
続いて、図7に示すように、制御回路14は、消去電圧を印加した後の大きく広がった上記閾値分布30の分布幅を狭めるために、小さめの書き込み電圧である事前書き込み電圧Vspgmの印加を行う。同時に、制御回路14は、事前書き込み電圧Vspgmのパルス回数をカウントし、その回数25を、例えば、パラメタレジスタRm-1にセットする。
続いて、制御回路14は、事前書き込みベリファイレベル(verify level)32のパスができるか否かのチェックを行う。具体的には、制御回路14は、メモリセルMTのしきい値分布の上裾が所定のレベルに達しているか否かをチェックする。
続いて、図8に示すように、制御回路14は、上記チェックにおいて、事前書き込みベリファイレベル32のパスができない場合には、実際にカウントした更新後の事前書き込み電圧のパルス回数25´をパラメタレジスタRm-1にセットする。そして、再度、制御回路14は、更新後の事前書き込み電圧のパルス回数25´により、メモリセルMTの劣化情報の検出(ステップST1−2)を行う。
続いて、図9に示すように、制御回路14は、上記チェックにおいて、事前書き込みベリファイレベル32のパスができる場合には、パラメタレジスタRm-1にセットされた事前書き込み電圧Vspgmのパルス回数25を、記憶回路15中のメモリセルMTm-1に書き込む。
次に、本例に係る半導体記憶装置の制御方法の一態様である書き込み動作について、図10乃至図15を用いて説明する。この説明においては、この図10のフロー図に則して説明する。
まず、制御回路14は、記憶回路15であるページ2(PAGE2)の値をセンスアンプS/Aにて読み出し、対応するパラメタレジスタR0〜Rm+1にセットする。
続いて、制御回路14は、書き込み電圧の初期値α、書き込み電圧のステップアップ幅ΔVpgm、およびプログラムベリファイレベルの変更が必要か否かのチェックを行う。即ち、制御回路14は、カウントされた事前書き込み電圧のパルス回数25と、事前書き込み電圧の基準パルス回数Nspgmとを比較することにより、メモリセルMTの劣化情報の検出を行う。
続いて、上記チェックにおいて、書き込み電圧の初期値α等の変更が必要な場合(事前書き込み電圧のパルス回数25が、事前書き込み電圧の基準パルス回数Nspgmよりも小さい場合)には、制御回路14は、メモリセルMTの特性が変化していると判断する。そして、制御回路14は、書き込み電圧の初期値αおよびステップアップ幅ΔVpgmが小さくなるように、プログラムベリファイレベルが大きくなるようにパラメタ22を変更し、変更後の読み出しパラメタ22´を、例えば、パラメタレジスタRmにセットする。
続いて、上記チェックにおいて、書き込み電圧の初期値α等の変更が必要でない場合には、制御回路14は、メモリセルMTの特性が変化していないと判断する。そのため、制御回路14は、変更前の読み出しパラメタ22(初期値α、ステップアップ幅ΔVpgm、プログラムベリファイレベル)により、メモリセルアレイ12中の所定のページの書き込みを行うように電圧発生回路20を制御する。
次に、第2の実施形態に係る半導体記憶装置について、図17を用いて説明する。この実施形態は、キャッシュメモリを更に備える一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、本例に係る半導体記憶装置の制御方法の一態様である消去動作について、図18のフロー図に則して説明する。
まず、制御回路14は、キャッシュメモリC0〜Cm+1にあらかじめ読み出されていたデータを、対応するパラメタレジスタR0〜Rm+1にセットする。例えば、キャッシュメモリCmに記憶されたパラメタ22およびキャッシュメモリCm+1に記憶された基準パルス回数Nspgmは、対応するパラメタレジスタR0、Rm+1にそれぞれセットされる。
Claims (5)
- メモリセルアレイと、
電圧発生回路と、
前記メモリセルアレイの事前書き込み電圧の基準パルス回数およびパラメタを記憶する記憶回路と、
事前書き込み電圧のパルス回数が前記事前書き込み電圧の基準パルス回数よりも小さい場合に、前記パラメタに従い少なくとも書き込み電圧の初期値およびそのステップアップ幅を低くするように前記電圧発生回路を制御する制御回路とを具備すること
を特徴とする半導体記憶装置。 - 前記記憶回路から前記事前書き込み電圧の基準パルス回数およびパラメタが一括して読み出される複数のキャッシュメモリと、
読み出された前記事前書き込み電圧の基準パルス回数およびパラメタがセットされる複数のパラメタレジスタとを更に具備すること
を特徴とする請求項1に記載の半導体記憶装置。 - 前記制御回路は、事前書き込み電圧のパルス回数が前記事前書き込み電圧の基準パルス回数よりも小さい場合に、前記パラメタに従って更に、プログラムベリファイレベルを高くするように前記電圧発生回路を制御すること
を特徴とする請求項1または2に記載の半導体記憶装置。 - 前記事前書き込み電圧の基準パルス回数およびパラメタは、前記メモリセルアレイの消去単位ごと、読み出し単位、または書き込み単位ごとに記憶されること
を特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。 - メモリセルアレイと、電圧発生回路と、前記メモリセルアレイの事前書き込み電圧の基準パルス回数およびパラメタを記憶する記憶回路と、前記電圧発生回路を制御する制御回路と備え、
前記制御回路は、前記メモリセルアレイに消去動作を行い、
前記消去動作の後の前記メモリセルアレイに印加する事前書き込み電圧のパルスの回数をカウントして、前記メモリセルアレイの劣化情報を検出し、
前記メモリセルアレイの書き込み動作の際に、カウントされた前記事前書き込み電圧のパルス回数が前記事前書き込み電圧の基準パルス回数よりも小さい場合に、少なくとも書き込み電圧の初期値およびそのステップアップ幅を低くするように前記パラメタを変更し、
前記変更後のパラメタを用いて、前記電圧発生回路を制御し、書き込み動作を行うこと
を特徴とする半導体記憶装置の制御方法。
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