JP4901348B2

JP4901348B2 - 半導体記憶装置およびその制御方法

Info

Publication number: JP4901348B2
Application number: JP2006198508A
Authority: JP
Inventors: 康輔柳平; 浩一福田; 毅彦原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-07-20
Filing date: 2006-07-20
Publication date: 2012-03-21
Anticipated expiration: 2026-07-20
Also published as: US7652928B2; JP2008027511A; US20080205137A1

Description

この発明は、半導体記憶装置およびその制御方法に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。

近年、その記憶容量の増大に伴って、不揮発性メモリの需要が増大している。例えば、不揮発性メモリの一つとして、ＮＡＮＤ型フラッシュメモリがある（例えば、特許文献１参照）。

このＮＡＮＤ型フラッシュメモリの書き込み動作の際には、例えば、“１”閾値分布から書き込み電圧Ｖpgmを徐々にステップアップさせて印加し、目的の“０”閾値分布に達するまで複数のパルスを印加する。ここで、この際の書き込み電圧Ｖpgmの初期値α、およびステップアップ幅ΔＶpgmは、ダイソート（diesort）テストの際に決定され、固定されている。よって、上記ダイソートテスト後は原則として、書き込み電圧Ｖpgmの初期値αおよびステップアップ幅ΔＶpgmを変更することはできない。

しかし、書き込み・消去の書き換え回数が増大すると、メモリセルの特性が変化して書き込みが速くなり必要なパルス数が減少し、例えば、１回目のパルスによりオーバープログラムが発生する。一方、上記のように書き込み電圧Ｖpgmの初期値α、およびステップアップ幅ΔＶpgmは固定されているため、メモリセルの特性が変化してパルス数が減少した場合であっても、オーバープログラムを防止することができないという問題があった。

さらに、このオーバープログラムが発生したメモリセルは、書き込み不良な素子として、不良素子となってしまう。このように、オーバープログラムによる不良素子を救済し得る制御方法も無かった。

上記のように、従来の半導体記憶装置およびその制御方法では、書き換え回数が増大すると、オーバープログラムが発生し、不良素子が増大するという問題があった。
特開平１１−１７６１７５明細書

この発明は、書き換え回数が増大した場合であっても、オーバープログラムの発生を防止し、不良素子を減少できる半導体記憶装置およびその制御方法を提供する。

この発明の一態様によれば、メモリセルアレイと、電圧発生回路と、消去動作の後の前記メモリセルアレイに印加するものであって前記メモリセルアレイの劣化情報により決定される事前書き込み電圧の基準パルス回数および書き込み動作に係るパラメタを記憶する記憶回路と、事前書き込み電圧のパルス回数が前記事前書き込み電圧の基準パルス回数よりも小さい場合に、前記パラメタに従い少なくとも書き込み電圧の初期値およびそのステップアップ幅を低くするように前記電圧発生回路を制御する制御回路とを具備し、前記制御回路は、事前書き込み電圧のパルス回数が前記事前書き込み電圧の基準パルス回数よりも小さい場合に、前記パラメタに従って更に、プログラムベリファイレベルを高くするように前記電圧発生回路を制御する半導体記憶装置を提供できる。

この発明の一態様によれば、メモリセルアレイと、電圧発生回路と、消去動作の後の前記メモリセルアレイに印加するものであって前記メモリセルアレイの劣化情報により決定される事前書き込み電圧の基準パルス回数および書き込み動作に係るパラメタを記憶する記憶回路と、前記電圧発生回路を制御する制御回路と備え、前記制御回路は、前記メモリセルアレイに消去動作を行い、前記消去動作の後の前記メモリセルアレイに印加する事前書き込み電圧のパルスの回数をカウントして、前記メモリセルアレイの劣化情報を検出し、前記メモリセルアレイの書き込み動作の際に、カウントされた前記事前書き込み電圧のパルス回数が前記事前書き込み電圧の基準パルス回数よりも小さい場合に、少なくとも書き込み電圧の初期値およびそのステップアップ幅を低くしプログラムベリファイレベルを高くするように前記パラメタを変更し、前記変更後のパラメタを用いて、前記電圧発生回路を制御し、書き込み動作を行う半導体記憶装置の制御方法を提供できる。

この発明によれば、書き換え回数が増大した場合であっても、オーバープログラムの発生を防止し、不良素子を減少できる不良素子を減少できる半導体記憶装置およびその制御方法が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態]
まず、図１乃至図３を用いて、この発明の第１の実施形態に係る半導体記憶装置を説明する。図１はこの実施形態に係る半導体記憶装置を示すブロック図であり、図２はこの実施形態に係る半導体記憶装置を示す回路図である。本例では、半導体記憶装置の一例として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

図示するように、ＮＡＮＤ型フラッシュメモリ１１は、電圧発生回路２０、メモリセルアレイ１２、ロウデコーダ１３、センスアンプＳ／Ａ、制御回路１４、パラメタレジスタＲ０〜Ｒm+1を備えている。

電圧発生回路２０は、書込み電圧Ｖpgm、消去電圧Ｖera、消去動作後の事前書き込み電圧Ｖspgm等の所定の値の電圧を発生するように構成されている。

メモリセルアレイ１２は、複数のブロック（Block n-1, Block n, Block n+1,…）および記憶回路１５を備えている。本例では、記憶回路１５は、後述する単位記憶領域である１ページである。

例えば、ブロックBlock nは、１つのメモリセルトランジスタＭＴに１ビットのデータを記録することが可能なＳＬＣ（Single Level Cell）領域として構成された２値ＮＡＮＤ型フラッシュメモリである。

図示するように、ブロックBlock nは、ワード線ＷＬ０〜ＷＬ３１とビット線ＢＬ０〜ＢＬ m+1との交差位置にマトリクス状に配置された複数のメモリセルトランジスタＭＴ０〜ＭＴ m+1を備えている。

メモリセルトランジスタＭＴ０〜ＭＴ m+1のそれぞれは、半導体基板上に設けられたトンネル絶縁膜、トンネル絶縁膜上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御電極ＣＧを備えた積層構造である。ビット線ＢＬ方向に沿って隣接するメモリセルトランジスタＭＴは、電流経路であるソース／ドレインを共有し、それぞれの電流経路の一端および他端が直列に、本例では、３２個接続するように配置されている。

電流経路の一端および他端が直列に接続されたメモリセルトランジスタＭＴおよび選択トランジスタＳ１、Ｓ２は、ＮＡＮＤセル列１９を構成している。選択トランジスタＳＴ１、ＳＴ２により、このＮＡＮＤセル列１９を選択する。ＮＡＮＤセル列１９の電流経路の一端はセンスアンプＳ／Ａに接続され、電流経路の他端はソース線ＳＲＣに接続されている。

尚、メモリセルトランジスタＭＴの個数は、本例の３２個に限らず、例えば、８個、１６個等であっても良い。また、選択トランジスタＳＴ１、ＳＴ２は、ＮＡＮＤセル列１９を選択できる構成であれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていても良い。

各ロウ方向（ワード線ＷＬ方向）のメモリセルトランジスタＭＴ０〜ＭＴ m+1の制御電極ＣＧは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続されている。選択トランジスタＳＴ１のゲートはセレクトゲートＳＧＳに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲートＳＧＤに共通接続されている。選択トランジスタＳ１のソースは、ソース線ＳＲＣに接続され、選択トランジスタＳＴ２のドレインは、ビット線ＢＬ０〜ＢＬ m+1のいずれかに接続されている。

また、破線内で示すように、ワード線ＷＬ方向に沿って、ワード線ＷＬ０〜ＷＬ３１ごとに１ページ（PAGE）が存在する。例えば、ワード線ＷＬ２には、ページPAGE２が存在する。ＳＬＣ領域であるこのブロックBlock nでは、ワード線ＷＬごとに１ページが存在する。このページごとにデータが書き込まれ、読み出される。消去動作は、ブロックBlock n単位で一括して行われる。

他のブロックBlock n-1, Block n+1は、１つのメモリセルトランジスタＭＴに多ビットのデータを記録することが可能なＭＬＣ（Multi Level Cell）領域として構成された多値ＮＡＮＤ型フラッシュメモリである。その他の構成は、上記ブロックBlock nと同様である。

本例の場合、記憶回路１５は、メモリセルトランジスタＭＴ0〜ＭＴm+1により構成された単位記憶領域である１ページ（PAGE）である。

例えば、本例のPAGE２は、図３に示すように構成されている。図示するように、ブロックBlock n のPAGE２は、データ等を格納するデータ領域１５−１（本例では、512Byte）、および冗長領域（16Byte）１５−２を備えている。冗長領域１５−２には、ＥＣＣ（誤り訂正符合：Error Correcting Code）領域１５−３（3Byte）、パラメタ２２、事前書き込み電圧Ｖspgmの基準パルス回数Ｎspgmが格納されている。

ここで、後述するが、事前書き込み電圧Ｖspgmとは、ブロックBlockに消去電圧Ｖeraを印加した後の大きく広がった閾値分布幅を狭めるために、その後に印加される小さめの書き込み電圧をいう。これは、消去後の大きく広がった閾値分布幅の状態のままであると、閾値にばらつきが生じ、書き込み性能が低下するためである。このように、事前書き込み電圧Ｖspgmの電圧値は、書き込み電圧Ｖpgmの電圧値よりも小さい（電圧値：Ｖspgm＜Ｖpgm）ことが一般的である。

例えば、上記事前書き込み電圧Ｖspgmの基準パルス回数Ｎspgmは、３回等である。パラメタ２２は、後述するように、書き込み電圧Ｖpgmの初期値α、ステップアップ幅ΔＶpgm等を決定する。

ロウデコーダ１３は、メモリコントローラ（図示せず）から指定されたアドレスに従い、ワード線ＷＬ０〜ＷＬ３１、選択セレクトゲート線ＳＧＤ、ＳＧＳを選択ように構成されている。ロウデコーダ１３は、転送ゲート線ＴＧにゲートが共通接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳ、転送トランジスタ（高電圧系トランジスタ）ＴＲ０〜ＴＲ３１を備えている。

転送トランジスタＴＲ０〜ＴＲ３１は、メモリセルトランジスタＭＴの制御電極ＣＧに、消去電圧Ｖera、書き込み電圧Ｖpgm、事前書き込み電圧Ｖspgm等の所定の電圧を印加する。

センスアンプＳ／Ａは、ビット線ＢＬ０〜ＢＬm+1から読み出されたページごとのデータを増幅するように構成されている。例えば、本例では、入力がビット線ＢＬ０〜ＢＬm+1に接続され、出力が出力端子（Ｉ／Ｏ）に接続された複数のラッチ回路１６−０〜１６−m+1を備えている。

ラッチ回路１６−０は、インバータ１７−０、１８−０を備えている。インバータ１７−０の入力はビット線ＢＬ０に接続され、出力はインバータ１８−０の入力に接続されている。インバータ１８−０の出力は出力端子（Ｉ／Ｏ）に接続されている。その他のラッチ回路１６−１〜１６−m+1についても同様の構成を備えている。

＜消去動作後の事前書き込み動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様の消去動作後の事前書き込み動作について、図４乃至図９を用いて説明する。この事前書き込み動作は、消去動作後に緩く行われる書き込み動作であって、消去動作後の閾値分布幅を狭めるために行われるものである。この説明においては、図４のフロー図に則して説明する。

（ステップＳＴ１−１）
まず、制御回路１４は、“１”閾値分布になるまで複数の消去パルスを印加し、所定のブロックBlockに対して消去動作を行う。この消去動作がなされた後の閾値分布３０の分布幅は、図５に示すように、大きく広がっている。

さらに、図６に示すように、消去動作の際に制御回路１４は、１ページ（PAGE２）に記憶されたデータをセンスアンプＳ／Ａにて読み出し、対応するパラメタレジスタＲ０〜Ｒm+1にセットしている。そのため、１ページ（PAGE２）に記憶されたパラメタ２２および事前書き込み電圧Ｖspgmの基準パルス回数Ｎspgmは、パラメタレジスタＲ０、Ｒm+1にそれぞれセットされている。このように、一旦パラメタレジスタＲ０〜Ｒm+1に記憶回路１５のデータをセットする理由は、センスアンプＳ／Ａが占有されるのを防止するためである。センスアンプＳ／Ａが占有されていると、データ読出・書込・消去の動作ができないため、センスアンプＳ／Ａを空けるためにパラメタレジスタＲ０〜Ｒm+1にデータをコピーする必要があるからである。

さらに、続くステップＳＴ１−２の際にカウントされる事前書き込み電圧Ｖspgmのパルス回数２５は、初期化された０回として、パラメタレジスタＲm-1にセットされている。

（ステップＳＴ１−２（メモリセルＭＴの劣化情報の検出））
続いて、図７に示すように、制御回路１４は、消去電圧を印加した後の大きく広がった上記閾値分布３０の分布幅を狭めるために、小さめの書き込み電圧である事前書き込み電圧Ｖspgmの印加を行う。同時に、制御回路１４は、事前書き込み電圧Ｖspgmのパルス回数をカウントし、その回数２５を、例えば、パラメタレジスタＲm-1にセットする。

（ステップＳＴ１−３）
続いて、制御回路１４は、事前書き込みベリファイレベル（verify level）３２のパスができるか否かのチェックを行う。具体的には、制御回路１４は、メモリセルＭＴのしきい値分布の上裾が所定のレベルに達しているか否かをチェックする。

（ステップＳＴ１−４）
続いて、図８に示すように、制御回路１４は、上記チェックにおいて、事前書き込みベリファイレベル３２のパスができない場合には、実際にカウントした更新後の事前書き込み電圧のパルス回数２５´をパラメタレジスタＲm-1にセットする。そして、再度、制御回路１４は、更新後の事前書き込み電圧のパルス回数２５´により、メモリセルＭＴの劣化情報の検出（ステップＳＴ１−２）を行う。

（ステップＳＴ１−５）
続いて、図９に示すように、制御回路１４は、上記チェックにおいて、事前書き込みベリファイレベル３２のパスができる場合には、パラメタレジスタＲm-1にセットされた事前書き込み電圧Ｖspgmのパルス回数２５を、記憶回路１５中のメモリセルＭＴm-1に書き込む。

以上のステップを繰り返すことにより、本例に係る半導体記憶装置の事前書き込み動作を行う。

＜書き込み動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である書き込み動作について、図１０乃至図１５を用いて説明する。この説明においては、この図１０のフロー図に則して説明する。

（ステップＳＴ２−１）
まず、制御回路１４は、記憶回路１５であるページ２（PAGE２）の値をセンスアンプＳ／Ａにて読み出し、対応するパラメタレジスタＲ０〜Ｒm+1にセットする。

（ステップＳＴ２−２）
続いて、制御回路１４は、書き込み電圧の初期値α、書き込み電圧のステップアップ幅ΔＶpgm、およびプログラムベリファイレベルの変更が必要か否かのチェックを行う。即ち、制御回路１４は、カウントされた事前書き込み電圧のパルス回数２５と、事前書き込み電圧の基準パルス回数Ｎspgmとを比較することにより、メモリセルＭＴの劣化情報の検出を行う。

具体的には、制御回路１４は、上記ステップＳＴ１−２の際に検出されパラメタレジスタＲm-1にセットされた事前書き込み電圧のパルス回数２５が、事前書き込み電圧の基準パルス回数Ｎspgmよりも小さいか否かチェックする（パルス回数２５＜基準パルス回数Ｎspgm？）。

これは、図１１に示すように、初期状態のメモリセルＭＴの書き込み動作の際には、例えば、“１”閾値分布から書き込み電圧Ｖpgmを徐々にステップアップさせて印加し、目的の“０”閾値分布に達するまで複数のパルス（例えば、１５回程度）を印加する。

ここで、図１２に示すように、この際の書き込み電圧Ｖpgmの初期値α、およびステップアップ幅ΔＶpgmはダイソートテストの際に決定され、固定されている。

しかし、図１３に示すように、例えば、１０^４回程度にまで書き込み・消去の書き換え回数が増大すると、メモリセルの特性が変化して書き込みが速くなり必要なパルス数が減少する（例えば、１５回程度→３回程度）。

さらに、図１４に示すように、例えば、１０^６回程度にまで書き込み・消去の書き換え回数が増大すると、従来の装置では、１回目のパルスにより“０”閾値分布をオーバーし、オーバープログラムが発生してしまう。一方、上記図１２に示したように、書き込み電圧Ｖpgmの初期値α、およびステップアップ幅ΔＶpgmは固定されているため、従来の装置では、パルス数が減少した場合であっても、オーバープログラムを防止することができない。

そのため、このオーバープログラムの発生を防止するために、制御回路１４は、事前書き込み電圧のパルス回数２５が、事前書き込み電圧の基準パルス回数Ｎspgmよりも小さいか否かチェックする（パルス回数２５＜基準パルス回数Ｎspgm？）。例えば、基準パルス回数Ｎspgmが３回の場合、制御回路１４は、実際にカウントされたＶspgmのパルス回数２５が、この３回よりも小さいか否かをチェックする。

（ステップＳＴ２−３）
続いて、上記チェックにおいて、書き込み電圧の初期値α等の変更が必要な場合（事前書き込み電圧のパルス回数２５が、事前書き込み電圧の基準パルス回数Ｎspgmよりも小さい場合）には、制御回路１４は、メモリセルＭＴの特性が変化していると判断する。そして、制御回路１４は、書き込み電圧の初期値αおよびステップアップ幅ΔＶpgmが小さくなるように、プログラムベリファイレベルが大きくなるようにパラメタ２２を変更し、変更後の読み出しパラメタ２２´を、例えば、パラメタレジスタＲmにセットする。

上記変更後のパラメタ２２´を用いれば、図１５に示すように、制御回路１４は、初期値αより小さな変更後の初期値α´（α´＜α）およびステップアップ幅ΔＶpgmより小さな変更後のステップアップ幅ΔＶpgm´（ΔＶpgm´＜ΔＶpgm）となるように電圧発生回路２０を制御することができる。

（ステップＳＴ２−４）
続いて、上記チェックにおいて、書き込み電圧の初期値α等の変更が必要でない場合には、制御回路１４は、メモリセルＭＴの特性が変化していないと判断する。そのため、制御回路１４は、変更前の読み出しパラメタ２２（初期値α、ステップアップ幅ΔＶpgm、プログラムベリファイレベル）により、メモリセルアレイ１２中の所定のページの書き込みを行うように電圧発生回路２０を制御する。

一方、上記チェックにおいて、書き込み電圧の初期値α等の変更が必要な場合には、制御回路１４は、メモリセルＭＴの特性が変化していると判断する。そのため、制御回路１４は、変更後の読み出しパラメタ２２´（初期値α´、ステップアップ幅ΔＶpgm´、変更後のプログラムベリファイレベル）により、メモリセルアレイ１２中の所定のページの書き込みを行うように電圧発生回路２０を制御する。

以上のステップＳＴ２−１〜ＳＴ２−４を繰り返すことにより、本例に係る半導体記憶装置の書き込み動作を行う。本例のような書き込み動作を行うことにより、書き換え回数の増大前後のいずれの場合であっても、所定のページのデータ書き込みを行うことができる。

この実施形態に係る半導体記憶装置およびその制御方法によれば、下記（１）および（２）の効果が得られる。

（１）書き換え回数が増大した場合であっても、オーバープログラムの発生を防止し、不良素子を減少できる。

本例に係る半導体記憶装置は、記憶回路１５におけるメモリセルトランジスタＭＴm+1に事前書き込み電圧Ｖspgmの基準回数Ｎspgmを記憶している。

そして、書き込み動作のステップＳＴ２−２の際に、制御回路１４は、上記事前書き込み動作のステップＳＴ１−２の際に検出されパラメタレジスタＲm-1にセットされた事前書き込み電圧のパルス回数２５が、事前書き込み電圧の基準パルス回数Ｎspgmよりも小さいか否かチェックする（パルス回数２５＜基準パルス回数Ｎspgm？）。

これは、書き換え回数が増大し、図１３および図１４に示したように、メモリセルＭＴの特性が変化している場合には、書き込み易くなっているため、事前書き込み電圧Ｖspgmのパルス回数が減少する。一方、メモリセルＭＴの特性が変化していない場合には、書き込み易くなっていないため、事前書き込み電圧Ｖspgmのパルス回数は変化しない。そのため、制御回路１４は、上記チェックを行うことにより、メモリセルＭＴの劣化情報の検出を行うことができる。

さらに、制御回路１４は、メモリセルＭＴの特性が変化している場合には、図１５に示すように、初期値α´およびステップアップ幅ΔＶpgm´となるように変更されたパラメタ２２´をパラメタレジスタＲmにセットする（ＳＴ２−３）。続いて、制御回路１４は、パラメタ２２´を用いて、電圧発生回路２０を制御し、メモリセルアレイ１２に書き込み動作を行う（ＳＴ２−４）。

その結果、図１６に示すように、例えば、書き換え回数が１０^６回程度なされ、１回目のパルスにより“０”閾値分布をオーバーしてオーバープログラムを発生するような劣化したメモリセルＭＴであっても、オーバープログラムを防止することができる。従って、従来消去不良であった不良素子を救済でき、不良素子を減少できる。

（２）ダイソート（diesort）テスト後であっても、メモリセルＭＴの劣化状態に対応して、書き込み動作を行うことができる。

本例の場合、記憶回路１５を構成するメモリセルトランジスタＭＴ０〜ＭＴm+1は、データの書き込みおよび消去等のプログラムが電気的に可能である。

そのため、ＮＡＮＤ型フラッシュメモリ１１のダイソートテスト後であっても、事前書き込み電圧Ｖspgmの基準パルス回数Ｎspgmおよびパラメタ２２の値を再プログラムできる。ここで、上記ダイソートテストとは、ウェハ状態でメモリセルアレイ１２の電気的特性をテストする工程をいう。このように、本例によれば、ダイソートテスト後であっても、メモリセルＭＴの劣化状態に対応して、書き込み動作を行うことができる。

また、本例の場合、劣化情報であるパラメタ２２および事前書き込み電圧の基準パルス回数Ｎspgmを格納した記憶回路１５は、ブロックBlockごとに設けられている。そのため、ブロックBlockごとのメモリセルＭＴの特性の変化の状態に合わせて、書き込み動作を行える点で有利である。

［第２の実施形態（キャッシュメモリを備える一例）］
次に、第２の実施形態に係る半導体記憶装置について、図１７を用いて説明する。この実施形態は、キャッシュメモリを更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、本例に係る半導体記憶装置は、入力がセンスアンプＳ／Ａに接続され、出力がパラメタレジスタＲ０〜Ｒm+1に接続されたキャッシュメモリＣ０〜Ｃm+1を更に備えている点で、上記第１の実施形態と相違している。例えば、キャッシュメモリＣ０〜Ｃm+1は、ＳＲＡＭ(Static Random Access Memory)が適用される。

このキャッシュメモリＣ０〜Ｃm+1には、電源を入れた時(パワーオン動作時)等の際に、記憶回路１５中のパラメタ２２等のデータがセンスアンプＳ／Ａを経由し、あらかじめ一括して読み出されている。例えば、パワーオン動作時には、キャッシュメモリＣm、Ｃm+1に、パラメタ２２および事前書き込み電圧の基準パルス回数Ｎspgmがそれぞれ読み出されている点で上記第１の実施形態と相違している。

＜書き込み動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である消去動作について、図１８のフロー図に則して説明する。

（ステップＳＴ３−１）
まず、制御回路１４は、キャッシュメモリＣ０〜Ｃm+1にあらかじめ読み出されていたデータを、対応するパラメタレジスタＲ０〜Ｒm+1にセットする。例えば、キャッシュメモリＣmに記憶されたパラメタ２２およびキャッシュメモリＣm+1に記憶された基準パルス回数Ｎspgmは、対応するパラメタレジスタＲ０、Ｒm+1にそれぞれセットされる。

このように、消去動作の際に、即座に制御回路１４が、パラメタ２２等をパラメタレジスタＲ０〜Ｒm+1にセットすることができるのは、パワーオン動作時の際に記憶回路１５中のパラメタ２２等がキャッシュメモリＣ０〜Ｃm+1にあらかじめ一括して読み出しているからである。

以下、上記第１の実施形態と同様の消去動作のステップＳＴ３−２〜ＳＴ３−４を行い、本例に係る消去動作を行う。また、消去動作後の事前書き込み動作については、上記第１の実施形態と実質的に同様でるため、詳細な説明を省略する。

上記のように、本例によれば、上記（１）および（２）と同様の効果が得られる。さらに、（３）に示す効果が得られる。

（３）高速化に有利である。

上記のように、本例に係る半導体記憶装置は、キャッシュメモリＣ０〜Ｃm+1を備えている。さらに、制御回路１４は、パワーオン動作時に、記憶回路１５に格納されたパラメタ２２等のデータをキャッシュメモリＣ０〜Ｃm+1にあらかじめ一括して読み出しておく。

そのため、メモリセルアレイ１２の記憶回路１５から上記書き込み動作等の都度にパラメタ２２等のデータを読み出すステップを省略することができる。その結果、ＮＡＮＤ型フラッシュメモリ１１全体の動作を高速化できる点で有利である。

また、上記キャッシュメモリＣ０〜Ｃm+1は、例えば、高速動作可能なＳＲＡＭ等で構成されている。そのため、高速アクセスできる点で有利である。

このように、必要に応じて本例のような構成および動作を適用することが可能である。

尚、上記第１、第２の実施形態においては、ＳＬＣ領域であるブロックBlock nを一例として説明した。しかし、ＭＬＣ領域であるその他のブロックBlock n-1, Block n+1であっても同様に適用でき、同様の効果を得ることが可能である。また、ＭＬＣ領域の誤り訂正符号領域が占める割合（本例では、約６割程度）は、図３で示したＳＬＣ領域の冗長領域１５−１中の誤り訂正符号領域１５−３が占める割合（本例では、約２割程度）よりも大きくなるように構成されている。そのため、本例では、ＭＬＣ領域の誤り訂正符号領域が占める割合は、ＳＬＣ領域の誤り訂正符号領域が占める割合よりも、約３倍程度大きくなるように構成されている。

さらに、記憶回路１５は、ブロックBlockごとに設ける場合を一例に挙げて説明した。しかし、記憶回路１５は、その他、１ページごとに設けることも可能である。この場合には、１ページごとのより詳細なメモリセルＭＴ特性の変化の状態に対応して、書き込み動作等を行える点で有利である。

以上、第１、第２の実施の形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体記憶装置を示すブロック図。第１の実施形態に係る半導体記憶装置を示す回路図。第１の実施形態に係る半導体記憶装置のＳＬＣ領域の単位記憶領域を示す図。第１の実施形態に係る半導体記憶装置の事前書き込み動作を示すフロー図。第１の実施形態に係る一消去動作（ＳＴ１−１）を説明するための図。第１の実施形態に係る一事前書き込み動作（ＳＴ１−１）を説明するための図。第１の実施形態に係る一事前書き込み動作（ＳＴ１−２）を説明するための図。第１の実施形態に係る一事前書き込み動作（ＳＴ１−４）を説明するための図。第１の実施形態に係る一事前書き込み動作（ＳＴ１−５）を説明するための図。第１の実施形態に係る書き込み動作を説明するためのフロー図。初期状態のメモリセルの書き込み動作を説明するための図。従来の書き込み動作の際の時間−書き込み電圧Ｖpgmとの関係を示す図。１０^４回程度の書き換えがなされた後のメモリセルの書き込み動作を説明するための図。従来の１０^６回程度の書き換えがなされた後のメモリセルの書き込み動作を説明するための図。第１の実施形態に係る半導体記憶装置の書き込み動作の際の時間−書き込み電圧Ｖpgmとの関係を示す図。第１の実施形態に係る半導体記憶装置の１０^６回程度の書き換えがなされた後のメモリセルの書き込み動作を説明するための図。この発明の第２の実施形態に係る半導体記憶装置を示すブロック図。第２の実施形態に係る半導体記憶装置の書き込み動作を示すフロー図。

符号の説明

１１…ＮＡＮＤ型フラッシュメモリ、１２…メモリセルアレイ、ＢＬ０〜ＢＬm+1…ビット線、ＷＬ…ワード線、ＭＴ…メモリセルトランジスタ、Block…ブロック（消去単位）、１３…ロウデコーダ、１４…制御回路、１５…記憶回路、２２…パラメタ、Ｎspgm…事前書き込み電圧の基準パルス回数、Ｒ０〜Ｒm+1…パラメタレジスタ、Ｓ／Ａ…センスアンプ。

Claims

メモリセルアレイと、
電圧発生回路と、
消去動作の後の前記メモリセルアレイに印加するものであって前記メモリセルアレイの劣化情報により決定される事前書き込み電圧の基準パルス回数および書き込み動作に係るパラメタを記憶する記憶回路と、
事前書き込み電圧のパルス回数が前記事前書き込み電圧の基準パルス回数よりも小さい場合に、前記パラメタに従い少なくとも書き込み電圧の初期値およびそのステップアップ幅を低くするように前記電圧発生回路を制御する制御回路とを具備し、
前記制御回路は、事前書き込み電圧のパルス回数が前記事前書き込み電圧の基準パルス回数よりも小さい場合に、前記パラメタに従って更に、プログラムベリファイレベルを高くするように前記電圧発生回路を制御すること
を特徴とする半導体記憶装置。
前記記憶回路から前記事前書き込み電圧の基準パルス回数およびパラメタが一括して読み出される複数のキャッシュメモリと、
読み出された前記事前書き込み電圧の基準パルス回数およびパラメタがセットされる複数のパラメタレジスタとを更に具備すること
を特徴とする請求項１に記載の半導体記憶装置。
前記事前書き込み電圧の基準パルス回数およびパラメタは、前記メモリセルアレイの消去単位ごと、読み出し単位、または書き込み単位ごとに記憶されること
を特徴とする請求項１または２に記載の半導体記憶装置。
メモリセルアレイと、電圧発生回路と、消去動作の後の前記メモリセルアレイに印加するものであって前記メモリセルアレイの劣化情報により決定される事前書き込み電圧の基準パルス回数および書き込み動作に係るパラメタを記憶する記憶回路と、前記電圧発生回路を制御する制御回路と備え、
前記制御回路は、前記メモリセルアレイに消去動作を行い、
前記消去動作の後の前記メモリセルアレイに印加する事前書き込み電圧のパルスの回数をカウントして、前記メモリセルアレイの劣化情報を検出し、
前記メモリセルアレイの書き込み動作の際に、カウントされた前記事前書き込み電圧のパルス回数が前記事前書き込み電圧の基準パルス回数よりも小さい場合に、少なくとも書き込み電圧の初期値およびそのステップアップ幅を低くしプログラムベリファイレベルを高くするように前記パラメタを変更し、
前記変更後のパラメタを用いて、前記電圧発生回路を制御し、書き込み動作を行うこと
を特徴とする半導体記憶装置の制御方法。