JP5426250B2 - 不揮発性半導体メモリの放電回路 - Google Patents
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Description
11 Deep−Nウェル
12 Pウェル
13 ソース
14 ドレイン
15 トンネル酸化膜
16 浮遊ゲート
17 層間絶縁膜
18 制御ゲート
20 WL放電回路
21、22,41、42 PMOSトランジスタ
23、31、32、42、50 NMOSトランジスタ
30 BULK放電回路
40 SUB放電回路
m 定電流トランジスタの並列接続数
Tr 浮遊ゲート型MOSトランジスタ
WL ワードライン端子
BULK Pウェル
SUB Deep−Nウェル端子
PBIAS 定電流バイアス端子
NBIAS 定電流バイアス端子
CNT スイッチング駆動パルス端子
CNT_BIAS バイアス駆動パルス端子
Tr1、2、6、7 PMOSトランジスタ
Tr3−5、8−10 NMOSトランジスタ
VDD 電源端子
R 抵抗
Inv−1、2 インバータ
Claims (5)
- 不揮発性半導体メモリの消去動作後の放電動作を行う不揮発性半導体メモリの放電回路において、
前記不揮発性半導体メモリのメモリアレイを構成する複数の浮遊ゲート型MOSトランジスタは、P型半導体基板のNウェル内に設けられたPウェル内に形成されたソース、ドレインと、制御ゲートとを有し、
前記制御ゲートに接続されるワードライン放電回路は、第1の電源端子とワードライン端子との間に直列に接続された第1の定電流トランジスタと、第1のスイッチングトランジスタと、第2のスイッチングトランジスタとを含み、
前記Pウェルに接続されるバルク放電回路は、第2の電源端子と前記Pウェルとの間に直列に接続された第2の定電流トランジスタと、第3のスイッチングトランジスタとを含み、
前記第1乃至第2の定電流トランジスタ、および前記第1乃至第3のスイッチングトランジスタは、少なくとも前記放電動作中には同時にターンオンすることを特徴とする不揮発性半導体メモリの放電回路。 - 前記放電回路は、
前記第1の定電流トランジスタのゲートに、第1定電流バイアス電圧が印加され、前記第2の定電流トランジスタのゲートに、第2定電流バイアス電圧が印加され、
前記第1乃至第3スイッチングトランジスタの各々のゲートには、前記放電動作において、同一のスイッチング駆動パルスが印加されることを特徴とする請求項1に記載の不揮発性半導体メモリの放電回路。 - 前記Nウェルに接続されたサブ(SUB)放電回路を更に有し、前記サブ放電回路は、前記第1電源端子と前記Nウェルとの間に直列に接続された第3の定電流トランジスタと第4のスイッチングトランジスタとを含むことを特徴とする請求項1に記載の不揮発性半導体メモリの放電回路。
- 前記Pウェルと前記Nウェルとに対応するノード間に接続された第5のスイッチングトランジスタを更に有し、
前記第5のスイッチングトランジスタは、前記第3のスイッチングトランジスタと同時にターンオンすることを特徴とする請求項1に記載の不揮発性半導体メモリの放電回路。 - 前記第1および第2定電流トランジスタのトランジスタ構成は、
基準となる定電流回路を1つ設け、前記制御ゲート、Pウェル、およびNウェルがそれぞれアレイ状に連結された各々の端子に要する所望の放電電流を得るため、前記基準となる定電流トランジスタを必要な数だけ並列接続することにより構成されることを特徴とする請求項1に記載の不揮発性半導体メモリの放電回路。
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