JP3836898B2 - リセット回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置に関し、特に外部から供給される電源電圧またはその電源電圧から発生された内部電圧を出力する内部回路の出力電圧を切換えるリセット回路に関するものである。
【0002】
【従来の技術】
フラッシュメモリ等のように、電気的にデータの書込、読出、消去等を行なう半導体装置では、外部から供給される電源電圧以外に複数の電圧を内部で発生させ、それらの電圧を用いて上記動作を行なっている。
【0003】
たとえば、フラッシュメモリでは、メモリセルは、1トランジスタで構成されており、ドレインがビット線に、コントロールゲートがワード線に接続されている。消去動作は、メモリセルとなるトランジスタのコントロールゲートに正の高電圧を印加し、ソースおよびPウェルに負の高電圧を印加することにより、トンネル現象を利用してフローティングゲートに電子を注入することにより行なう。また、書込動作は、コントロールゲートに負の高電圧を印加し、ドレインに正の高電圧を印加することにより、トンネル現象を利用してフローティングゲートから電子を引抜くことにより行なう。
【0004】
以下、従来のフラッシュメモリの各動作時に使用される内部電圧について説明する。図19は、フラッシュメモリの各動作状態における選択および非選択セクタのメモリセルに供給される各電圧を説明するための図である。
【0005】
図19に示すように、たとえば、選択セクタの消去動作では、ソース電圧Vs は−8V、コントロールゲート電圧Vcgは10V、Pウェル電圧BGは−8V、ドレイン電圧Vd はフローティング(Z)となる。以下図18に示すように各動作モードにおいて、選択セクタおよび非選択セクタのメモリセルにはソース電圧Vs 、コントロールゲート電圧Vcg、ドレイン電圧Vd 、Pウェル電圧BGとして、それぞれ所定の電圧が印加され各動作が実行される。
【0006】
このため、外部から供給される電源電圧が3Vのみである場合、この電源電圧を用いて6V、10V、4V、−8V、および−4Vの電圧をそれぞれ発生させるため、フラッシュメモリは、内部にチャージポンプ回路を含む正電圧発生回路および負電圧発生回路を具備しているのが通常である。
【0007】
次に上述の正電圧発生回路および負電圧発生回路を用いた、メモリセルへの消去および書込動作について、さらに詳しく説明する。
【0008】
上述したように、メモリセルの消去状態は、フローティングゲート中に電子が注入された状態である。このため、ソースを接地し、ドレインに正電圧(<1V)を印加した状態で、コントロールゲートの電圧を変化させて、ソース・ドレイン間に電流が流れ始めるときのソース・ゲート間電圧、すなわち、しきい値は、電子が注入されていないときに比べて正にシフトしている。
【0009】
フラッシュメモリのメモリセルからの記憶情報の読出動作では、上述のソース接地の動作モードで、コントロールゲートに一定電圧を印加し、ソース・ドレイン間に電流が流れるか否かを検出する。つまり、消去動作でしきい値が正にシフトしたトランジスタには、読出時電流が流れない。
【0010】
以下、それまでの記憶情報を消去して、フラッシュメモリに新しく記憶情報を書込む動作について説明する。
【0011】
図20は、横軸にメモリセル中のトランジスタのしきい値、縦軸にチップ内のそのしきい値に相当するトランジスタ数、すなわちビット数をとったグラフである。
【0012】
後に理由を述べるように、新しく記憶情報を書込む際は、一般に、一旦チップ内の全ビット、または所定のブロック単位内の全ビットの記憶情報を消去してから行なう。
【0013】
そこで、チップ内の全ビットすなわち全メモリセル内のトランジスタに対して、上記消去動作を行なった場合を始状態として、書込動作を行なう場合を説明する。
【0014】
つまり、始状態では図20中のaのようにチップ内のメモリセル中のトランジスタのしきい値は、中心値が正にシフトした位置に分布していることになる。
【0015】
この状態で、全ビットのトランジスタに対して書込動作すなわち、プログラム動作を行なうとする。この場合、ドレインに対してゲートが、負電位(−14V)となっているので、電子がフローティングゲートからドレインに引抜かれていく。これに伴って、書込が行なわれたビットに対応するトランジスタのしきい値の分布は、図20中で、aからb、c、さらにdへと変化していく。
【0016】
ただし、この状態をそのまま維持すると、フローティングゲート中の電子がすべて引抜かれた上に、しきい値は負までシフトしていく(図20中のeの状態に対応)。
【0017】
つまり、メモリセル中のトランジスタにはゲートへの印加電圧が0ボルトでも、ソース・ドレイン間に電流が流れることになる。
【0018】
このことは、図19中の下段のように、そのメモリセルを非選択とするために、ゲートを0ボルトとしても、ソース・ドレイン間は高インピーダンス状態(図19中、記号Z)とならず、このセルを介してリーク電流が発生することを意味する。したがって、選択されているメモリセルの情報を正確に読出すことが困難となる。この状態をオーバープログラミング状態と呼ぶ。
【0019】
実際のプログラム動作では、上記オーバープログラミングの発生を防止するために、書込のためのゲート・ドレイン間への電圧印加は、パルスとして行なわれる。
【0020】
以下、その手順を図21および図20を用いて説明する。既に、プログラムされているビットに書込動作が行なわれると、オーバープログラミングとなってしまうので、初期状態として書込が行なわれるブロック内のビットの消去動作を行なうことが必要である。
【0021】
その後、書込むべきデータが書込系回路に入力され(データロード)、プログラム書込のパルスが印加され、プログラム状態の確認(ベリファイ)が行なわれる。
【0022】
たとえば、図20中のaのようにしきい値が分布しているトランジスタのうち、書込が行なわれたビットに対応するトランジスタのしきい値は、bのような分布になる。
【0023】
しきい値の変化が不十分であれば、再度パルスの印加が行なわれる。この手続を図21中のプログラムパルス印加およびプログラムベリファイのステップに対応して、プログラムされたビットのしきい値が適正値となるまで繰り返す。
【0024】
以上の手続により、プログラムされたビットに対応するトランジスタのしきい値の分布は、図20中のbの状態から、cの状態を経てdの状態まで変化する。この時点で、プログラムの書込が終了する。
【0025】
以下、従来のフラッシュメモリについて図面を参照しながらその動作を簡単に説明する。
【0026】
図18は、従来のフラッシュメモリの構成を示すブロック図である。
図18では、説明を簡単にするため、1つのセクタ内のメモリセルアレイは2×2の構成に簡略化して示している。
【0027】
書込/消去制御回路1は、書込動作および消去動作のタイミングや各動作時の電圧の制御を行なう。データ入出力バッファ2は、センスアンプ3から出力されるデータを外部に出力し、または、外部から入力された書込データを書込回路4へ出力する。センスアンプ3は、YゲートトランジスタQ1、Q2を介して入力されたメモリセルアレイ11内のメモリセルのデータを増幅しデータ入出力バッファ2へ出力する。
【0028】
書込回路4は、データ入出力バッファ2から入力されたデータをカラムラッチ17および18へ与える。カラムデコーダ5はアドレスバッファ13からの出力を受けてYゲートトランジスタQ1、Q2を選択する。6V発生回路6は、カラムラッチ17、18へ6Vの電圧を供給し、それらは、データ“0”に応じてビットラインへ6Vを供給する。
【0029】
−4V発生回路7は、消去動作時非選択メモリセルのソースに−4Vの電圧を供給する。−8V発生回路8は、書込動作時、ワード線、ロウデコーダ12へ、また、消去動作時、Pウェルおよび選択メモリセルのソースへ−8Vの電圧を供給する。
【0030】
セレクトゲートデコーダ9は、アドレスバッファ13からの出力を受けてメモリセルアレイ11内のセレクトゲートQ7〜Q10を選択する。ソース線ドライバ10は、NチャネルMOSFETQ3〜Q6を含む。ソース線ドライバ10は、読出動作時にメモリセルのソース線に接地レベルの電圧を印加し、消去動作時に負電圧を印加する。
【0031】
メモリセルアレイ11は、メモリセルQ11〜Q18、セレクトゲートQ7〜Q10を含む。メモリセルアレイ11では、ロウデコーダ12およびカラムデコーダ5により選択されたメモリセルにデータが書込まれたり、消去されたりする。ロウデコーダ12は、アドレスバッファ13からの出力を受けて所定のワード線を選択する。アドレスバッファ13は、外部からメモリセルアレイ11内の所定のメモリセルを選択するアドレス信号を受け、カラムアドレス信号をカラムデコーダ5へ、ロウアドレス信号をロウデコーダ12へ出力する。
【0032】
基準電圧発生回路14は、書込ベリファイ時のワード線電圧を与え、また、6V、10V/4V、−8V、および−4V発生回路6、19、8、7に対する基準電圧を与える。ウェル電位切換回路15は、メモリセルの消去時にPウェルに負の高電圧を印加し、その他の動作モード時にPウェルを接地する。
【0033】
トランスファーゲート16は、カラムラッチ17、18とビット線との接続を制御する。カラムラッチ17、18は、書込動作をラッチする。10V/4V発生回路19は、書込動作時にセレクトゲートデコーダ9へ10Vの電圧を、消去動作時にワード線、ロウデコーダ12へ10Vの電圧を、消去ベリファイ時にワード線、ロウデコーダ12へ10Vからボルテージダウンした4Vの電圧をそれぞれ供給する。ベリファイ制御回路20は、ベリファイ動作時の各回路の動作を制御する。
【0034】
【発明が解決しようとする課題】
以上のようにして、フラッシュメモリではプログラミングが行なわれるため、プログラム時に使用される、電源電圧よりも高い正電圧を得るための高圧発生回路、および負電圧高圧発生回路には、プログラム書込および消去時のパルス印加中に一定電圧を保持することだけでなく、以下の3点を考慮することが必要とされる。
【0035】
第1には、パルスの立下がり時に、出力ラインの電位は、トランジスタに過剰なストレスを与えない範囲で速やかに初期値にまで回復することである。一般に、この回復に要する時間の短縮は、プログラムに要する時間や消去動作に要する時間の短縮をもたらす。
【0036】
仮に、出力線の電位をリセットする回路がないとすると、高電圧発生回路が動作を停止した後も、出力線の電位はそのまま保持されるか、あるいは、微小リークにより極めてゆっくりと降下するかのいずれかである。この状態から、次の動作ステップへとメモリセルトランジスタの状態が変化すると、トランジスタに異常なストレスがかかり、メモリセルの記憶情報がディスターブされてしまう。つまり、出力線の電位のリセットが行なわれないと、メモリセルトランジスタの動作状態を変化させることができない。
【0037】
第2には、リセット回路が、出力線の高電圧をリセットする動作において、高電圧リセット回路を構成するトランジスタに高電圧が印加されないようにすることが必要である。さらに、リセット回路の信頼性を一層高めるためには、上記トランジスタがオン状態においても、オフ状態においても、上記トランジスタに高電圧が印加されない構成が望ましい。
【0038】
第3には、なるべく簡単な回路構成であることが必要である。これは、単純にトランジスタ数が少ないことを意味するわけではない。たとえば、チップ上の他の回路中で使用されるトランジスタとしきい値等が異なるトランジスタが必要となると、製造工程数が増加することになるからである。
【0039】
以下、従来例により上記課題について説明する。
図16は、従来の正の高圧発生回路を示す概略ブロック図であり、図18中の6V発生回路6や10V/4V発生回路19に相当する。
【0040】
図16において、昇圧回路103は、発振器104および正電圧チャージポンプ105からなる。発振器104から、パルス波φおよびその反転波形の/φが出力され、これに応じて正電圧チャージポンプ回路105からは、電源電圧Vccから昇圧された電圧Vppが出力端106に出力される。
【0041】
リセット動作時には、リセット信号RSがLレベルからHレベルとなり、発振器104の動作は停止する。
【0042】
同時に、出力端106と電源との間に接続されたNチャネルMOSFETtn3が、リセット信号RSによりオンとなり、出力端電位を電圧Vccにリセットする。
【0043】
ここで、上記NチャネルMOSFETtn3が、チップ上の他の回路中のトランジスタと同様にエンハンスメント型である場合は、そのしきい値をVthn とすると、出力端106に出力される電位Vout は、以下のようなる。
【0044】
Vout =Vcc−Vthn
したがって、しきい値分電圧が降下してしまい、出力に十分な電圧が得られない。
【0045】
また、上記NチャネルMOSFETtn3がデプレッション型である場合は、電圧の降下はなくなるものの、デプレッション型トランジスタの製造工程が増えた分、工程の増大やチップコストの増大といった問題が生じる。
【0046】
同様に、図17は従来の負の高圧発生回路を示す概略ブロック図であり、図18中の−4V発生回路7や−8V発生回路8に相当する。
【0047】
図17において、負の昇圧回路203は、発振器204および負電圧チャージポンプ205からなる。正の高圧発生回路と異なる点は、出力端206と接地との間にPチャネルMOSFTtp3が接続されていることと、このトランジスタおよび発振器204が、リセット信号RSの反転信号/RSで制御されることである。
【0048】
この場合も、PチャネルMOSFETtp3がエンハンスメント型では、十分な接地電位が出力されず、デプレッション型では工程数の増加を招く。
【0049】
本発明は、上記課題を解決するためのものであって、その目的は、正または負の高電圧となっている出力ラインを外部電源電位に十分にリセットする回路であって、工程数を増加させることなく製造できる回路を提供することである。
【0050】
本発明の他の目的は、リセット回路中のトランジスタにかかる電界を緩和し、信頼性の高いリセット回路を提供することである。
【0051】
【課題を解決するための手段】
請求項1記載のリセット回路は、第1の電源電位、第1の電源電位よりも高い第2の電源電位および第2の電源電位よりもさらに高い第3の電源電位が供給され、第1および第2の信号レベルの電位間で切換わる制御信号により、出力端に第3の電源電位を出力している状態を第2の電源電位を出力する状態に切換えるリセット回路であって、第1の電源電位が供給される第1の入力端と、第2の電源電位が供給される第2の入力端と、第3の電源電位が供給され、出力端に接続される第3の入力端と、第3の入力端と第2の入力端との間に接続される第1のPチャネルMOSFETと、第1の動作および第2の動作を行う制御回路とを備え、制御回路は、ゲートに制御信号が入力し、ソースおよびバックゲートが出力端に接続され、ドレインが第1のPチャネルMOSFETのゲートに接続される第2のPチャネルMOSFETと、ゲートに制御信号が入力し、ソースおよびバックゲートが第1の入力端に接続されるNチャネルMOSFETとを含み、第2のPチャネルMOSFETのドレインとNチャネルMOSFETのドレインとが接続され、制御回路は、制御信号が第1の信号レベルのときには、第3の入力端と第1のPチャネルMOSFETのゲートとを接続して第1のPチャネルMOSFETを非導通にする第1の動作を行ない、制御信号が第2の信号レベルのときには、第1のPチャネルMOSFETのゲートと第1の入力端とを接続して所定の時定数で放電させて、第3の入力端の電位を第3の電源電位と第2の電源電位との間の所定の電位まで低下させ、その後に第3の入力端と第1のPチャネルMOSFETのゲートとを電気的に切離して第1のPチャネルMOSFETを導通させる第2の動作を行なう。
【0052】
請求項2記載のリセット回路においては、請求項1記載のリセット回路の構成において、第2の動作において、第1のPチャネルMOSFETが導通し始めた後に、第1のPチャネルMOSFETのゲートの電位が第1の電源電位にされる。
【0053】
請求項3記載のリセット回路においては、請求項1記載のリセット回路の構成において、第2のPチャネルMOSFETのドレインとNチャネルMOSFETのドレインとは抵抗を介して接続され、NチャネルMOSFETのドレインと第1のPチャネルMOSFETのゲートとは抵抗を介して接続される。
【0055】
請求項4記載のリセット回路は、第1の電源電位および第1の電源電位より低く負値である第2の電源電位が供給され、第1の電源電位と第1の電源電位よりも高い第3の電源電位との間で切換わる制御信号により、出力端に第2の電源電位を出力している状態を第1の電源電位を出力する状態に切換えるリセット回路であって、第1の電源電位が供給される第1の入力端と、第2の電源電位が供給され、出力端に接続される第2の入力端と、第1の動作および第2の動作を行う制御回路とを備え、制御回路は、ゲートに制御信号が入力し、ソースおよびバックゲートが出力端に接続され、ドレインが第1のNチャネルMOSFETのゲートに接続される第2のNチャネルMOSFETと、ゲートが第1の入力端に接続されるPチャネルMOSFETと、制御信号が入力し、出力がPチャネルMOSFETのソースおよびバックゲートに接続される反転回路とを含み、第2のNチャネルMOSFETのドレインとPチャネルMOSFETのドレインとが接続され、制御回路は、制御信号の電位に応じて、第2の入力端と第1のNチャネルMOSFETのゲートとを接続して第1のNチャネルMOSFETを非導通にする第1の動作、または第3の電源電位の信号を第1のNチャネルMOSFETのゲートに出力して所定の時定数で充電させて、第2の入力端の電位を第2の電源電位と第1の電源電位との間の所定の電位まで上昇させ、その後に第2の入力端と第1のNチャネルMOSFETのゲートとを電気的に切離して第1のNチャネルMOSFETを導通させる第2の動作を行なう。
【0056】
請求項5記載のリセット回路においては、請求項4記載のリセット回路の構成において、第2の動作において、第1のNチャネルMOSFETが導通し始めた後に、第1のNチャネルMOSFETのゲートの電位が第3の電源電位にされる。
【0057】
請求項6記載のリセット回路においては、請求項4記載のリセット回路の構成において、第2のNチャネルMOSFETのドレインとPチャネルMOSFETのドレインとは抵抗を介して接続され、PチャネルMOSFETのドレインと第1のNチャネルMOSFETのゲートとは抵抗を介して接続される。
【0058】
請求項7記載のリセット回路は、第1の電源電位および第1の電源電位より低く負値である第2の電源電位が供給され、前記第1の電源電位と前記第1の電源電位よりも高い第3の電源電位との間で切換わる制御信号により、出力端に前記第2の電源電位を出力している状態を前記第1の電源電位を出力する状態に切換えるリセット回路であって、前記第1の電源電位が供給される第1の入力端と、前記第2の電源電位が供給され、前記出力端に接続される第2の入力端と、前記第1の入力端と前記第2の入力端との間に接続される第1のNチャネルMOSFETと、第1の動作および第2の動作を行う制御回路とを備え、前記制御回路は、内部制御信号発生手段を含み、前記内部制御信号発生手段は、前記制御信号を反転して出力する第1の副出力端と、前記リセット回路の出力端の電位が前記第2の電源電位と前記第1の電源電位との間の所定値以上のときには前記制御信号の正転信号を出力し、前記所定値以下のときには前記制御信号にかかわりなく、前記第1の電源電位を出力する第2の副出力端とを含み、前記制御回路は、ゲートが前記内部制御信号発生手段の第2の副出力端に接続され、ソースおよびバックゲートが前記リセット回路の出力端に接続され、ドレインが前記第1のNチャネルMOSFETのゲートに接続される第2のNチャネルMOSFETと、ゲートが前記リセット回路の第1の入力端に接続され、ソースおよびバックゲートが前記内部制御信号発生手段の第1の副出力端に接続されるPチャネルMOSFETとをさらに含み、前記第2のNチャネルMOSFETのドレインと前記PチャネルMOSFETのドレインとは抵抗を介して接続され、前記PチャネルMOSFETのドレインと前記第1のNチャネルMOSFETのゲートとは前記抵抗を介して接続され、前記制御回路は、前記制御信号の電位に応じて、前記第2の入力端と記第1のNチャネルMOSFETのゲートとを接続して前記第1のNチャネルMOSFETを非導通にする前記第1の動作、または前記第3の電源電位の信号を前記第1のNチャネルMOSFETのゲートに出力して所定の時定数で充電させて、前記第2の入力端の電位を前記第2の電源電位と前記第1の電源電位との間の所定の電位まで上昇させ、その後に前記第2の入力端と前記第1のNチャネルMOSFETのゲートとを電気的に切離して前記第1のNチャネルMOSFETを導通させる前記第2の動作を行なう。
【0061】
請求項1または請求項2記載のリセット回路は、出力端に第3の電源電位を出力している状態を、第2の電源電位を出力する状態に切換える際に、第2の電源電位の供給源と出力端との接続を第1のPチャネルMOSFETを介して行なっている。
【0062】
しかも、上記第1のPチャネルMOSFETがオフされる場合、すなわち、出力端に第3の電源電位が出力される場合には、第1のPチャネルMOSFETのゲートにも第3の電源電位が印加されている。
【0063】
それに加えて、上記第1のPチャネルMOSFETはエンハンスメント型トランジスタとすることが可能である。
【0064】
請求項1記載のリセット回路においては、制御回路は、ドレイン同士を直列接続した第2のPチャネルMOSFETとNチャネルMOSFETを、出力端と第1の電源電位の間に、出力端側には第2のPチャネルMOSFETのソース、第1の電源電位側にはNチャネルMOSFETのソースという配置で接続したものである。
【0065】
両トランジスタのゲートに共通に制御信号が入力し、両トランジスタの接続点から第1のPチャネルMOSFETのゲートに駆動信号が出力される。
【0066】
第1のPチャネルMOSFETがオフされる場合、すなわち、出力端に第3の電源電位が出力される場合は、制御信号は第1の電源電位となっている。したがって、NチャネルMOSFETはオフとなり、第2のPチャネルMOSFETはオンしているので、第1のPチャネルMOSFETのゲートには出力端の電位、すなわち、第3の電源電位が供給される。このとき、ドレインの電圧が第3の電源電位となっても、NチャネルMOSFETはオフしたままである。
【0067】
第1のPチャネルMOSFETがオンされる場合、すなわち出力端の電位が第3の電源電位から第2の電源電位に切換わる場合、制御信号により昇圧回路は停止するものの、その直後は出力ラインは第3の電源電位のままである。
【0068】
したがって、制御信号が第2の電源電位になると、NチャネルMOSFETはオンとなっており、しかも、第2のPチャネルMOSFETもゲートの第2の電源電位(Vcc)よりもソースの電位が高いため、オンとなっている。
【0069】
出力端に電荷が接地側から注入されることで、出力端の電位が下がり、第2の電源電位にまで回復すると、第2のPチャネルMOSFETはオフして、出力端の電位は一定値となる。
【0070】
請求項3に記載のリセット回路においては、請求項1記載のリセット回路の制御回路中の第1のPチャネルMOSFETとのゲートおよびNチャネルMOSFETのドレイン間に抵抗が挿入されている。
【0071】
このため、第1のPチャネルMOSFETがオンされる場合、すなわち、出力端の電位が第3の電源電位から、第2の電源電位に切換わる場合、出力端への電荷注入時に、上記抵抗による電圧降下により、NチャネルMOSFETのソース・ドレイン間にかかる電圧が緩和される。
【0075】
請求項4または請求項5記載のリセット回路は、出力端の第2電源電位を出力している状態を、第1の電源電位を出力する状態に切換える際に、第2の電源電位の供給源と出力端との接続を第1のNチャネルMOSFETを介して行なっている。
【0076】
しかも、上記第1のNチャネルMOSFETがオフされる場合、すなわち、出力端に第2の電源電位が出力される場合には、第1のNチャネルMOSFETのゲートにも、第2の電源電位が印加されている。
【0077】
それに加えて、上記第1のNチャネルMOSFETはエンハンスメント型トランジスタとすることが可能である。
【0078】
請求項4記載のリセット回路においては、制御回路は、ドレイン同士を直列に接続した第2のNチャネルMOSFETとPチャネルMOSFETを、出力端に第2のNチャネルMOSFETのソース、制御信号を入力とする反転回路の出力にPチャネルMOSFETのソースという配置で接続したものである。
【0079】
第2のNチャネルMOSFETのゲートには、制御信号が、PチャネルMOSFETのゲートには、常に第1の電源電位の信号(接地電位)が入力している。両トランジスタの接続点から第1のNチャネルMOSFETのゲートに駆動信号が出力される。
【0080】
第1のNチャネルMOSFETがオフされる場合、すなわち出力端に第2の電源電位が出力される場合は、制御信号は第3の電源電位となっている。したがって、PチャネルMOSFETのソース側は、第1の電源電位となっており、このトランジスタはオフとなっている。
【0081】
一方第2のNチャネルMOSFETはオンしているので、第1のNチャネルMOSFETのゲートには、出力端の電位すなわち第2の電源電位が供給される。
【0082】
このとき、ドレインの電圧が負値である第2の電源電位となっても、NチャネルMOSFETはオフしたままである。
【0083】
第1のNチャネルMOSFETがオンされる場合、すなわち、出力端の電位が第2の電源電位から第1の電源電位に切換わる場合、制御信号により、負電圧の昇圧回路は停止するものの、その直後は出力ラインは第2の電源電位のままである。
【0084】
したがって、制御信号が第1の電源電位になると、PチャネルMOSFETはオンとなっており、しかも、第2のNチャネルMOSFETも、ゲートの第1の電源電位(接地電位)よりも、ソースの電位が低いためオンとなっている。
【0085】
出力端の電荷が接地側に引抜かれることで、出力端の電位が上がり、第1の電源にまで回復すると、第2のNチャネルMOSFETはオフして出力端の電位は一定値となる。
【0086】
請求項6に記載のリセット回路においては、請求項4記載のリセット回路の構成中の制御回路中の第1のNチャネルMOSFETのゲートと、PチャネルMOSFETのドレイン間に抵抗が挿入されている。
【0087】
このため、第1のNチャネルMOSFETがオンされる場合、すなわち、出力端の電位が第2の電源電位から第1の電源電位に切換わる場合、出力端からの電荷引抜き時に、上記抵抗による電圧降下により、PチャネルMOSFETのソース・ドレイン間にかかる電圧が緩和される。
【0088】
請求項7記載のリセット回路においては、出力端の電位が所定の電位以下になると、第2のNチャネルMOSFETのゲートに印加される信号が、第1の電源電位に切換わる構成となっている。
【0089】
したがって、第2のNチャネルMOSFETのゲート・ソース間にかかる電圧が緩和される。
【0095】
【発明の実施の形態】
以下、本発明の実施の形態1のリセット回路について図面を参照しながら説明する。
【0096】
なお、従来例ではフラッシュメモリ中の高圧発生回路のリセット回路を例にとって説明したが、本発明はチャージポンプ回路により所望の内部電圧を発生させる半導体装置であれば、他の半導体装置であっても同様に適用することができる。
【0097】
図1は、本発明の実施の形態1による正電圧高圧発生回路101の構成を示す概略ブロック図である。また、図2は、図1の実施の形態1のリセット動作時の電圧変化を示している。
【0098】
図中発振器104および正電圧チャージポンプ105等の構成は図15に示した従来例と同様である。
【0099】
正の高電圧リセット回路102においては、PチャネルMOSFETtp1が、出力端106と第2の電源電位(=Vcc)の供給源との間に接続されている。
【0100】
第2のPチャネルMOSFETtp2とNチャネルMOSFETtn0は、ドレイン同士を直列に接続されている。
【0101】
そして、それらのトランジスタは、出力端106と第1の電源電位(接地電位)の間に、出力端側にはPチャネルMOSFETtp2のソース、接地側にはNチャネルMOSFETのソースという配置で接続されている。
【0102】
チャージポンプ105は電源電位Vccから正の高電圧Vppを発生する。このときリセット信号RSは“L”レベルである。NチャネルMOSFETtn0はオフ、PチャネルMOSFETtp2はオン状態にある。PチャネルMOSFETtp2を介してVppのレベルがノードN1に伝搬して、PチャネルMOSFETtp1をカットオフする。
【0103】
これによりPチャネルMOSFETtp1から出力端106への第2の電源電位Vccの流入が抑えられる。また、リセット時はRSが“H”レベルになり、NチャネルMOSFETtn0がオンする。これによりノードN1のレベルが下がり、PチャネルMOSFETtp1もオン状態となる。
【0104】
PチャネルMOSFETtp2はもともとオン状態である。したがって、出力Vppはそのレベルを徐々に下げ始める。
【0105】
これを表わしたのが図2中のT1〜T2の波形である。ここで、T1は、リセット信号RSが“H”レベルとなる時刻であり、T2は後に述べるようにPチャネルMOSFETtp2がオフし始める時刻である。
【0106】
出力がVccに近づいてくるとPチャネルMOSFETtp2はオフし始める。そうするとノードN1はNチャネルMOSFETtn0により一挙に接地レベルまで放電される(T2〜T3の期間)。N1が接地されることによりPチャネルMOSFETtp1が十分オンし、Vccレベルが出力に供給される。デプレッショントランジスタを使用せず、十分第2の電源電位であるVccレベルを出力に供給できる。
【0107】
図3は、本発明の実施の形態2の負電圧高圧発生回路201の構成を示す概略ブロック図である。
【0108】
図中、発振器204および負電圧チャージポンプ205等の構成は図16に示した従来例と同様である。
【0109】
図4は、図3の実施の形態2のリセット動作時の電圧変化を示している。
負の高電圧リセット回路202においては、NチャネルMOSFETtn1が出力端206と、第1の電源電圧(接地電位)との間に接続されている。
【0110】
第2のNチャネルMOSFETtn2とPチャネルMOSFETtp0は、ドレイン同士を直列に接続されている。そして、それらのトランジスタは、出力端206に第2のNチャネルMOSFETtn2のソース、リセット信号の反転信号を入力とする反転回路の出力にPチャネルMOSFETtp0のソース、という配置で接続したものである。
【0111】
第2のNチャネルMOSFETtn2のゲートには、リセット信号の反転信号が、PチャネルMOSFETtp0のゲートには、常にLレベル信号(接地電位)が入力している。両トランジスタの接続点から、第1のNチャネルMOSFETtn1のゲートに駆動信号が出力される。
【0112】
チャージポンプ205から負の高電圧Vnnが出力されているときは、リセット信号/RSは“H”レベルにある。このときNチャネルMOSFETtn2がオンし、第2の電源電位であるVnnレベルをノードN3に伝搬する。
【0113】
Vnnは負電圧であるので、PチャネルMOSFETtp0はオフする。したがってNチャネルMOSFETtn1のゲートがVnnになることにより、NチャネルMOSFETtn1もカットオフし、接地レベルが出力端206に伝わることはない。
【0114】
リセット時は/RSが“L”レベルとなる。このときPチャネルMOSFETtp0はオンし、ノードN3のレベルを徐々に上昇させ、NチャネルMOSFETtn1をオンさせる。
【0115】
NチャネルMOSFETtn2はもともとオンしている。したがって、出力Vnnのレベルは徐々に上昇し始める。図4中のT4〜T5が以上の様子に相当する。ここでT4はリセット信号/RSが“L”レベルとなる時刻であり、T5は後に述べるようにNチャネルMOSFETtn2がオフとなる時刻である。
【0116】
出力Vnnが接地レベルに近づくとNチャネルMOSFETtn2はオフする。そうするとノードN3は一挙にVccレベルにまで持上がり、NチャネルMOSFETtn1を十分オンさせ、出力端206に接地レベルを供給する(図4中のT5〜T6の期間)。ここでもデプレッショントランジスタを使用せず、十分接地レベルを出力に供給できる。
【0117】
図5は、本発明の実施の形態3の正電圧高圧発生回路101の構成を示す概略ブロック図である。
【0118】
図6は、そのリセット動作時の電圧変化を示している。
実施の形態1ではリセット時、NチャネルMOSFETtn0、PチャネルMOSFETtp1、PチャネルMOSFETtp2に比較的大きな電圧をかけたまま放電電流を流していた。トランジスタをオンさせ電流を流しているとき、ドレイン部分で基板電流が生じ基板のレベルを持上げ、ソース、基板、ドレイン間でバイポーラ動作を引起こし、大電流が生じるというメカニズムが知られている。
【0119】
これを避けるためにはオンしているトランジスタのソース、ドレイン間に大きな電圧を印加しないということが重要である。
【0120】
このため、図5ではNチャネルMOSFETtn0とPチャネルMOSFETtp2との間に抵抗R1を挿入している。
【0121】
出力端106に高電圧を発生するときは実施の形態1と同様の動作である。
リセット時(信号RSが“H”レベル)、抵抗R1が介在しているため、NチャネルMOSFETtn0がオンするとN1の電位は瞬時に接地レベルまで降下する。ノードN2の電位はR1を介して徐々に降下していくが、VppとN2との電位差は非常に小さく、少なくともPチャネルMOSFETtp1のしきい値以下になるように抵抗R1を設定する。
【0122】
したがって、PチャネルMOSFETtp2がオンしている間はPチャネルMOSFETtp1はオフ状態である(図6中、T1〜T2の期間に相当)。
【0123】
出力VppがVccに近づいてくると、PチャネルMOSFETtp2はオフし始める。そしてNチャネルMOSFETtn0と抵抗R1による放電系によってノードN2の電位は接地レベルまで引下げられる。このとき初めてPチャネルMOSFETtp1はオンし、Vccレベルを出力に供給する(図6中、T2〜T3の期間に相当)。
【0124】
以上説明したような方法をとれば、リセット時にもオンしているトランジスタのソース、ドレイン間には高電圧がかからず、安定した、信頼性の高いリセット動作が得られる。
【0125】
図7は、本発明の実施の形態4の負電圧高圧発生回路201の構成を示す概略ブロック図である。図8はリセット動作時の電圧変化を示している。
【0126】
実施の形態2ではリセット時、トランジスタPチャネルMOSFETtp0、NチャネルMOSFETtn1、NチャネルMOSFETtn2に比較的大きな電圧をかけたたまま放電電流を流していた。実施の形態1と同様、オンしているトランジスタのソース、ドレイン間に大きな電圧を印加することを避けるために、図7の回路ではPチャネルMOSFETtp0とNチャネルMOSFETtn2との間に抵抗R2を挿入している。
【0127】
リセット時(信号/RSが“L”レベル)、PチャネルMOSFETtp0がオンしノードN3の電位をVccに持上げる。抵抗R2が存在するためにN3の電位は瞬時にVccになる。ノードN4の電位は抵抗R2とPチャネルMOSFETtp0によって徐々に上昇し、したがって出力Vnnも徐々に上昇していく。
【0128】
このときVnnとN4との電位差は非常に小さく、少なくともNチャネルMOSFETtn1のしきい値以下に設定する。したがってNチャネルMOSFETtn2がオンしている間は、NチャネルMOSFETtn1はオフ状態である(図8中、T4〜T5の期間に相当)。
【0129】
Vnnが接地レベルに近づくとNチャネルMOSFETtn2はオフし始める。したがって、N4はPチャネルMOSFETtp0と抵抗R2の経路で充電され、Vccまで持上げる。
【0130】
これによりNチャネルMOSFETtn1は十分オンし、出力に接地レベルを供給する。
【0131】
以上説明したような方法をとれば、リセット時にもオンしているトランジスタのソース、ドレイン間に高電圧がかからず、安定した、信頼性の高いリセット動作が得られる。
【0132】
図9は、本発明の実施の形態5の負電圧高圧発生回路201の構成を示す概略ブロック図である。
【0133】
図10は、そのリセット動作時の電圧変化を示している。実施の形態4ではトランジスタのソース、ドレインには(オン時)高電圧がかからない構成であったが、Vnnを発生しているときNチャネルMOSFETtn2のゲートにはVccがかかり、ソース、ドレイン、チャネル(このときNチャネルMOSFETtn2はオン状態)にはVnnがかかっている状態である。
【0134】
このため、NチャネルMOSFETtn2のゲート酸化膜に過大なストレスがかかり、信頼性上問題がある。
【0135】
そこで図9、図10に示すように、チャージポンプの出力がある一定のレベル(Vnn1 )に達したとき論理が変化する信号(VMOD)を利用する。図9中の内部制御信号発生回路223では、信号VMODはNOR回路の1つの入力端に入力しているので、チャージポンプ出力が十分負電圧に達したとき、信号VMODが“H”レベルとなると、信号/RSにかかわりなく、上記NOR回路の出力であるノードN5の電位は“L”レベルとなり、NチャネルMOSFETtn2のゲート電圧ストレスを緩和する。
【0136】
図11は、本発明の実施の形態6の正電圧高圧発生回路101の構成を示す概略ブロック図である。
【0137】
図12は、そのリセット動作時の電圧変化を示している。
実施の形態3では、出力電圧Vppをリセットする場合、抵抗R1を介して行なうため、出力の放電に非常に長い時間がかかった。
【0138】
これを改善するために図11のような回路構成をとった。すなわちノードN1を直接PチャネルMOSFETtp1のゲートに入力することによりPチャネルMOSFETtp1を通して出力をVccにリセットするという構成である。
【0139】
PチャネルMOSFETtp1のソース、ドレイン間の電位差はVpp−Vccであり、比較的小さいためオン時の耐圧はさほど問題にならない。
【0140】
したがってリセット時最も電位差が生じるPチャネルMOSFETtp2およびNチャネルMOSFETtn0の間の部分に抵抗R1を挿入すればよい。
【0141】
図12に示すように、PチャネルMOSFETtn1のゲートが抵抗を介さずに放電されるため、N2のノードの電位も、図6の場合に比べて速やかに接地レベルに達する。したがって、出力がリセットされる時間も短縮される。
【0142】
図13は、本発明の実施の形態7の負電圧高圧発生回路201の構成を示す概略ブロック図である。
【0143】
図14は、そのリセット動作時の電圧変化を示している。
実施の形態4ではVnnをリセットする場合、抵抗R2を介して行なうため、出力の充電に非常に長い時間がかかった。これを改善するために図13のような回路構成をとった。
【0144】
すなわちノードN3を直接NチャネルMOSFETtn1のゲートに入力することにより、NチャネルMOSFETtn1を通して出力を接地レベルにリセットするという構成である。
【0145】
NチャネルMOSFETtn1のソース、ドレイン間の電位差はVnnであり、比較的小さいため、オン時の耐圧はさほど問題にならない。したがって、リセット時、最も電位差が生じるNチャネルMOSFETtn2およびPチャネルMOSFETtp0の間の部分に抵抗R2を挿入すればよい。
【0146】
図14に示すように、NチャネルMOSFETtn1のゲートが抵抗を介さずに放電されるため、N4のノードの電位も図8の場合に比べて、速やかに接地レベルに達する。したがって、出力がリセットされる時間も短縮される。
【0147】
なお、この実施の形態7においても、NチャネルMOSFETtn2のゲート酸化膜に加わるストレスを緩和するために、図9に示した実施の形態5と同様な変形を行なうことができる。
【0148】
図15は、実施の形態7の変形例を示す。
実施の形態5と同様に、チャージポンプの出力がある一定のレベルに達したとき論理が変化する信号(VMOD)を利用する。図15中の内部制御信号発生回路223では、信号VMODはNOR回路の1つの入力端に入力しているので、チャージポンプ出力が十分負電圧に達したとき、信号VMODが“H”レベルとなると、信号/RSの値に関わりなく、上記NOR回路の出力であるノードN5の電位は“L”レベルとなり、NチャネルMOSFETtn2のゲート電圧ストレスが緩和される。
【0149】
【発明の効果】
請求項1または請求項2記載のリセット回路は、出力端への正電圧の電源電位のリセット動作を第1のPチャネルMOSFETを介して行なっている。このため、出力端の電位がしきい値電圧分降下するということがない。
【0150】
また、上記第1のPチャネルMOSFETをオフさせる信号の電位は、第3の電源電位としたので、出力端の電位が第3の電源電位となっても、上記トランジスタがオンすることなく、第2の電源電位と出力端とは良好に分離される。
【0151】
しかも、上記第1のPチャネルMOSFETはエンハンスメント型でよいため、製作のための工程数が増加するという問題も生じない。
【0152】
請求項3記載のリセット回路は、請求項1記載のリセット回路の構成において、第1のPチャネルMOSFETを駆動する制御回路も、エンハンスメント型トランジスタのみで構成した。
【0153】
このため、製作のための工程数が増加するという問題が生じない。また好ましくは、第1のPチャネルMOSFETを駆動する制御回路中には、トランジスタに加わる電圧を緩和するための抵抗が負荷されている。
【0154】
したがって、トランジスタ中の高電界が緩和され、信頼性の高い正電圧リセット回路が実現できる。
【0158】
請求項4または請求項5記載のリセット回路は、出力端への負電圧の電源電位のリセット動作を第1のNチャネルMOSFETを介して行なっている。このため出力端の電位がしきい値電圧分上昇するということがない。
【0159】
また、上記第1のNチャネルMOSFETをオフさせる信号の電位は、負電位の第2の電源電位としたので、出力端の電位が第2の電源電位となっても、上記トランジスタがオンすることなく第1の電源電位と出力端とは良好に分離される。
【0160】
しかも、上記第1のNチャネルMOSFETはエンハンスメント型でよいため、製作のための工程数が増加するという問題も生じない。
【0161】
請求項6記載のリセット回路は、請求項4記載のリセット回路の構成において、第1のNチャネルMOSFETを駆動する制御回路も、エンハンスメント型トランジスタのみで構成したため、製作のための工程数が増加するということがない。
【0162】
また好ましくは、第1のNチャネルMOSFETを駆動する制御回路中のトランジスタに加わる電圧を緩和するための抵抗が負荷されている。
【0163】
したがって、トランジスタの高電界が緩和され、信頼性の高い負電圧リセット回路が実現できる。
【0164】
請求項7記載のリセット回路では、一定値以下の負電圧出力中は、オンしている第2のNチャネルMOSFETのゲートには、第1の電源電位が印加される。したがって、このトランジスタのゲート・ソース間の電界が緩和され、さらに信頼性の高い負電圧リセット回路が実現できる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の正電圧高圧発生回路101の構成を示す概略ブロック図である。
【図2】 実施の形態1の動作中の電位変化を示す図である。
【図3】 本発明の実施の形態2の負電圧高圧発生回路201の構成を示す概略ブロック図である。
【図4】 実施の形態2の動作中の電位変化を示す図である。
【図5】 本発明の実施の形態3の正電圧高圧発生回路101の構成を示す概略ブロック図である。
【図6】 実施の形態3の動作中の電位変化を示す図である。
【図7】 本発明の実施の形態4の負電圧高圧発生回路201の構成を示す概略ブロック図である。
【図8】 実施の形態4の動作中の電位変化を示す図である。
【図9】 本発明の実施の形態5の負電圧高圧発生回路201の構成を示す概略ブロック図である。
【図10】 実施の形態5の動作中の電位変化を示す図である。
【図11】 本発明の実施の形態6の正電圧高圧発生回路101の構成を示す概略ブロック図である。
【図12】 実施の形態6の動作中の電位変化を示す図である。
【図13】 本発明の実施の形態7の負電圧高圧発生回路201の構成を示す概略ブロック図である。
【図14】 実施の形態7の動作中の電位変化を示す図である。
【図15】 実施の形態7の変形例を示す概略ブロック図である。
【図16】 従来の正電圧高圧発生回路の構成を示す概略ブロック図である。
【図17】 従来の負電圧高圧発生回路の構成を示す概略ブロック図である。
【図18】 従来のフラッシュメモリの構成を示す概略ブロック図である。
【図19】 フラッシュメモリのメモリセルへの消去・書込・読出動作を説明する図である。
【図20】 フラッシュメモリの書込プログラムの過程を示す図である。
【図21】 フラッシュメモリの書込プログラムのシーケンスを示す図である。
【符号の説明】
1 書込/消去回路、2 データ入出力バッファ、3 センスアンプ、4 書込回路、5 カラムデコーダ、6 6V発生回路、7 −4V発生回路、8 −8V発生回路、9 セレクトゲートデコーダ、10 ソース線ドライバ、11メモリセルアレイ、12 ロウデコーダ、13 アドレスバッファ、14 基準電圧発生回路、15 ウェル電位切換回路、16 トランスファーゲート、17、18 カラムラッチ、19 10V/4V発生回路、20 ベリファイ制御回路、101 正電圧高圧発生回路、102 リセット回路、103 正電圧高圧発生部、104 発振器、105 正電圧チャージポンプ回路、106 出力端、112、122 リセット回路、201 負電圧高圧発生回路、202 リセット回路、203 負電圧高圧発生部、204 発振器、205 負電圧チャージポンプ回路、206 出力端、212、222 リセット回路、223 内部制御信号発生回路、232 リセット回路。
Claims (7)
- 第1の電源電位、前記第1の電源電位よりも高い第2の電源電位および前記第2の電源電位よりもさらに高い第3の電源電位が供給され、第1および第2の信号レベルの電位間で切換わる制御信号により、出力端に前記第3の電源電位を出力している状態を前記第2の電源電位を出力する状態に切換えるリセット回路であって、
前記第1の電源電位が供給される第1の入力端と、
前記第2の電源電位が供給される第2の入力端と、
前記第3の電源電位が供給され、前記出力端に接続される第3の入力端と、
前記第3の入力端と前記第2の入力端との間に接続される第1のPチャネルMOSFETと、
第1の動作および第2の動作を行う制御回路とを備え、
前記制御回路は、
ゲートに前記制御信号が入力し、ソースおよびバックゲートが前記出力端に接続され、ドレインが前記第1のPチャネルMOSFETのゲートに接続される第2のPチャネルMOSFETと、
ゲートに前記制御信号が入力し、ソースおよびバックゲートが前記第1の入力端に接続されるNチャネルMOSFETとを含み、
前記第2のPチャネルMOSFETのドレインと前記NチャネルMOSFETのドレインとが接続され、
前記制御回路は、前記制御信号が前記第1の信号レベルのときには、前記第3の入力端と前記第1のPチャネルMOSFETのゲートとを接続して前記第1のPチャネルMOSFETを非導通にする前記第1の動作を行ない、前記制御信号が前記第2の信号レベルのときには、前記第1のPチャネルMOSFETのゲートと前記第1の入力端とを接続して所定の時定数で放電させて、前記第3の入力端の電位を前記第3の電源電位と前記第2の電源電位との間の所定の電位まで低下させ、その後に前記第3の入力端と前記第1のPチャネルMOSFETのゲートとを電気的に切離して前記第1のPチャネルMOSFETを導通させる前記第2の動作を行なう、リセット回路。 - 前記第2の動作において、前記第1のPチャネルMOSFETが導通し始めた後に、前記第1のPチャネルMOSFETのゲートの電位が前記第1の電源電位にされる、請求項1記載のリセット回路。
- 前記第2のPチャネルMOSFETのドレインと前記NチャネルMOSFETのドレインとは抵抗を介して接続され、
前記NチャネルMOSFETのドレインと前記第1のPチャネルMOSFETのゲートとは前記抵抗を介して接続される、請求項1記載のリセット回路。 - 第1の電源電位および第1の電源電位より低く負値である第2の電源電位が供給され、前記第1の電源電位と前記第1の電源電位よりも高い第3の電源電位との間で切換わる制御信号により、出力端に前記第2の電源電位を出力している状態を前記第1の電源電位を出力する状態に切換えるリセット回路であって、
前記第1の電源電位が供給される第1の入力端と、
前記第2の電源電位が供給され、前記出力端に接続される第2の入力端と、
前記第1の入力端と前記第2の入力端との間に接続される第1のNチャネルMOSFETと、
第1の動作および第2の動作を行う制御回路とを備え、
前記制御回路は、
ゲートに前記制御信号が入力し、ソースおよびバックゲートが前記出力端に接続され、ドレインが前記第1のNチャネルMOSFETのゲートに接続される第2のNチャネルMOSFETと、
ゲートが前記第1の入力端に接続されるPチャネルMOSFETと、
前記制御信号が入力し、出力が前記PチャネルMOSFETのソースおよびバックゲートに接続される反転回路とを含み、
前記第2のNチャネルMOSFETのドレインと前記PチャネルMOSFETのドレインとが接続され、
前記制御回路は、前記制御信号の電位に応じて、前記第2の入力端と前記第1のNチャネルMOSFETのゲートとを接続して前記第1のNチャネルMOSFETを非導通にする前記第1の動作、または前記第3の電源電位の信号を前記第1のNチャネルMOSFETのゲートに出力して所定の時定数で充電させて、前記第2の入力端の電位を前記第2の電源電位と前記第1の電源電位との間の所定の電位まで上昇させ、その後に前記第2の入力端と前記第1のNチャネルMOSFETのゲートとを電気的に切離して前記第1のNチャネルMOSFETを導通させる前記第2の動作を行なう、リセット回路。 - 前記第2の動作において、前記第1のNチャネルMOSFETが導通し始めた後に、前記第1のNチャネルMOSFETのゲートの電位が前記第3の電源電位にされる、請求項4記載のリセット回路。
- 前記第2のNチャネルMOSFETのドレインと前記PチャネルMOSFETのドレインとは抵抗を介して接続され、
前記PチャネルMOSFETのドレインと前記第1のNチャネルMOSFETのゲートとは前記抵抗を介して接続される、請求項4記載のリセット回路。 - 第1の電源電位および第1の電源電位より低く負値である第2の電源電位が供給され、前記第1の電源電位と前記第1の電源電位よりも高い第3の電源電位との間で切換わる制御信号により、出力端に前記第2の電源電位を出力している状態を前記第1の電源電位を出力する状態に切換えるリセット回路であって、
前記第1の電源電位が供給される第1の入力端と、
前記第2の電源電位が供給され、前記出力端に接続される第2の入力端と、
前記第1の入力端と前記第2の入力端との間に接続される第1のNチャネルMOSFETと、
第1の動作および第2の動作を行う制御回路とを備え、
前記制御回路は、内部制御信号発生手段を含み、
前記内部制御信号発生手段は、
前記制御信号を反転して出力する第1の副出力端と、
前記リセット回路の出力端の電位が前記第2の電源電位と前記第1の電源電位との間の所定値以上のときには前記制御信号の正転信号を出力し、前記所定値以下のときには前記制御信号にかかわりなく、前記第1の電源電位を出力する第2の副出力端とを含み、
前記制御回路は、
ゲートが前記内部制御信号発生手段の第2の副出力端に接続され、ソースおよびバックゲートが前記リセット回路の出力端に接続され、ドレインが前記第1のNチャネルMOSFETのゲートに接続される第2のNチャネルMOSFETと、
ゲートが前記リセット回路の第1の入力端に接続され、ソースおよびバックゲートが前記内部制御信号発生手段の第1の副出力端に接続されるPチャネルMOSFETとをさらに含み、
前記第2のNチャネルMOSFETのドレインと前記PチャネルMOSFETのドレインとは抵抗を介して接続され、
前記PチャネルMOSFETのドレインと前記第1のNチャネルMOSFETのゲートとは前記抵抗を介して接続され、
前記制御回路は、前記制御信号の電位に応じて、前記第2の入力端と記第1のNチャネルMOSFETのゲートとを接続して前記第1のNチャネルMOSFETを非導通にする前記第1の動作、または前記第3の電源電位の信号を前記第1のNチャネルMOSFETのゲートに出力して所定の時定数で充電させて、前記第2の入力端の電位を前記第2の電源電位と前記第1の電源電位との間の所定の電位まで上昇させ、その後に前記第2の入力端と前記第1のNチャネルMOSFETのゲートとを電気的に切離して前記第1のNチャネルMOSFETを導通させる前記第2の動作を行なう、リセット回路。
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