JPH08255491A - 正または負の高電圧のリセット回路 - Google Patents
正または負の高電圧のリセット回路Info
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- JPH08255491A JPH08255491A JP30786095A JP30786095A JPH08255491A JP H08255491 A JPH08255491 A JP H08255491A JP 30786095 A JP30786095 A JP 30786095A JP 30786095 A JP30786095 A JP 30786095A JP H08255491 A JPH08255491 A JP H08255491A
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Abstract
圧リセット回路を提供する。 【解決手段】 出力端106に第3の電源電位を出力し
ている状態を、第2の電源電位を出力する状態に切換え
る際に、第2の電源電位の供給源と出力端との接続を第
1のPチャネルMOSFETtp1を介して行なってい
る。しかも、第1のPチャネルMOSFETtp1がオ
フされる場合、すなわち、出力端に第3の電源電位が出
力される場合には、第1のPチャネルMOSFETtp
1のゲートにも、第3の電源電位が印加されている。し
たがって、出力端の電位が第3の電源電位まで上昇して
も、このトランジスタがオンしてしまうことがない。つ
まり第2の電源電位Vccと出力端106とが電気的に良
好に分離されている。
Description
し、特に外部から供給される電源電圧またはその電源電
圧から発生された内部電圧を出力する内部回路の出力電
圧を切換えるリセット回路に関するものである。
データの書込、読出、消去等を行なう半導体装置では、
外部から供給される電源電圧以外に複数の電圧を内部で
発生させ、それらの電圧を用いて上記動作を行なってい
る。
セルは、1トランジスタで構成されており、ドレインが
ビット線に、コントロールゲートがワード線に接続され
ている。消去動作は、メモリセルとなるトランジスタの
コントロールゲートに正の高電圧を印加し、ソースおよ
びPウェルに負の高電圧を印加することにより、トンネ
ル現象を利用してフローティングゲートに電子を注入す
ることにより行なう。また、書込動作は、コントロール
ゲートに負の高電圧を印加し、ドレインに正の高電圧を
印加することにより、トンネル現象を利用してフローテ
ィングゲートから電子を引抜くことにより行なう。
に使用される内部電圧について説明する。図19は、フ
ラッシュメモリの各動作状態における選択および非選択
セクタのメモリセルに供給される各電圧を説明するため
の図である。
タの消去動作では、ソース電圧Vsは−8V、コントロ
ールゲート電圧Vcgは10V、Pウェル電圧BGは−8
V、ドレイン電圧Vd はフローティング(Z)となる。
以下図18に示すように各動作モードにおいて、選択セ
クタおよび非選択セクタのメモリセルにはソース電圧V
s 、コントロールゲート電圧Vcg、ドレイン電圧Vd 、
Pウェル電圧BGとして、それぞれ所定の電圧が印加さ
れ各動作が実行される。
3Vのみである場合、この電源電圧を用いて6V、10
V、4V、−8V、および−4Vの電圧をそれぞれ発生
させるため、フラッシュメモリは、内部にチャージポン
プ回路を含む正電圧発生回路および負電圧発生回路を具
備しているのが通常である。
生回路を用いた、メモリセルへの消去および書込動作に
ついて、さらに詳しく説明する。
は、フローティングゲート中に電子が注入された状態で
ある。このため、ソースを接地し、ドレインに正電圧
(<1V)を印加した状態で、コントロールゲートの電
圧を変化させて、ソース・ドレイン間に電流が流れ始め
るときのソース・ゲート間電圧、すなわち、しきい値
は、電子が注入されていないときに比べて正にシフトし
ている。
情報の読出動作では、上述のソース接地の動作モード
で、コントロールゲートに一定電圧を印加し、ソース・
ドレイン間に電流が流れるか否かを検出する。つまり、
消去動作でしきい値が正にシフトしたトランジスタに
は、読出時電流が流れない。
ラッシュメモリに新しく記憶情報を書込む動作について
説明する。
スタのしきい値、縦軸にチップ内のそのしきい値に相当
するトランジスタ数、すなわちビット数をとったグラフ
である。
を書込む際は、一般に、一旦チップ内の全ビット、また
は所定のブロック単位内の全ビットの記憶情報を消去し
てから行なう。
モリセル内のトランジスタに対して、上記消去動作を行
なった場合を始状態として、書込動作を行なう場合を説
明する。
チップ内のメモリセル中のトランジスタのしきい値は、
中心値が正にシフトした位置に分布していることにな
る。
して書込動作すなわち、プログラム動作を行なうとす
る。この場合、ドレインに対してゲートが、負電位(−
14V)となっているので、電子がフローティングゲー
トからドレインに引抜かれていく。これに伴って、書込
が行なわれたビットに対応するトランジスタのしきい値
の分布は、図20中で、aからb、c、さらにdへと変
化していく。
フローティングゲート中の電子がすべて引抜かれた上
に、しきい値は負までシフトしていく(図20中のeの
状態に対応)。
ゲートへの印加電圧が0ボルトでも、ソース・ドレイン
間に電流が流れることになる。
のメモリセルを非選択とするために、ゲートを0ボルト
としても、ソース・ドレイン間は高インピーダンス状態
(図19中、記号Z)とならず、このセルを介してリー
ク電流が発生することを意味する。したがって、選択さ
れているメモリセルの情報を正確に読出すことが困難と
なる。この状態をオーバープログラミング状態と呼ぶ。
プログラミングの発生を防止するために、書込のための
ゲート・ドレイン間への電圧印加は、パルスとして行な
われる。
いて説明する。既に、プログラムされているビットに書
込動作が行なわれると、オーバープログラミングとなっ
てしまうので、初期状態として書込が行なわれるブロッ
ク内のビットの消去動作を行なうことが必要である。
入力され(データロード)、プログラム書込のパルスが
印加され、プログラム状態の確認(ベリファイ)が行な
われる。
が分布しているトランジスタのうち、書込が行なわれた
ビットに対応するトランジスタのしきい値は、bのよう
な分布になる。
ルスの印加が行なわれる。この手続を図21中のプログ
ラムパルス印加およびプログラムベリファイのステップ
に対応して、プログラムされたビットのしきい値が適正
値となるまで繰り返す。
トに対応するトランジスタのしきい値の分布は、図20
中のbの状態から、cの状態を経てdの状態まで変化す
る。この時点で、プログラムの書込が終了する。
面を参照しながらその動作を簡単に説明する。
を示すブロック図である。図18では、説明を簡単にす
るため、1つのセクタ内のメモリセルアレイは2×2の
構成に簡略化して示している。
消去動作のタイミングや各動作時の電圧の制御を行な
う。データ入出力バッファ2は、センスアンプ3から出
力されるデータを外部に出力し、または、外部から入力
された書込データを書込回路4へ出力する。センスアン
プ3は、YゲートトランジスタQ1、Q2を介して入力
されたメモリセルアレイ11内のメモリセルのデータを
増幅しデータ入出力バッファ2へ出力する。
ら入力されたデータをカラムラッチ17および18へ与
える。カラムデコーダ5はアドレスバッファ13からの
出力を受けてYゲートトランジスタQ1、Q2を選択す
る。6V発生回路6は、カラムラッチ17、18へ6V
の電圧を供給し、それらは、データ“0”に応じてビッ
トラインへ6Vを供給する。
モリセルのソースに−4Vの電圧を供給する。−8V発
生回路8は、書込動作時、ワード線、ロウデコーダ12
へ、また、消去動作時、Pウェルおよび選択メモリセル
のソースへ−8Vの電圧を供給する。
ッファ13からの出力を受けてメモリセルアレイ11内
のセレクトゲートQ7〜Q10を選択する。ソース線ド
ライバ10は、NチャネルMOSFETQ3〜Q6を含
む。ソース線ドライバ10は、読出動作時にメモリセル
のソース線に接地レベルの電圧を印加し、消去動作時に
負電圧を印加する。
1〜Q18、セレクトゲートQ7〜Q10を含む。メモ
リセルアレイ11では、ロウデコーダ12およびカラム
デコーダ5により選択されたメモリセルにデータが書込
まれたり、消去されたりする。ロウデコーダ12は、ア
ドレスバッファ13からの出力を受けて所定のワード線
を選択する。アドレスバッファ13は、外部からメモリ
セルアレイ11内の所定のメモリセルを選択するアドレ
ス信号を受け、カラムアドレス信号をカラムデコーダ5
へ、ロウアドレス信号をロウデコーダ12へ出力する。
時のワード線電圧を与え、また、6V、10V/4V、
−8V、および−4V発生回路6、19、8、7に対す
る基準電圧を与える。ウェル電位切換回路15は、メモ
リセルの消去時にPウェルに負の高電圧を印加し、その
他の動作モード時にPウェルを接地する。
チ17、18とビット線との接続を制御する。カラムラ
ッチ17、18は、書込動作をラッチする。10V/4
V発生回路19は、書込動作時にセレクトゲートデコー
ダ9へ10Vの電圧を、消去動作時にワード線、ロウデ
コーダ12へ10Vの電圧を、消去ベリファイ時にワー
ド線、ロウデコーダ12へ10Vからボルテージダウン
した4Vの電圧をそれぞれ供給する。ベリファイ制御回
路20は、ベリファイ動作時の各回路の動作を制御す
る。
ラッシュメモリではプログラミングが行なわれるため、
プログラム時に使用される、電源電圧よりも高い正電圧
を得るための高圧発生回路、および負電圧高圧発生回路
には、プログラム書込および消去時のパルス印加中に一
定電圧を保持することだけでなく、以下の3点を考慮す
ることが必要とされる。
インの電位は、トランジスタに過剰なストレスを与えな
い範囲で速やかに初期値にまで回復することである。一
般に、この回復に要する時間の短縮は、プログラムに要
する時間や消去動作に要する時間の短縮をもたらす。
ないとすると、高電圧発生回路が動作を停止した後も、
出力線の電位はそのまま保持されるか、あるいは、微小
リークにより極めてゆっくりと降下するかのいずれかで
ある。この状態から、次の動作ステップへとメモリセル
トランジスタの状態が変化すると、トランジスタに異常
なストレスがかかり、メモリセルの記憶情報がディスタ
ーブされてしまう。つまり、出力線の電位のリセットが
行なわれないと、メモリセルトランジスタの動作状態を
変化させることができない。
圧をリセットする動作において、高電圧リセット回路を
構成するトランジスタに高電圧が印加されないようにす
ることが必要である。さらに、リセット回路の信頼性を
一層高めるためには、上記トランジスタがオン状態にお
いても、オフ状態においても、上記トランジスタに高電
圧が印加されない構成が望ましい。
ことが必要である。これは、単純にトランジスタ数が少
ないことを意味するわけではない。たとえば、チップ上
の他の回路中で使用されるトランジスタとしきい値等が
異なるトランジスタが必要となると、製造工程数が増加
することになるからである。
する。図16は、従来の正の高圧発生回路を示す概略ブ
ロック図であり、図18中の6V発生回路6や10V/
4V発生回路19に相当する。
器104および正電圧チャージポンプ105からなる。
発振器104から、パルス波φおよびその反転波形の/
φが出力され、これに応じて正電圧チャージポンプ回路
105からは、電源電圧Vccから昇圧された電圧Vppが
出力端106に出力される。
LレベルからHレベルとなり、発振器104の動作は停
止する。
されたNチャネルMOSFETtn3が、リセット信号
RSによりオンとなり、出力端電位を電圧Vccにリセッ
トする。
3が、チップ上の他の回路中のトランジスタと同様にエ
ンハンスメント型である場合は、そのしきい値をVthn
とすると、出力端106に出力される電位Vout は、以
下のようなる。
十分な電圧が得られない。
がデプレッション型である場合は、電圧の降下はなくな
るものの、デプレッション型トランジスタの製造工程が
増えた分、工程の増大やチップコストの増大といった問
題が生じる。
を示す概略ブロック図であり、図18中の−4V発生回
路7や−8V発生回路8に相当する。
発振器204および負電圧チャージポンプ205からな
る。正の高圧発生回路と異なる点は、出力端206と接
地との間にPチャネルMOSFTtp3が接続されてい
ることと、このトランジスタおよび発振器204が、リ
セット信号RSの反転信号/RSで制御されることであ
る。
3がエンハンスメント型では、十分な接地電位が出力さ
れず、デプレッション型では工程数の増加を招く。
であって、その目的は、正または負の高電圧となってい
る出力ラインを外部電源電位に十分にリセットする回路
であって、工程数を増加させることなく製造できる回路
を提供することである。
ランジスタにかかる電界を緩和し、信頼性の高いリセッ
ト回路を提供することである。
回路は、第1の電源電位、第1の電源電位よりも高い第
2の電源電位および第2の電源電位よりもさらに高い第
3の電源電位が外部から供給され、第1および第2の信
号レベルの電位間で切換わる制御信号により、出力端に
第3の電源電位を出力している状態を第2の電源電位を
出力する状態に切換えるリセット回路であって、第1の
電源電位が供給される第1の入力端と、第2の電源電位
が供給される第2の入力端と、制御信号により第3の電
源電位の供給を停止または開始する供給源の出力が供給
される第3の入力端と、制御信号の電位レベルに応じ
て、第1の電源電位または第3の電源電位を出力する制
御回路と、制御回路の出力がゲートに入力され、ドレイ
ンが第2の入力端に接続する第1のPチャネルMOSF
ETと、第3の入力端ならびに第1のPチャネルMOS
FETのソースおよびバックゲートと接続する出力端と
を備える。
請求項1記載のリセット回路の構成において、制御回路
は、ゲートに制御信号が入力し、ソースおよびバックゲ
ートが出力端に接続し、ドレインが第1のPチャネルM
OSFETのゲートに接続する第2のPチャネルMOS
FETと、ゲートに制御信号が入力し、ソースおよびバ
ックゲートが第1の入力端に接続し、ドレインが第2の
PチャネルMOSFETのドレインに接続するNチャネ
ルMOSFETとを含む。
請求項1記載のリセット回路の構成において、制御回路
は、ゲートに制御信号が入力し、ソースおよびバックゲ
ートが出力端に接続し、ドレインが第1のPチャネルM
OSFETのゲートに接続する第2のPチャネルMOS
FETと、第2のPチャネルMOSFETのドレインに
一端が接続する抵抗と、ゲートに制御信号が入力し、ソ
ースおよびバックゲートが第1の入力端に接続し、ドレ
インが抵抗の他端に接続するNチャネルMOSFETと
を含む。
請求項1記載のリセット回路の構成において、制御回路
は、ゲートに制御信号が入力し、ソースおよびバックゲ
ートが出力端に接続する第2のPチャネルMOSFET
と、第2のPチャネルMOSFETのドレインに一端が
接続し、他端が第1のPチャネルMOSFETのゲート
に接続する抵抗と、ゲートに制御信号が入力し、ソース
およびバックゲートが第1の入力端に接続し、ドレイン
が抵抗の他端に接続するNチャネルMOSFETとを含
む。
源電位および第1の電源電位より低く負値である第2の
電源電位が外部から供給され、第1および第2の信号レ
ベルの電位間で切換わる制御信号により、出力端に第2
の電源電位を出力している状態を第1の電源電位を出力
する状態に切換えるリセット回路であって、第1の電源
電位が供給される第1の入力端と、制御信号により隊2
の電源電位の供給を停止または開始する供給源の出力が
供給される第2の入力端と、制御信号の電位レベルに応
じて、第1の電源電位または第2の電源電位を出力する
制御回路と、制御回路の出力がゲートに入力され、ソー
スが第1の入力端に接続する第1のNチャネルMOSF
ETと、第2の入力端ならびに第1のNチャネルMOS
FETのドレインおよびバックゲートとを接続する出力
端とを備える。
請求項5記載のリセット回路の構成において、制御回路
は、ゲートに前記制御信号が入力し、ソースおよびバッ
クゲートが出力端に接続し、ドレインが第1のNチャネ
ルMOSFETのゲートに接続する第2のNチャネルM
OSFETと、ゲートが、第1の入力端に接続し、ドレ
インが第2のNチャネルMOSFETのドレインと接続
するPチャネルMOSFETと、上記制御信号が入力
し、出力がPチャネルMOSFETのソースおよびバッ
クゲートに接続する反転回路とを含む。
請求項5記載のリセット回路の構成において、制御回路
は、ゲートに制御信号が入力し、ソースおよびバックゲ
ートが出力端に接続し、ドレインが第1のNチャネルM
OSFETのゲートに接続する第2のNチャネルMOS
FETと、第2のNチャネルMOSFETのドレインに
一端が接続する抵抗と、ゲートが第1の入力端に接続
し、ドレインが抵抗の他端と接続するPチャネルMOS
FETと、上記制御信号が入力し、出力がPチャネルM
OSFETのソースおよびバックゲートに接続する反転
回路とを含む。
請求項5記載のリセット回路の構成に加えて、制御回路
は、内部制御信号発生手段を備え、上記内部制御信号発
生手段は、制御信号を反転して出力する第1の出力端
と、リセット回路の出力端の電位が一定値以上では制御
信号の反転信号を、一定値以下では制御信号にかかわり
なく、第1の電源電位を出力する第2の出力端とを含
み、ゲートが内部制御信号発生手段の第2の出力端に接
続し、ソースおよびバックゲートがリセット回路の出力
端に接続し、ドレインが第1のNチャネルMOSFET
のゲートに接続する第2のNチャネルMOSFETと、
第2のNチャネルMOSFETのドレインに一端が接続
する抵抗と、ゲートがリセット回路の第1の入力端に接
続し、ドレインが抵抗の他端と接続し、ソースおよびバ
ックゲートが内部制御信号発生手段の第1の出力端に接
続するPチャネルMOSFETとをさらに備える。
請求項5記載のリセット回路の構成において、制御回路
は、ゲートに制御信号が入力し、ソースおよびバックゲ
ートが出力端に接続する第2のNチャネルMOSFET
と、第2のNチャネルMOSFETのドレインに一端が
接続し、他端が第1のNチャネルMOSFETのゲート
に接続する抵抗と、ゲートが第1の入力端に接続し、ド
レインが抵抗の他端と接続するPチャネルMOSFET
と、上記制御信号が入力し、出力がPチャネルMOSF
ETのソースおよびバックゲートに接続する反転回路と
を含む。
は、請求項5記載のリセット回路の構成に加えて、制御
回路は、内部制御信号発生手段を備え、上記内部制御信
号発生手段は、制御信号を反転して出力する第1の出力
端と、リセット回路の出力端の電位が一定値以上では制
御信号の反転信号を、一定値以下では制御信号に関わり
なく、第1の電源電位を出力する第2の出力端とを含
み、ゲートが内部制御信号発生手段の第2の出力端に接
続し、ソースおよびバックゲートがリセット回路の出力
ノードに接続する第2のNチャネルMOSFETと、第
2のNチャネルMOSFETのドレインに一端が接続す
る抵抗と、ゲートがリセット回路の第1の入力端に接続
し、ドレインが抵抗の他端および第1のNチャネルMO
SFETのゲートと接続し、ソースおよびバックゲート
が内部制御信号発生手段の第1の出力端に接続するPチ
ャネルMOSFETとをさらに備える。
第3の電源電位を出力している状態を、第2の電源電位
を出力する状態に切換える際に、第2の電源電位の供給
源と出力端との接続を第1のPチャネルMOSFETを
介して行なっている。
Tがオフされる場合、すなわち、出力端に第3の電源電
位が出力される場合には、第1のPチャネルMOSFE
Tのゲートにも第3の電源電位が印加されている。
SFETはエンハンスメント型トランジスタとすること
が可能である。
請求項1記載のリセット回路の構成中の制御回路は、ド
レイン同士を直列接続した第2のPチャネルMOSFE
TとNチャネルMOSFETを、出力端と第1の電源電
位の間に、出力端側には第2のPチャネルMOSFET
のソース、第1の電源電位側にはNチャネルMOSFE
Tのソースという配置で接続したものである。
が入力し、両トランジスタの接続点から第1のPチャネ
ルMOSFETのゲートに駆動信号が出力される。
る場合、すなわち、出力端に第3の電源電位が出力され
る場合は、制御信号は第1の電源電位となっている。し
たがって、NチャネルMOSFETはオフとなり、第2
のPチャネルMOSFETはオンしているので、第1の
PチャネルMOSFETのゲートには出力端の電位、す
なわち、第3の電源電位が供給される。このとき、ドレ
インの電圧が第3の電源電位となっても、NチャネルM
OSFETはオフしたままである。
る場合、すなわち出力端の電位が第3の電源電位から第
2の電源電位に切換わる場合、制御信号により昇圧回路
は停止するものの、その直後は出力ラインは第3の電源
電位のままである。
なると、NチャネルMOSFETはオンとなっており、
しかも、第2のPチャネルMOSFETもゲートの第2
の電源電位(Vcc)よりもソースの電位が高いため、オ
ンとなっている。
で、出力端の電位が下がり、第2の電源電位にまで回復
すると、第2のPチャネルMOSFETはオフして、出
力端の電位は一定値となる。
請求項2記載の制御回路中の第1のPチャネルMOSF
ETとのゲートおよびNチャネルMOSFETのドレイ
ン間に抵抗が挿入されている。
がオンされる場合、すなわち、出力端の電位が第3の電
源電位から、第2の電源電位に切換わる場合、出力端へ
の電荷注入時に、上記抵抗による電圧降下により、Nチ
ャネルMOSFETのソース・ドレイン間にかかる電圧
が緩和される。
請求項2記載の制御回路中の第2のPチャネルMOSF
ETのドレインとNチャネルMOSFETのドレイン間
に抵抗が挿入されている。
ゲートは、NチャネルMOSFETのドレインに接続さ
れている。したがって、請求項3記載のNチャネルMO
SFETと同様、リセット動作時にそのソース・ドレイ
ン間にかかる電圧が緩和される。
FETのゲートは抵抗を介さずに、NチャネルMOSF
ETのドレインと直接接続しているので、この第1のP
チャネルMOSFETのスイッチング動作に与える抵抗
の影響が小さい。
第2電源電位を出力している状態を、第1の電源電位を
出力する状態に切換える際に、第2の電源電位の供給源
と出力端との接続を第1のNチャネルMOSFETを介
して行なっている。
Tがオフされる場合、すなわち、出力端に第2の電源電
位が出力される場合には、第1のNチャネルMOSFE
Tのゲートにも、第2の電源電位が印加されている。
SFETはエンハンスメント型トランジスタとすること
が可能である。
請求項5記載のリセット回路の構成中の制御回路は、ド
レイン同士を直列に接続した第2のNチャネルMOSF
ETとPチャネルMOSFETを、出力端に第2のNチ
ャネルMOSFETのソース、制御信号を入力とする反
転回路の出力にPチャネルMOSFETのソースという
配置で接続したものである。
は、制御信号が、PチャネルMOSFETのゲートに
は、常に第1の電源電位の信号(接地電位)が入力して
いる。両トランジスタの接続点から第1のNチャネルM
OSFETのゲートに駆動信号が出力される。
る場合、すなわち出力端に第2の電源電位が出力される
場合は、制御信号は第2の電源電位となっている。した
がって、PチャネルMOSFETのソース側は、第1の
電源電位となっており、このトランジスタはオフとなっ
ている。
しているので、第1のNチャネルMOSFETのゲート
には、出力端の電位すなわち第2の電源電位が供給され
る。
2の電源電位となっても、NチャネルMOSFETはオ
フしたままである。
る場合、すなわち、出力端の電位が第2の電源電位から
第1の電源電位に切換わる場合、制御信号により、負電
圧の昇圧回路は停止するものの、その直後は出力ライン
は第2の電源電位のままである。
なると、PチャネルMOSFETはオンとなっており、
しかも、第2のNチャネルMOSFETも、ゲートの第
1の電源電位(接地電位)よりも、ソースの電位が低い
ためオンとなっている。
で、出力端の電位が上がり、第1の電源にまで回復する
と、第2のNチャネルMOSFETはオフして出力端の
電位は一定値となる。
請求項6記載の制御回路中の第1のNチャネルMOSF
ETのゲートと、PチャネルMOSFETのドレイン間
に抵抗が挿入されている。
がオンされる場合、すなわち、出力端の電位が第2の電
源電位から第1の電源電位に切換わる場合、出力端から
の電荷引抜き時に、上記抵抗による電圧降下により、P
チャネルMOSFETのソース・ドレイン間にかかる電
圧が緩和される。
請求項7記載の制御回路の構成に加えて、出力端の電位
が所定の電位以下になると、第2のNチャネルMOSF
ETのゲートに印加される信号が、第1の電源電位に切
換わる構成となっている。
Tのゲート・ソース間にかかる電圧が緩和される。
請求項6記載の制御回路中の第2のNチャネルMOSF
ETのドレインと、PチャネルMOSFETのドレイン
間に抵抗が挿入されている。しかも、第1のNチャネル
MOSFETのゲートは、PチャネルMOSFETのド
レインに接続されている。したがって、請求項7記載の
PチャネルMOSFETと同様、リセット動作時にその
ソース・ドレイン間にかかる電圧が緩和される。
FETのゲートは、抵抗を介さずにPチャネルMOSF
ETのドレインと直接接続しているので、この第1のN
チャネルMOSFETのスイッチング動作に与える抵抗
の影響が小さい。
は、出力端の電位が所定の電位以下になると、第2のN
チャネルMOSFETのゲートに印加される信号が、第
1の電源電位に切換わる構成となっている。
Tのゲート・ソース間にかかる電圧が緩和される。
FETのゲートは、抵抗を介さずにPチャネルMOSF
ETのドレインと直接接続しているので、この第1のN
チャネルMOSFETのスイッチング動作に与える抵抗
の影響が小さい。
セット回路について図面を参照しながら説明する。
圧発生回路のリセット回路を例にとって説明したが、本
発明はチャージポンプ回路により所望の内部電圧を発生
させる半導体装置であれば、他の半導体装置であっても
同様に適用することができる。
圧高圧発生回路101の構成を示す概略ブロック図であ
る。また、図2は、図1の実施の形態1のリセット動作
時の電圧変化を示している。
ンプ105等の構成は図15に示した従来例と同様であ
る。
は、PチャネルMOSFETtp1が、出力端106と
第2の電源電位(=Vcc)の供給源との間に接続されて
いる。
チャネルMOSFETtn0は、ドレイン同士を直列に
接続されている。
106と第1の電源電位(接地電位)の間に、出力端側
にはPチャネルMOSFETtp2のソース、接地側に
はNチャネルMOSFETのソースという配置で接続さ
れている。
正の高電圧Vppを発生する。このときリセット信号RS
は“L”レベルである。NチャネルMOSFETtn0
はオフ、PチャネルMOSFETtp2はオン状態にあ
る。PチャネルMOSFETtp2を介してVppのレベ
ルがノードN1に伝搬して、PチャネルMOSFETt
p1をカットオフする。
から出力端106への第2の電源電位Vccの流入が抑え
られる。また、リセット時はRSが“H”レベルにな
り、NチャネルMOSFETtn0がオンする。これに
よりノードN1のレベルが下がり、PチャネルMOSF
ETtp1もオン状態となる。
オン状態である。したがって、出力Vppはそのレベルを
徐々に下げ始める。
波形である。ここで、T1は、リセット信号RSが
“H”レベルとなる時刻であり、T2は後に述べるよう
にPチャネルMOSFETtp2がオフし始める時刻で
ある。
OSFETtp2はオフし始める。そうするとノードN
1はNチャネルMOSFETtn0により一挙に接地レ
ベルまで放電される(T2〜T3の期間)。N1が接地
されることによりPチャネルMOSFETtp1が十分
オンし、Vccレベルが出力に供給される。デプレッショ
ントランジスタを使用せず、十分第2の電源電位である
Vccレベルを出力に供給できる。
圧発生回路201の構成を示す概略ブロック図である。
ポンプ205等の構成は図16に示した従来例と同様で
ある。
作時の電圧変化を示している。負の高電圧リセット回路
202においては、NチャネルMOSFETtn1が出
力端206と、第1の電源電圧(接地電位)との間に接
続されている。
チャネルMOSFETtp0は、ドレイン同士を直列に
接続されている。そして、それらのトランジスタは、出
力端206に第2のNチャネルMOSFETtn2のソ
ース、リセット信号の反転信号を入力とする反転回路の
出力にPチャネルMOSFETtp0のソース、という
配置で接続したものである。
ートには、リセット信号の反転信号が、PチャネルMO
SFETtp0のゲートには、常にLレベル信号(接地
電位)が入力している。両トランジスタの接続点から、
第1のNチャネルMOSFETtn1のゲートに駆動信
号が出力される。
が出力されているときは、リセット信号/RSは“H”
レベルにある。このときNチャネルMOSFETtn2
がオンし、第2の電源電位であるVnnレベルをノードN
3に伝搬する。
SFETtp0はオフする。したがってNチャネルMO
SFETtn1のゲートがVnnになることにより、Nチ
ャネルMOSFETtn1もカットオフし、接地レベル
が出力端206に伝わることはない。
る。このときPチャネルMOSFETtp0はオンし、
ノードN3のレベルを徐々に上昇させ、NチャネルMO
SFETtn1をオンさせる。
オンしている。したがって、出力V nnのレベルは徐々に
上昇し始める。図4中のT4〜T5が以上の様子に相当
する。ここでT4はリセット信号/RSが“L”レベル
となる時刻であり、T5は後に述べるようにNチャネル
MOSFETtn2がオフとなる時刻である。
ルMOSFETtn2はオフする。そうするとノードN
3は一挙にVccレベルにまで持上がり、NチャネルMO
SFETtn1を十分オンさせ、出力端206に接地レ
ベルを供給する(図4中のT5〜T6の期間)。ここで
もデプレッショントランジスタを使用せず、十分接地レ
ベルを出力に供給できる。
圧発生回路101の構成を示す概略ブロック図である。
示している。実施の形態1ではリセット時、Nチャネル
MOSFETtn0、PチャネルMOSFETtp1、
PチャネルMOSFETtp2に比較的大きな電圧をか
けたまま放電電流を流していた。トランジスタをオンさ
せ電流を流しているとき、ドレイン部分で基板電流が生
じ基板のレベルを持上げ、ソース、基板、ドレイン間で
バイポーラ動作を引起こし、大電流が生じるというメカ
ニズムが知られている。
ジスタのソース、ドレイン間に大きな電圧を印加しない
ということが重要である。
Ttn0とPチャネルMOSFETtp2との間に抵抗
R1を挿入している。
施の形態1と同様の動作である。リセット時(信号RS
が“H”レベル)、抵抗R1が介在しているため、Nチ
ャネルMOSFETtn0がオンするとN1の電位は瞬
時に接地レベルまで降下する。ノードN2の電位はR1
を介して徐々に降下していくが、VppとN2との電位差
は非常に小さく、少なくともPチャネルMOSFETt
p1のしきい値以下になるように抵抗R1を設定する。
2がオンしている間はPチャネルMOSFETtp1は
オフ状態である(図6中、T1〜T2の期間に相当)。
ネルMOSFETtp2はオフし始める。そしてNチャ
ネルMOSFETtn0と抵抗R1による放電系によっ
てノードN2の電位は接地レベルまで引下げられる。こ
のとき初めてPチャネルMOSFETtp1はオンし、
Vccレベルを出力に供給する(図6中、T2〜T3の期
間に相当)。
ト時にもオンしているトランジスタのソース、ドレイン
間には高電圧がかからず、安定した、信頼性の高いリセ
ット動作が得られる。
圧発生回路201の構成を示す概略ブロック図である。
図8はリセット動作時の電圧変化を示している。
タPチャネルMOSFETtp0、NチャネルMOSF
ETtn1、NチャネルMOSFETtn2に比較的大
きな電圧をかけたたまま放電電流を流していた。実施の
形態1と同様、オンしているトランジスタのソース、ド
レイン間に大きな電圧を印加することを避けるために、
図7の回路ではPチャネルMOSFETtp0とNチャ
ネルMOSFETtn2との間に抵抗R2を挿入してい
る。
ル)、PチャネルMOSFETtp0がオンしノードN
3の電位をVccに持上げる。抵抗R2が存在するために
N3の電位は瞬時にVccになる。ノードN4の電位は抵
抗R2とPチャネルMOSFETtp0によって徐々に
上昇し、したがって出力Vnnも徐々に上昇していく。
さく、少なくともNチャネルMOSFETtn1のしき
い値以下に設定する。したがってNチャネルMOSFE
Ttn2がオンしている間は、NチャネルMOSFET
tn1はオフ状態である(図8中、T4〜T5の期間に
相当)。
OSFETtn2はオフし始める。したがって、N4は
PチャネルMOSFETtp0と抵抗R2の経路で充電
され、Vccまで持上げる。
は十分オンし、出力に接地レベルを供給する。
ト時にもオンしているトランジスタのソース、ドレイン
間に高電圧がかからず、安定した、信頼性の高いリセッ
ト動作が得られる。
圧発生回路201の構成を示す概略ブロック図である。
示している。実施の形態4ではトランジスタのソース、
ドレインには(オン時)高電圧がはからない構成であっ
たが、Vnnを発生しているときNチャネルMOSFET
tn2のゲートにはVccがかかり、ソース、ドレイン、
チャネル(このときNチャネルMOSFETtn2はオ
ン状態)にはVnnがかかっている状態である。
のゲート酸化膜に過大なストレスがかかり、信頼性上問
題がある。
ジポンプの出力がある一定のレベル(Vnn1 )に達した
とき論理が変化する信号(VMOD)を利用する。図9
中の内部制御信号発生回路223では、信号VMODは
NOR回路の1つの入力端に入力しているので、チャー
ジポンプ出力が十分負電圧に達したとき、信号VMOD
が“H”レベルとなると、信号/RSにかかわりなく、
上記NOR回路の出力であるノードN5の電位は“L”
レベルとなり、NチャネルMOSFETtn2のゲート
電圧ストレスを緩和する。
高圧発生回路101の構成を示す概略ブロック図であ
る。
を示している。実施の形態3では、出力電圧Vppをリセ
ットする場合、抵抗R1を介して行なうため、出力の放
電に非常に長い時間がかかった。
構成をとった。すなわちノードN1を直接PチャネルM
OSFETtp1のゲートに入力することによりPチャ
ネルMOSFETtp1を通して出力をVccにリセット
するという構成である。
ドレイン間の電位差はVpp−Vccであり、比較的小さい
ためオン時の耐圧はさほど問題にならない。
PチャネルMOSFETtp2およびNチャネルMOS
FETtn0の間の部分に抵抗R1を挿入すればよい。
ETtn1のゲートが抵抗を介さずに放電されるため、
N2のノードの電位も、図6の場合に比べて速やかに接
地レベルに達する。したがって、出力がリセットされる
時間も短縮される。
高圧発生回路201の構成を示す概略ブロック図であ
る。
を示している。実施の形態4ではVnnをリセットする場
合、抵抗R2を介して行なうため、出力の充電に非常に
長い時間がかかった。これを改善するために図13のよ
うな回路構成をとった。
SFETtn1のゲートに入力することにより、Nチャ
ネルMOSFETtn1を通して出力を接地レベルにリ
セットするという構成である。
ドレイン間の電位差はVnnであり、比較的小さいため、
オン時の耐圧はさほど問題にならない。したがって、リ
セット時、最も電位差が生じるNチャネルMOSFET
tn2およびPチャネルMOSFETtp0の間の部分
に抵抗R2を挿入すればよい。
ETtn1のゲートが抵抗を介さずに放電されるため、
N4のノードの電位も図8の場合に比べて、速やかに接
地レベルに達する。したがって、出力がリセットされる
時間も短縮される。
ャネルMOSFETtn2のゲート酸化膜に加わるスト
レスを緩和するために、図9に示した実施の形態5と同
様な変形を行なうことができる。
実施の形態5と同様に、チャージポンプの出力がある一
定のレベルに達したとき論理が変化する信号(VMO
D)を利用する。図15中の内部制御信号発生回路22
3では、信号VMODはNOR回路の1つの入力端に入
力しているので、チャージポンプ出力が十分負電圧に達
したとき、信号VMODが“H”レベルとなると、信号
/RSの値に関わりなく、上記NOR回路の出力である
ノードN5の電位は“L”レベルとなり、NチャネルM
OSFETtn2のゲート電圧ストレスが緩和される。
への正電圧の電源電位のリセット動作を第1のPチャネ
ルMOSFETを介して行なっている。このため、出力
端の電位がしきい値電圧分降下するということがない。
をオフさせる信号の電位は、第3の電源電位としたの
で、出力端の電位が第3の電源電位となっても、上記ト
ランジスタがオンすることなく、第2の電源電位と出力
端とは良好に分離される。
Tはエンハンスメント型でよいため、製作のための工程
数が増加するという問題も生じない。
記載のリセット回路の構成において、第1のPチャネル
MOSFETを駆動する制御回路も、エンハンスメント
型トランジスタのみで構成した。
という問題が生じない。請求項3記載のリセット回路に
おいては、請求項2記載のリセット回路の構成におい
て、第1のPチャネルMOSFETを駆動する制御回路
中には、トランジスタに加わる電圧を緩和するための抵
抗が負荷されている。
和され、信頼性の高い正電圧リセット回路が実現でき
る。
請求項2記載のリセット回路の構成において、第1のP
チャネルMOSFETを駆動する制御回路中のトランジ
スタに加わる電圧を緩和するための抵抗が負荷されてい
る。
ゲートの駆動信号は、この抵抗を介さずに供給される構
成となっている。
和され信頼性の高い正電圧リセット回路が実現できるば
かりでなく、動作速度も向上する。
の負電圧の電源電位のリセット動作を第1のNチャネル
MOSFETを介して行なっている。このため出力端の
電位がしきい値電圧分上昇するということがない。
をオフさせる信号の電位は、負電位の第2の電源電位と
したので、出力端の電位が第2の電源電位となっても、
上記トランジスタがオンすることなく第1の電源電位と
出力端とは良好に分離される。
Tはエンハンスメント型でよいため、製作のための工程
数が増加するという問題も生じない。
記載のリセット回路の構成において、第1のNチャネル
MOSFETを駆動する制御回路も、エンハンスメント
型トランジスタのみで構成したため、製作のための工程
数が増加するということがない。
請求項6記載のリセット回路の構成において、第1のに
NチャネルMOSFETを駆動する制御回路中のトラン
ジスタに加わる電圧を緩和するための抵抗が負荷されて
いる。
され、信頼性の高い負電圧リセット回路が実現できる。
以下の負電圧出力中は、オンしている第2のNチャネル
MOSFETのゲートには、第1の電源電位が印加され
る。したがって、このトランジスタのゲート・ソース間
の電界が緩和され、さらに信頼性の高い負電圧リセット
回路が実現できる。
請求項6記載のリセット回路の構成において、第1のN
チャネルMOSFETを駆動する制御回路中のトランジ
スタに加わる電圧を緩和するための抵抗が負荷されてい
る。
ゲートの駆動信号は、この抵抗を介さずに供給される構
成となっている。
和され信頼性の高い負電圧リセット回路が実現できるば
かりでなく、動作速度も向上する。
は、一定値以下の負電圧出力中は、オン状態となってい
る第2のNチャネルMOSFETのゲートには、第1の
電源電位が印加される。したがって、このトランジスタ
のゲート・ソース間の電界が緩和され、さらに信頼性の
高い負電圧リセット回路が実現できる。しかも、第1の
NチャネルMOSFETのゲートの駆動信号は、制御回
路中のトランジスタに加わる電圧を緩和するための抵抗
を介さずに供給される構成となっている。
和され信頼性の高い負電圧リセット回路が実現できるば
かりでなく、動作速度も向上する。
101の構成を示す概略ブロック図である。
ある。
201の構成を示す概略ブロック図である。
ある。
101の構成を示す概略ブロック図である。
ある。
201の構成を示す概略ブロック図である。
ある。
201の構成を示す概略ブロック図である。
である。
路101の構成を示す概略ブロック図である。
である。
路201の構成を示す概略ブロック図である。
である。
図である。
略ブロック図である。
略ブロック図である。
ブロック図である。
書込・読出動作を説明する図である。
を示す図である。
ケンスを示す図である。
センスアンプ、4 書込回路、5 カラムデコーダ、6
6V発生回路、7 −4V発生回路、8 −8V発生
回路、9 セレクトゲートデコーダ、10 ソース線ド
ライバ、11メモリセルアレイ、12 ロウデコーダ、
13 アドレスバッファ、14 基準電圧発生回路、1
5 ウェル電位切換回路、16 トランスファーゲー
ト、17、18 カラムラッチ、19 10V/4V発
生回路、20 ベリファイ制御回路、101 正電圧高
圧発生回路、102 リセット回路、103 正電圧高
圧発生部、104 発振器、105 正電圧チャージポ
ンプ回路、106 出力端、112、122 リセット
回路、201 負電圧高圧発生回路、202 リセット
回路、203 負電圧高圧発生部、204 発振器、2
05 負電圧チャージポンプ回路、206 出力端、2
12、222 リセット回路、223 内部制御信号発
生回路、232 リセット回路。
Claims (10)
- 【請求項1】 第1の電源電位、前記第1の電源電位よ
りも高い第2の電源電位および前記第2の電源電位より
もさらに高い第3の電源電位が外部から供給され、第1
および第2の信号レベルの電位間で切換わる制御信号に
より、出力端に前記第3の電源電位を出力している状態
を前記第2の電源電位を出力する状態に切換えるリセッ
ト回路であって、 前記第1の電源電位が供給される第1の入力端と、 前記第2の電源電位が供給される第2の入力端と、 前記制御信号により前記第3の電源電位の供給を停止ま
たは開始する供給源の出力が供給される第3の入力端
と、 前記制御信号の電位レベルに応じて、前記第1の電源電
位または前記第3の電源電位を出力する制御回路と、 前記制御回路の出力がゲートに入力され、ドレインが前
記第2の入力端に接続する第1のPチャネルMOSFE
Tと、 前記第3の入力端ならびに前記第1のPチャネルMOS
FETのソースおよびバックゲートと接続する前記出力
端とを備えた、リセット回路。 - 【請求項2】 前記制御回路は、 ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続し、ドレインが前記第1のPチ
ャネルMOSFETのゲートに接続する第2のPチャネ
ルMOSFETと、 ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記第1の入力端に接続し、ドレインが前記第2
のPチャネルMOSFETのドレインに接続するNチャ
ネルMOSFETとを含む、請求項1記載のリセット回
路。 - 【請求項3】 前記制御回路は、 ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続し、ドレインが前記第1のPチ
ャネルMOSFETのゲートに接続する第2のPチャネ
ルMOSFETと、 前記第2のPチャネルMOSFETのドレインに一端が
接続する抵抗と、 ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記第1の入力端に接続し、ドレインが前記抵抗
の他端に接続するNチャネルMOSFETとを含む、請
求項1記載のリセット回路。 - 【請求項4】 前記制御回路は、 ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続する第2のPチャネルMOSF
ETと、 前記第2のPチャネルMOSFETのドレインに一端が
接続し、他端が前記第1のPチャネルMOSFETのゲ
ートに接続する抵抗と、 ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記第1の入力端に接続し、ドレインが前記抵抗
の他端に接続するNチャネルMOSFETとを含む、請
求項1記載のリセット回路。 - 【請求項5】 第1の電源電位および第1の電源電位よ
り低く負値である第2の電源電位が外部から供給され、
第1および第2の信号レベルの電位間で切換わる制御信
号により、出力端に前記第2の電源電位を出力している
状態を前記第1の電源電位を出力する状態に切換えるリ
セット回路であって、 前記第1の電源電位が供給される第1の入力端と、 前記制御信号により前記第2の電源電位の供給を停止ま
たは開始する供給源の出力が供給される第2の入力端
と、 前記制御信号の電位レベルに応じて、前記第1の電源電
位または前記第2の電源電位を出力する制御回路と、 前記制御回路の出力がゲートに入力され、ソースが前記
第1の入力端に接続する第1のNチャネルMOSFET
と、 前記第2の入力端ならびに前記第1のNチャネルMOS
FETのドレインおよびバックゲートとを接続する前記
出力端とを備えた、リセット回路。 - 【請求項6】 前記制御回路は、 ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続し、ドレインが前記第1のNチ
ャネルMOSFETのゲートに接続する第2のNチャネ
ルMOSFETと、 ゲートが、前記第1の入力端に接続し、ドレインが前記
第2のNチャネルMOSFETのドレインと接続するP
チャネルMOSFETと、 前記制御信号が入力し、出力が前記PチャネルMOSF
ETのソースおよびバックゲートに接続する反転回路と
を含む、請求項5記載のリセット回路。 - 【請求項7】 前記制御回路は、 ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続し、ドレインが前記第1のNチ
ャネルMOSFETのゲートに接続する第2のNチャネ
ルMOSFETと、 前記第2のNチャネルMOSFETのドレインに一端が
接続する抵抗と、 ゲートが前記第1の入力端に接続し、ドレインが前記抵
抗の他端と接続するPチャネルMOSFETと、 前記制御信号が入力し、出力が前記PチャネルMOSF
ETのソースおよびバックゲートに接続する反転回路と
を含む、請求項5記載のリセット回路。 - 【請求項8】 前記制御回路は、 内部制御信号発生手段を備え、 前記内部制御信号発生手段は、 前記制御信号を反転して出力する第1の出力端と、 前記リセット回路の出力端の電位が一定値以上では前記
制御信号の反転信号を、一定値以下では前記制御信号に
かかわりなく、前記第1の電源電位を出力する第2の出
力端とを含み、 ゲートが前記内部制御信号発生手段の第2の出力端に接
続し、ソースおよびバックゲートが前記リセット回路の
出力端に接続し、ドレインが前記第1のNチャネルMO
SFETのゲートに接続する第2のNチャネルMOSF
ETと、 前記第2のNチャネルMOSFETのドレインに一端が
接続する抵抗と、 ゲートが前記リセット回路の第1の入力端に接続し、ド
レインが前記抵抗の他端と接続し、ソースおよびバック
ゲートが前記内部制御信号発生手段の第1の出力端に接
続するPチャネルMOSFETとをさらに備える、請求
項5記載のリセット回路。 - 【請求項9】 前記制御回路は、 ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続する第2のNチャネルMOSF
ETと、 前記第2のNチャネルMOSFETのドレインに一端が
接続し、他端が前記第1のNチャネルMOSFETのゲ
ートに接続する抵抗と、 ゲートが前記第1の入力端に接続し、ドレインが前記抵
抗の他端と接続するPチャネルMOSFETと、 前記制御信号が入力し、出力が前記PチャネルMOSF
ETのソースおよびバックゲートに接続する反転回路と
を含む、請求項5記載のリセット回路。 - 【請求項10】 前記制御回路は、 内部制御信号発生手段を備え、 前記内部制御信号発生手段は、 前記制御信号を反転して出力する第1の出力端と、 前記リセット回路の出力端の電位が一定値以上では前記
制御信号の反転信号を、一定値以下では前記制御信号に
関わりなく、前記第1の電源電位を出力する第2の出力
端とを含み、 ゲートが前記内部制御信号発生手段の第2の出力端に接
続し、ソースおよびバックゲートが前記リセット回路の
出力ノードに接続する第2のNチャネルMOSFET
と、 前記第2のNチャネルMOSFETのドレインに一端が
接続する抵抗と、 ゲートが前記リセット回路の第1の入力端に接続し、ド
レインが前記抵抗の他端および前記第1のNチャネルM
OSFETのゲートと接続し、ソースおよびバックゲー
トが前記内部制御信号発生手段の第1の出力端に接続す
るPチャネルMOSFETとをさらに備える、請求項5
記載のリセット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30786095A JP3836898B2 (ja) | 1994-11-29 | 1995-11-27 | リセット回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6-294836 | 1994-11-29 | ||
JP29483694 | 1994-11-29 | ||
JP30786095A JP3836898B2 (ja) | 1994-11-29 | 1995-11-27 | リセット回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08255491A true JPH08255491A (ja) | 1996-10-01 |
JP3836898B2 JP3836898B2 (ja) | 2006-10-25 |
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---|---|---|---|
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006120201A (ja) * | 2004-10-19 | 2006-05-11 | Matsushita Electric Ind Co Ltd | 降圧電圧出力回路 |
JP2009501406A (ja) * | 2005-07-12 | 2009-01-15 | マイクロン テクノロジー, インク. | 不揮発性メモリにおけるスナップバックを改良するための負電圧放電方式 |
JP2012133871A (ja) * | 2010-12-20 | 2012-07-12 | Samsung Electronics Co Ltd | 負電圧発生器、負電圧を利用するデコーダー、不揮発性メモリ装置及びメモリシステム |
KR20120079371A (ko) * | 2011-01-04 | 2012-07-12 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법 |
JP2017162532A (ja) * | 2016-03-10 | 2017-09-14 | 凸版印刷株式会社 | 電圧発生回路 |
-
1995
- 1995-11-27 JP JP30786095A patent/JP3836898B2/ja not_active Expired - Fee Related
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050818 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051024 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060328 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060330 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060725 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060728 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090804 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120804 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120804 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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