JP4615297B2 - 半導体記憶装置 - Google Patents

Description

本発明は、電気的にデータを書込むことができる不揮発性メモリ（例えば、ＥＰＲＯＭ）のような半導体記憶装置に関するものである。

図１６は、従来のＥＰＲＯＭの構成を概略的に示す図である（例えば、特許文献１参照）。また、図１７は、図１６のＥＰＲＯＭにおける４個のメモリセルの構成を概略的に示す図である。さらに、図１８及び図１９は、図１６のＥＰＲＯＭにおける問題点を説明するための図である。

図１６に示されるＥＰＲＯＭは、半導体基板に形成された複数のメモリセル１１（個々を区別して説明する場合には、符号１１ａ，１１ｂ，１１ｃ，１１ｄをも用いる。）を備えたメモリアレイ１０_０，…，１０_ｎを有している。メモリアレイ１０_０，…，１０_ｎが形成された半導体基板上の領域には、互いに平行に配置された複数のワード線ＷＬ_０，…，ＷＬ_ｎと、ワード線ＷＬ_０，…，ＷＬ_ｎに直交して配置された複数のドレイン線ＤＬ_０，…，ＤＬ_ｙ，ＤＬ_ｚと、ワード線ＷＬ_０，…，ＷＬ_ｎに直交して配置された複数のソース線ＳＬ_０，…，ＳＬ_ｙ，ＳＬ_ｚとが備えられている。図１７に示されるように、メモリセル１１（１１ａ，１１ｂ，１１ｃ，１１ｄ）は、ゲートＧＡと、ドレインＤＲ_ａ，ＤＲ_ｂｃ，ＤＲ_ｄと、ソースＳＯＵ_ａｂ，ＳＯＵ_ｃｄと、フローティングゲートＦＧ_ａ，ＦＧ_ｂ，ＦＧ_ｃ，ＦＧ_ｄとを有する電界効果トランジスタで構成されている。複数のメモリセル１１のゲートは、複数のワード線ＷＬ_０，…，ＷＬ_ｎの一つに接続されている。複数のメモリセル１１のドレインのそれぞれは、複数のドレイン線ＤＬ_０，…，ＤＬ_ｚの一つに接続され、複数のメモリセル１１のソースのそれぞれは、複数のソース線ＳＬ_０，…，ＳＬ_ｚの一つに接続されている。なお、実際のＥＰＲＯＭは、デコード信号ＤＥＣ_０，…，ＤＥＣ_ｎを生成するためのアドレスデコーダ及びメモリセル１１に記憶されたデータを読出すためのセンスアンプ等の回路を有するが、これらの構成は図示していない。

各メモリアレイ１０_０，…，１０_ｎにおいて、ドレイン線ＤＬ_０，…，ＤＬ_ｙ，ＤＬ_ｚはそれぞれ、ＮＭＯＳトランジスタ１２_０，…，１２_ｙ１（又は１２_ｙ２，），１２_ｚ１（又は１２_ｚ２）を介して、ドレイン駆動電位（書込み制御信号）ＭＣＤが供給される書込み制御線１３に接続されている。また、各メモリアレイ１０_０，…，１０_ｎにおいて、偶数番目のＮＭＯＳトランジスタ１２_０，１２_２，…，１２_ｙ１，１２_ｚ１は、偶数選択信号ＳＥ_０，…，ＳＥ_ｎによりオン・オフ制御され、奇数番目のＮＭＯＳトランジスタ１２_１，１２_３，…，１２_ｙ２，１２_ｚ２は、奇数選択信号ＳＯ_０，…，ＳＯ_ｎによりオン・オフ制御される。また、各メモリアレイ１０_０，…，１０_ｎにおいて、ソース線ＳＬ_０，…，ＳＬ_ｙ，ＳＬ_ｚは、メモリアレイ選択信号ＳＳ_０，…，ＳＳ_ｎでオン・オフ制御されるＮＭＯＳトランジスタ１４_０，…，１４_ｙ，１４_ｚを介して、ビット線ＢＬ_０，…，ＢＬ_ｙ，ＢＬ_ｚに接続されている。

さらに、図１６に示されるＥＰＲＯＭは、各ワード線ＷＬ_０，…，ＷＬ_ｎに駆動信号を供給するワード線駆動回路２０_０，…，２０_ｎと、書込み制御線１３にドレイン駆動電位ＭＣＤを供給する書込み制御回路３０と、ビット線ＢＬ_０，…，ＢＬ_ｙ，ＢＬ_ｚに供給されるデータＢＬＡ_１，ＢＬＡ_２（ただし、ビット線ＢＬ_ｙ，ＢＬ_ｚに供給されるデータはＢＬＡ_３，ＢＬＡ_４で示す。）を供給するデータ書込み回路４０_１，４０_２（ただし、ビット線ＢＬ_ｙ，ＢＬ_ｚには、データ書込み回路４０_３，４０_４がデータＢＬＡ_３，ＢＬＡ_４を供給する。）と、リセット信号ＲＳＴを遅延させてリセット信号ＲＳＴ_１として出力する遅延回路５０とを有している。なお、データ書込み回路４０_３，４０_４の入力としてはハイレベル（Ｈレベル）である電源電位ＶＣＣが与えられる。

ワード線駆動回路２０_０，…，２０_ｎは、互いに同一の構成を持つ。ワード線駆動回路２０_０，…，２０_ｎのそれぞれは、アドレスデコーダから与えられるデコード信号ＤＥＣ_０，…，ＤＥＣ_ｎにしたがって、ワード線ＷＬ_０，…，ＷＬ_ｎに対するワード線選択信号（ワード線駆動電位）を生成して出力する。ワード線駆動回路２０_０，…，２０_ｎは、デコード信号ＤＥＣ_０，…，ＤＥＣ_ｎが“非選択”を示すローレベル（Ｌレベル）のときは、ワード線ＷＬ_０，…，ＷＬ_ｎにワード線選択信号として接地電位ＧＮＤを出力する。また、ワード線駆動回路２０_０，…，２０_ｎは、デコード信号ＤＥＣ_０，…，ＤＥＣ_ｎが“選択”を示すＨレベルのときは、プログラムモード信号￣ＰＧＭ（本明細書において、「￣ＰＧＭ」は、上線（オーバーライン）付きの「ＰＧＭ」を示し、信号ＰＧＭの反転信号を意味する。また、図においては、「￣ＰＧＭ」を、上線付きの「ＰＧＭ」で表す。）にしたがって動作する。ワード線駆動回路２０_０，…，２０_ｎはそれぞれ、データ書込み時に、ワード線選択信号としてプログラム電位ＶＰＰ（例えば、１０Ｖ）をワード線ＷＬ_０，…，ＷＬ_ｎに出力し、データ読出し時に、ワード線選択信号として電源電位ＶＣＣをワード線ＷＬ_０，…，ＷＬ_ｎに出力する。

データ書込み時には、書込み制御回路３０に入力されるリセット信号ＲＳＴはＬレベルとされる。このとき、書込み制御回路３０から出力されるドレイン駆動電位ＭＣＤは、プログラム電位ＶＰＰと制御電位ＶＲによって定まり、電位ＶＣＣ＋２Ｖｔｎ（ここで、Ｖｔｎは、ＮＭＯＳトランジスタの閾値電圧であり、約１Ｖである。）とする。また、データ読出し時には、リセット信号ＲＳＴはＨレベルとされる。このとき、書込み制御回路３０から出力されるドレイン駆動電位ＭＣＤは、接地電位ＧＮＤとなる。

データ書込み回路４０_１，４０_２，４０_３，４０_４は、互いに同一の構成を持つ。データ書込み回路４０_１，４０_２は、プログラムモード信号￣ＰＧＭをＬレベルにしてデータ書込み動作が指定されたときに、入力データＤ_１，Ｄ_２のＬレベル又はＨレベルにしたがって、ノードＮ４０から接地電位ＧＮＤ又は電源電位ＶＣＣの書込み信号ＢＬＡ_１，ＢＬＡ_２を出力する。また、プログラムモード信号￣ＰＧＭによって読出し動作が指定されているときは、データ書込み回路４０_１，４０_２のノードＮ４０はハイインピーダンス状態となるように構成されている。

例えば、データ書込み回路４０_１は、入力データＤ_１が与えられるインバータ４１と、このインバータ４１の出力信号とプログラムモード信号￣ＰＧＭの否定的論理和を出力するＮＯＲゲート４２と、ＮＯＲゲート４２の出力信号とプログラムモード信号￣ＰＧＭの否定的論理和を出力するＮＯＲゲート４３と、ノードＮ４０と接地電位ＧＮＤの間に接続されてＮＯＲゲート４３の出力信号により制御されるＮＭＯＳトランジスタ４４と、電源電位ＶＣＣとノードＮ４０の間に接続されてＮＯＲゲート４２の出力信号により制御されるＮＭＯＳトランジスタ４５と、ノードＮ４０と接地電位ＧＮＤの間に接続され、遅延回路５０から出力されるリセット信号ＲＳＴ_１により制御されるＮＭＯＳトランジスタ４６とを有している。

データ書込み回路４０_１，４０_２から出力される書込み信号ＢＬＡ_１，ＢＬＡ_２は、コラム選択信号Ｙ_０，Ｙ_１，…で選択されるトランジスタ６０ａ，６０ｂ等を介して隣接するビット線ＢＬ_０，ＢＬ_１等に与えられる。

ワード線ＷＬ_ｉ（ｉは０以上ｎ以下の整数）、偶数選択信号ＳＥ_ｊ又は奇数選択信号ＳＯ_ｊ（ｊは０以上ｎ以下の整数）、メモリアレイ選択信号ＳＳ_ｊ、及びコラム選択信号Ｙ_ｋ（ｋは０以上の整数）で選択されたメモリセル１１にデータとして論理値ロー（“Ｌ”と表記する。）を書込むときには、データ書込み回路４０_１に入力されるデータＤ_１をＬレベルにする。このとき、メモリセル１１のゲート電位Ｖｇは１０Ｖ、ドレイン電位ＶｄはＶＣＣ＋２Ｖｔｎ（＝６Ｖ）、ソース電位Ｖｓは０Ｖとなる。そのため、メモリセル１１においてドレインからソースへ（例えば、図１７において、ドレインＤＲ_ａからソースＳＯＵ_ａｂへ）大きな電流Ｉ_ａ１が流れ、この電流によって発生するアバランシェ・ホットキャリアによって、フローティングゲート（例えば、図１７において、フローティングゲートＦＧ_ａ）への電子注入が行われる。

一方、ワード線ＷＬ_ｉ、偶数選択信号ＳＥ_ｊ又は奇数選択信号ＳＯ_ｊ、メモリアレイ選択信号ＳＳ_ｊ、及びコラム選択信号Ｙ_ｋで選択されたメモリセル１１にデータとして論理値ハイ（“Ｈ”と表記する。）を書込むときには、入力データＤ_２をＨレベルにする。このとき、メモリセル１１のゲート電位Ｖｇは１０Ｖ、ドレイン電位ＶｄはＶＣＣ＋２Ｖｔｎ（＝６Ｖ）、ソース電位ＶｓはＶＣＣ−Ｖｔｎ（＝３Ｖ）となる。そのため、メモリセル１１においてドレインからソースへ（例えば、図１７において、ドレインＤＲ_ｄからソースＳＯＵ_ｃｄへ）は比較的小さな電流Ｉ_ｄ１しか流れず、アバランシェ・ホットキャリアによるフローティングゲート（例えば、図１７において、フローティングゲートＦＧ_ｄ）への電子注入は行われない。

上記した従来のＥＰＲＯＭにおいては、コラム選択信号Ｙ_ｋによって隣接する２本のビット線ＢＬ_ｋ，ＢＬ_ｋ＋１が同時に選択される。選択されたビット線ＢＬ_ｋ，ＢＬ_ｋ＋１に接続された２つのメモリセル１１のそれぞれには、データ書込み回路（例えば、データ書込み回路４０_１，４０_２）から出力されたデータ（例えば、データＢＬＡ_１，ＢＬＡ_２）が書込まれる。図１６において、ワード線ＷＬ_ｎ、偶数選択信号ＳＥ_０、メモリアレイ選択信号ＳＳ_０、及びコラム選択信号Ｙ_０で選択されたメモリセル１１ａ，１１ｄには、それぞれデータＢＬＡ_１，ＢＬＡ_２が同時に書込まれる。例えば、メモリアレイ選択信号ＳＳ_０によりメモリセル１０_０が選択され、ワード線駆動回路２０_ｎによりワード線ＷＬ_ｎが選択され、コラム選択信号Ｙ_０によりビット線ＢＬ_０，ＢＬ_１が選択され、偶数選択信号ＳＥ_０によりドレイン線ＤＬ_０，ＤＬ_２，…が選択されたときに、ドレイン線ＤＬ_０から、メモリセル１１ａ、ソース線ＳＬ_０、ＮＭＯＳトランジスタ１４_０、及びビット線ＢＬ_０を通して電流が流れ、その結果、メモリセル１１ａのフローティングゲートに電荷が蓄積され（論理値“Ｌ”の場合）又は蓄積されず（論理値“Ｈ”の場合）、ドレイン線ＤＬ_２から、メモリセル１１ｄ、ソース線ＳＬ_１、ＮＭＯＳトランジスタ１４_１、及びビット線ＢＬ_１通を通して電流が流れ、その結果、メモリセル１１ｄのフローティングゲートに電荷が蓄積され（論理値“Ｌ”の場合）又は蓄積されない（論理値“Ｈ”の場合）。

特開２０００−３３１４８６号公報（図１、図３、及び段落００１５ー００２７）

上記した従来のＥＰＲＯＭにおいては、データ書込み回路４０_１，４０_２に入力されるプログラムモード信号￣ＰＧＭがＨレベルであると、ＮＯＲゲート４２，４３の出力はいずれもＬレベルとなり、ＮＭＯＳトランジスタ４４，４５はいずれもオフとなり、その結果、データ書込み回路４０_１，４０_２の出力（すなわち、ノードＮ４０）はハイインピーダンス状態となる。このとき、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄから接地電位ＧＮＤへの電流パスが存在しないので、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄが論理値“Ｈ”の状態にある場合には、図１８に示されるように、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄを介してドレイン線ＤＬ_０，ＤＬ_１，ＤＬ_２、ソース線ＳＬ_０，ＳＬ_１、及びビット線ＢＬ_０，ＢＬ_１は、ドレイン駆動電位ＭＣＤ、すなわち、ＶＣＣ＋２Ｖｔｎ（＝６Ｖ）まで上昇する。

ここで、メモリセル１１ａに論理値“Ｌ”を書込み、メモリセル１１ｄに論理値“Ｈ”を書込むときには、データ書込み回路４０_１，４０_２に入力されるプログラムモード信号￣ＰＧＭをＬレベルとし、データ書込み回路４０_１から出力される書込み信号ＢＬＡ_１をＬレベルとし、データ書込み回路４０_２から出力される書込み信号ＢＬＡ_２をＨレベルとする。すると、図１９に示されるように、ビット線ＢＬ_０及びソースＳＯＵ_ａｂは、接地電位ＧＮＤ（＝０Ｖ）となり、ビット線ＢＬ_１及びソースＳＯＵ_ｃｄは、電位ＶＣＣ−Ｖｔｎ（＝３Ｖ）となる。このとき、矢印Ｉ_ａ２で示されるように、ドレインＤＲ_ａからＧＮＤ電位のソースＳＯＵ_ａｂに電流が流れ、アバランシェ・ホットキャリアによって、フローティングゲートＦＧ_ａへの電子注入が行われ、メモリセル１１ａに論理値“Ｌ”が書き込まれる。また、ドレインＤＲ_ｄから電位ＶＣＣ−ＶｔｎのソースＳＯＵ_ｃｄには小さな電流Ｉ_ｄ２しか流れず、アバランシェ・ホットキャリアによって、フローティングゲートＦＧ_ｄへの電子注入が行われず、メモリセル１１ｄに論理値“Ｈ”が書き込まれる。

しかしながら、図１９に示されるようなメモリセル１１ａ，１１ｄへのデータ書込み前に（図１８のときに）ビット線ＢＬ_１及びドレイン線ＤＬ_１に充電されていた電荷（電位ＶＣＣ＋２Ｖｔｎ）が、データ書込みのときに、例えば、メモリセル１１ｂを介して、ＧＮＤレベルのソース線ＳＬ_０及びビット線ＢＬ_０を通して放電される。この放電電流（例えば、図１９における電流Ｉ_ｂ）により、メモリセル１１ｂのフローティングゲートＦＧ_ｂへの電子注入が発生し、選択されていないメモリセル１１ｂへのデータの誤書込みが生じる場合がある。また、フローティングゲートへの電子注入によりメモリセルの閾値電圧Ｖｔが上昇した場合には、アクセス遅延や動作電源電位の範囲が変化するという不具合が発生することがある。

そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、データの誤書込みやアクセス遅延等の発生しない半導体記憶装置を提供することにある。

本発明の半導体記憶装置は、
複数のワード線と、
複数のドレイン線と、
複数のソース線と、
ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
第１の制御信号及び書込みデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
前記第１の制御信号よりも遅れて与えられる第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
アドレス信号及び前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路とを有し、
前記書込み制御回路は、前記第２の制御信号でデータ書込み動作が指示されたときに、前記ワード線駆動回路により選択されたメモリセルに前記ドレイン線を介してデータ書込み用の高レベルのドレイン駆動電位を出力し、前記第２の制御信号が与えられていないときには、前記ドレイン駆動電位を低レベルにして出力し、
前記データ書込み回路は、前記第２の制御信号でデータ書込み動作が指示されたときに、前記選択されたメモリセルに書込むべきデータの論理値に対応して前記ドレイン駆動電位と略同じ又は前記ドレイン駆動電位よりも低い書込み電位を生成し、前記選択されたメモリセルに前記ソース線を介して前記ソース駆動電位として与え、前記第２の制御信号でデータ書込み動作が指示されていないときには、前記書込み制御回路から出力される当該低レベルの前記ドレイン駆動電位に基づいてソース駆動電位を生成し、前記ソース線を介して前記メモリセルに与え、
前記データ書込み回路は、前記第２の制御信号でデータ書込み動作が指示されたときに前記ソース駆動電位として与えられる前記ドレイン駆動電位と略同じ当該書込み電位を、前記書込み制御回路から出力される前記ドレイン駆動電位に基づいて生成するものである。

本発明では、データ書込み動作を指示する第１の制御信号（プログラムモード信号）よりもタイミングが遅れた第２の制御信号を、ワード線駆動回路と書込み制御回路に与えると共に、この書込み制御回路で生成されるデータ書込み用の高レベルの制御電位をデータ書込み回路に与えるようにしている。これにより、書込むべきデータがデータ書込み回路に与えられたときには、選択されたメモリセルも選択されていないメモリセルも、ドレインとソースの電位がほぼ接地電位となる。その後、第２の制御信号によってワード線駆動回路からデータ書込み用の高レベルの選択信号が出力されると共に、書込み制御回路からデータ書込み用の高レベルの制御電位が生成されてデータ書込み回路に与えられる。したがって、データ書込み対象でないメモリセルのドレインとソースの間に高電位が印加されることがなくなり、誤書込みやメモリセルの閾値電圧の変動の原因をなくすことができるという効果がある。

第１の実施形態
図１は、本発明の第１の実施形態に係る半導体記憶装置であるＥＰＲＯＭの構成を概略的に示す図である。図１において、図１６に示される構成と同一又は対応する構成には、同じ符号を付す。また、図２は、第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。さらに、図３乃至図５は、第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その１〜３）である。

第１の実施形態に係るＥＰＲＯＭは、半導体基板に形成された複数のメモリセル１１（個々を区別して説明する場合には、符号１１ａ，１１ｂ，１１ｃ，１１ｄをも用いる。）を備えたメモリアレイ１０_０，…，１０_ｎを有している。メモリアレイ１０_０，…，１０_ｎが形成された半導体基板上の領域には、複数のワード線ＷＬ_０，…，ＷＬ_ｎと、複数のドレイン線ＤＬ_０，…，ＤＬ_ｙ，ＤＬ_ｚと、複数のソース線ＳＬ_０，…，ＳＬ_ｙ，ＳＬ_ｚとが備えられている。

メモリセル１１（１１ａ，１１ｂ，１１ｃ，１１ｄ）は、ゲート（例えば、図３のゲートＧＡ）と、ドレイン（例えば、図３のドレインＤＲ_ａ，ＤＲ_ｂｃ，ＤＲ_ｄ）と、ソース（例えば、図３のソースＳＯＵ_ａｂ，ＳＯＵ_ｃｄ）と、フローティングゲート（例えば、図３のＦＧ_ａ，ＦＧ_ｂ，ＦＧ_ｃ，ＦＧ_ｄ）とを有する電界効果トランジスタで構成されている。

複数のメモリセル１１のゲートは、複数のワード線ＷＬ_０，…，ＷＬ_ｎの一つに接続されている。複数のメモリセル１１のドレインのそれぞれは、複数のドレイン線ＤＬ_０，…，ＤＬ_ｙ，ＤＬ_ｚの一つに接続され、複数のメモリセル１１のソースのそれぞれは、複数のソース線ＳＬ_０，…，ＳＬ_ｚの一つに接続されている。なお、ＥＰＲＯＭは、デコード信号ＤＥＣ_０，…，ＤＥＣ_ｎを生成するためのアドレスデコーダ及びメモリセル１１に記憶されたデータを読出すためのセンスアンプ等の回路を有するが、これらの構成は図示していない。

各メモリアレイ１０_０，…，１０_ｎにおいて、ドレイン線ＤＬ_０，…，ＤＬ_ｙ，ＤＬ_ｚはそれぞれ、ＮＭＯＳトランジスタ１２_０，…，１２_ｙ１（又は１２_ｙ２，），１２_ｚ１（又は１２_ｚ２）を介して、ドレイン駆動電位ＭＣＤが供給される書込み制御線１３に接続されている。また、各メモリアレイ１０_０，…，１０_ｎにおいて、偶数番目のＮＭＯＳトランジスタ１２_０，１２_２，…，１２_ｙ１，１２_ｚ１はそれぞれ、偶数選択信号ＳＥ_０，…，ＳＥ_ｎによりオン・オフ制御され、奇数番目のＮＭＯＳトランジスタ１２_１，１２_３，…，１２_ｙ２，１２_ｚ２はそれぞれ、奇数選択信号ＳＯ_０，…，ＳＯ_ｎによりオン・オフ制御される。また、各メモリアレイ１０_０，…，１０_ｎにおいて、ソース線ＳＬ_０，…，ＳＬ_ｚはそれぞれ、メモリアレイ選択信号ＳＳ_０，…，ＳＳ_ｎでオン・オフ制御されるＮＭＯＳトランジスタ１４_０，…，１４_ｙ，１４_ｚを介して、ビット線ＢＬ_０，…，ＢＬ_ｙ，ＢＬ_ｚに接続されている。

さらに、第１の実施形態に係るＥＰＲＯＭは、各ワード線ＷＬ_０，…，ＷＬ_ｎに駆動信号を供給するワード線駆動回路２０_０，…，２０_ｎと、書込み制御線１３にドレイン駆動電位ＭＣＤを供給する書込み制御回路３０Ａと、ビット線ＢＬ_０，…，ＢＬ_ｙ，ＢＬ_ｚに供給されるデータＢＬＡ_１，ＢＬＡ_２（ただし、ビット線ＢＬ_ｙ，ＢＬ_ｚに供給されるデータはＢＬＡ_３，ＢＬＡ_４で示す。）を供給するデータ書込み回路４０Ａ_１，４０Ａ_２（ただし、ビット線ＢＬ_ｙ，ＢＬ_ｚには、データ書込み回路４０Ａ_３，４０Ａ_４がデータＢＬＡ_３，ＢＬＡ_４を供給する。）とを有している。

ワード線駆動回路２０_０，…，２０_ｎは、互いに同一の構成を持つ。ワード線駆動回路２０_０，…，２０_ｎのそれぞれは、アドレスデコーダから与えられるデコード信号ＤＥＣ_０，…，ＤＥＣ_ｎにしたがって、ワード線ＷＬ_０，…，ＷＬ_ｎに対するワード線選択信号を生成して出力する。ワード線駆動回路２０_０，…，２０_ｎは、デコード信号ＤＥＣ_０，…，ＤＥＣ_ｎが“非選択”を示すＬレベルのときは、ワード線ＷＬ_０，…，ＷＬ_ｎにワード線選択信号として接地電位ＧＮＤを出力する。また、ワード線駆動回路２０_０，…，２０_ｎは、デコード信号ＤＥＣ_０，…，ＤＥＣ_ｎが“選択”を示すＨレベルのときは、プログラムモード信号￣ＰＧＭにしたがって動作する。ワード線駆動回路２０_０，…，２０_ｎはそれぞれ、データ書込み時に、プログラム電位ＶＰＰ（例えば、１０Ｖ）をワード線ＷＬ_０，…，ＷＬ_ｎに出力し、データ読出し時に、電源電位ＶＣＣ（例えば、４Ｖ）をワード線ＷＬ_０，…，ＷＬ_ｎに出力する。

書込み制御回路３０Ａは、基準電位発生部３１を有しており、ワード線駆動回路２０_０，…，２０_ｎに入力される制御信号と同じ制御信号ＣＯＮによって制御される。データ書込み時には、書込み制御回路３０Ａに入力される制御信号ＣＯＮはＬレベルとされる。書込み制御回路３０Ａは、制御信号ＣＯＮがＬレベルのときに、電位ＶＣＣ＋２Ｖｔｎ（ここで、Ｖｔｎは、ＮＭＯＳトランジスタの閾値電圧であり、約１Ｖである。）のドレイン駆動電位ＭＣＤ（例えば、６Ｖ）を出力し、制御信号ＣＯＮがＨレベルのときには、例えば、０．８Ｖのドレイン駆動電位ＭＣＤを出力する。

データ書込み回路４０Ａ_１，４０Ａ_２，４０Ａ_３，４０Ａ_４は、互いに同一の構成を持つ。データ書込み回路４０Ａ_１，４０Ａ_２，４０Ａ_３，４０Ａ_４は、プログラムモード信号￣ＰＧＭをＬレベルにしてデータ書込み動作が指定されたときに、入力データＤ_１，Ｄ_２のＬレベル又はＨレベルにしたがって（ただし、データ書込み回路４０Ａ_３，４０Ａ_４の入力データはＶＣＣである。）、ノードＮ４０から接地電位ＧＮＤ又は電源電位ＶＣＣの書込み信号ＢＬＡ_１，ＢＬＡ_２（又はＢＬＡ_３，ＢＬＡ_４）を出力する。また、プログラムモード信号￣ＰＧＭをＨレベルにして読出し動作が指定されているときは、データ書込み回路４０Ａ_１，４０Ａ_２，４０Ａ_３，４０Ａ_４のノードＮ４０はハイインピーダンス状態となるように構成されている。

例えば、データ書込み回路４０Ａ_１は、入力データＤ_１が与えられるインバータ４１と、このインバータ４１の出力信号とプログラムモード信号￣ＰＧＭの否定的論理和を出力するＮＯＲゲート４２と、ＮＯＲゲート４２の出力信号とプログラムモード信号￣ＰＧＭの否定的論理和を出力するＮＯＲゲート４３と、ノードＮ４０と接地電位ＧＮＤの間に接続されてＮＯＲゲート４３の出力信号により制御されるＮＭＯＳトランジスタ４４と、電源電位ＶＣＣとノードＮ４０の間に接続されてＮＯＲゲート４２の出力信号により制御されるＮＭＯＳトランジスタ４５とを有している。

データ書込み回路４０Ａ_１，４０Ａ_２から出力される書込み信号ＢＬＡ_１，ＢＬＡ_２は、コラム選択信号Ｙ_０，Ｙ_１，…で選択されるトランジスタ６０ａ，６０ｂ等を介して隣接するビット線ＢＬ_０，ＢＬ_１等に与えられる。

ワード線ＷＬ_ｉ、偶数選択信号ＳＥ_ｊ又は奇数選択信号ＳＯ_ｊ、メモリアレイ選択信号ＳＳ_ｊ、及びコラム選択信号Ｙ_ｋで選択されたメモリセル１１にデータとして論理値“Ｌ”を書込むときには、データ書込み回路４０Ａ_２に入力されるデータＤ_２をＬレベルにする。このとき、メモリセル１１のゲート電位Ｖｇは１０Ｖ、ドレイン電位ＶｄはＶＣＣ＋２Ｖｔｎ（＝６Ｖ）、ソース電位Ｖｓは０Ｖとなる。そのため、メモリセル１１においてドレインからソースへ（例えば、図５において、ドレインＤＲ_ｄからソースＳＯＵ_ｃｄへ）大きな電流Ｉ_ｄ３が流れ、この電流によって発生するアバランシェ・ホットキャリアによって、フローティングゲート（例えば、図５において、フローティングゲートＦＧ_ｄ）への電子注入が行われる。

一方、ワード線ＷＬ_ｉ、偶数選択信号ＳＥ_ｊ又は奇数選択信号ＳＯ_ｊ、メモリアレイ選択信号ＳＳ_ｊ、及びコラム選択信号Ｙ_ｋで選択されたメモリセル１１にデータとして論理値“Ｈ”を書込むときには、入力データＤ_１をＨレベルにする。このとき、メモリセル１１のゲート電位Ｖｇは１０Ｖ、ドレイン電位ＶｄはＶＣＣ＋２Ｖｔｎ（＝６Ｖ）、ソース電位ＶｓはＶＣＣ−Ｖｔｎ（＝３Ｖ）となる。そのため、メモリセル１１においてドレインからソースへ（例えば、図５において、ドレインＤＲ_ａからソースＳＯＵ_ａｂへ）は比較的小さな電流しか流れず、アバランシェ・ホットキャリアによるフローティングゲート（例えば、図５において、フローティングゲートＦＧ_ａ）への電子注入は行われない。

上記した第１の実施形態に係るＥＰＲＯＭにおいては、コラム選択信号Ｙ_ｋによって隣接する２本のビット線ＢＬ_ｋ，ＢＬ_ｋ＋１が同時に選択される。選択されたビット線ＢＬ_ｋ，ＢＬ_ｋ＋１に接続された２つのメモリセル１１のそれぞれには、データ書込み回路（例えば、データ書込み回路４０Ａ_１，４０Ａ_２）から出力されたデータ（例えば、データＢＬＡ_１，ＢＬＡ_２）が書込まれる。図１において、ワード線ＷＬ_ｎ、偶数選択信号ＳＥ_０、メモリアレイ選択信号ＳＳ_０、及びコラム選択信号Ｙ_０で選択されたメモリセル１１ａ，１１ｄには、それぞれデータＢＬＡ_１，ＢＬＡ_２が同時に書込まれる。例えば、メモリアレイ選択信号ＳＳ_０によりメモリセル１０_０が選択され、ワード線駆動回路２０_ｎによりワード線ＷＬ_ｎが選択され、コラム選択信号Ｙ_０によりビット線ＢＬ_０，ＢＬ_１が選択され、偶数選択信号ＳＥ_０によりドレイン線ＤＬ_０，ＤＬ_２，…が選択されたときに、ドレイン線ＤＬ_０から、メモリセル１１ａ、ソース線ＳＬ_０、ＮＭＯＳトランジスタ１４_０、及びビット線ＢＬ_０通を通して電流が流れ、その結果、メモリセル１１ａのフローティングゲートに電荷が蓄積され（論理値“Ｌ”の場合）又は蓄積されず（論理値“Ｈ”の場合）、ドレイン線ＤＬ_２から、メモリセル１１ｄ、ソース線ＳＬ_１、ＮＭＯＳトランジスタ１４_１、及びビット線ＢＬ_１通を通して電流が流れ、その結果、メモリセル１１ｄのフローティングゲートに電荷が蓄積され（論理値“Ｌ”の場合）又は蓄積されない（論理値“Ｈ”の場合）。

データ書込み回路４０Ａ_１，４０Ａ_２に入力されるプログラムモード信号￣ＰＧＭをＨレベルにすると、ＮＯＲゲート４２，４３の出力はいずれもＬレベルとなり、ＮＭＯＳトランジスタ４４，４５はいずれもオフとなり、その結果、データ書込み回路４０Ａ_１，４０Ａ_２の出力（すなわち、ノードＮ４０）はハイインピーダンス状態となる。このとき、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄから接地電位ＧＮＤへの電流パスが存在しないので、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄが論理値“Ｈ”の状態にある場合、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄを介してドレイン線ＤＬ_０，ＤＬ_１，ＤＬ_２、ソース線ＳＬ_０，ＳＬ_１、及びビット線ＢＬ_０，ＢＬ_１は、ドレイン駆動電位ＭＣＤ、すなわち、ＶＣＣ＋２Ｖｔｎまで上昇する。

ここで、メモリセル１１ａに論理値“Ｈ”を書込み、メモリセル１１ｄに論理値“Ｌ”を書込むときには、データ書込み回路４０_１，４０_２に入力されるプログラムモード信号￣ＰＧＭをＬレベルとし、データ書込み回路４０_１から出力される書込み信号ＢＬＡ_１をＨレベルとし、データ書込み回路４０_２から出力される書込み信号ＢＬＡ_２をＬレベルとする。すると、ビット線ＢＬ_０の電位は、ＶＣＣ−Ｖｔｎとなり、ビット線ＢＬ_１の電位は、ＧＮＤとなる。このとき、図５に矢印Ｉ_ｄ３で示されるように、ドレインＤＲ_ｄからＧＮＤ電位のソースＳＯＵ_ｃｄに電流が流れ、アバランシェ・ホットキャリアによって、フローティングゲートＦＧ_ｄへの電子注入が行われ、メモリセル１１ｄに論理値“Ｌ”が書き込まれる。また、ドレインＤＲ_ａから電位（ＶＣＣ−Ｖｔｎ）のソースＳＯＵ_ａｂに小さな電流しか流れず、アバランシェ・ホットキャリアによって、フローティングゲートＦＧ_ａへの電子注入が行われず、メモリセル１１ａに論理値“Ｈ”が書き込まれる。

次に、図２乃至図５を用いて、は、第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明する。

まず、図２における時刻ｔ_０において、プログラムモード信号￣ＰＧＭと制御信号ＣＯＮは、共にＨレベルに設定されている。時刻ｔ_０において、アドレスデコーダ（図示せず）に書込み対象のアドレスを指定するアドレス信号ＡＤＲが与えられる。アドレス信号ＡＤＲを受け取ったアドレスデコーダは、書込み対象のアドレスを含むメモリアレイ（すなわち、メモリアレイ１０_０，…，１０_ｎのいずれか）を選択するためのメモリアレイ選択信号（すなわち、メモリアレイ選択信号ＳＳ_０，…，ＳＳ_ｎのいずれか）を選択する（すなわち、Ｈレベルにする）。また、アドレス信号ＡＤＲを受け取ったアドレスデコーダは、選択されたメモリアレイ（例えば、メモリアレイ１０_０）における１つのワード線（例えば、ワード線ＷＬ_ｎ）を選択する（すなわち、Ｈレベルにする）ためのデコード信号（例えば、デコード信号ＤＥＣ_ｎ）をワード線駆動回路（例えば、ワード線駆動回路２０_ｎ）に与える。

メモリアレイ選択信号ＳＳ_０が選択される（すなわち、Ｈレベルになる）と、選択されたメモリアレイ１０_０のＮＭＯＳトランジスタ１４_０，…，１４_ｚがオンになり、選択されたメモリアレイ１０_０のソース線ＳＬ_０，…，ＳＬ_ｚはそれぞれ、ＮＭＯＳトランジスタ１４_０，…，１４_ｚを介してビット線ＢＬ_０，…，ＢＬ_ｚに接続される。一方、選択されていないメモリアレイ１０_１，…，１０_ｎは、ビット線ＢＬ_０，…，ＢＬ_ｚから電気的に切り離される。

また、ワード線駆動回路２０_ｎは、選択されたワード線ＷＬ_ｎにワード線選択信号（ワード線駆動電位）として電源電位ＶＣＣ（例えば、４Ｖ）を供給し、これによって、ワード線ＷＬ_ｎに接続されたメモリセル１１のコントロールゲートに電源電位ＶＣＣが共通に印加される。なお、選択されていないワード線ＷＬ_０，…，ＷＬ_ｎー１の電位は、接地電位ＧＮＤとなる。

さらに、書込み制御回路３０Ａは、選択されたメモリセル１１のドレインに、ドレイン駆動電位ＭＣＤとして、例えば、０．８Ｖの駆動電位を印加する。

また、時刻ｔ_０においては、プログラムモード信号￣ＰＧＭはＨレベルであり、データ書込み回路４０Ａ_１，４０Ａ_２，４０Ａ_３，４０Ａ_４からの出力ノードＮ４０の電位ＢＬＡ_１，ＢＬＡ_２，ＢＬＡ_３，ＢＬＡ_４はハイインピーダンス（Ｈ．Ｉ．）状態であり、ノードＮ４０に接続されたビット線（例えば、ビット線ＢＬ_０，ＢＬ_１）及びソース線（例えば、ビット線ＳＬ_０，ＳＬ_１）もハイインピーダンス（Ｈ．Ｉ．）状態である。

時刻ｔ_１において、プログラムモード信号￣ＰＧＭがＨレベルからＬレベルに切り替えられる。このとき、制御信号ＣＯＮは、Ｈレベルのままである。プログラムモード信号￣ＰＧＭがＬレベルになると、データ書込み回路４０Ａ_１，４０Ａ_２の出力側は、ハイインピーダンス状態ではなくなり、論理値“Ｈ”又は“Ｌ”のいずれかを示す入力データＤ_１，Ｄ_２に対応して、接地電位ＧＮＤ又はドレイン駆動電位ＭＣＤ（＝０．８Ｖ）を出力する。ただし、この時点では、データ書込み回路４０Ａ_１，４０Ａ_２はデータバスに接続されていないので、入力データＤ_１，Ｄ_２はプルアップされてＨレベルを呈し、書込み信号ＢＬＡ_１，ＢＬＡ_２はドレイン駆動電位ＭＣＤと同じ０．８Ｖとなる（図３参照）。したがって、書込み対象のメモリセル１１ａ，１１ｄだけでなく、これらに隣接するメモリセル１１ｂ，１１ｃも、ドレインとソースの電位が接地電位ＧＮＤに近い電位となる。

時刻ｔ_２において、入出力バッファ（図示せず）を通して、書込みの対象となる入力データＤ_１（例えば、Ｈレベル），Ｄ_２（例えば、Ｌレベル）が、それぞれデータ書込み回路４０Ａ_１，４０Ａ_２に与えられる。Ｈレベルの入力データＤ_１が与えられたデータ書込み回路４０Ａ_１の書込みデータ信号ＢＬＡ_１は、ドレイン駆動電位ＭＣＤのままである。Ｌレベルの入力データＤ_２が与えられたデータ書込み回路４０Ａ_２の書込みデータ信号ＢＬＡ_２は、接地電位ＧＮＤとなる（図４参照）。

時刻ｔ_３において、制御信号ＣＯＮがＬレベルになる。このとき、ワード線駆動回路２０_ｎ内のＮＭＯＳトランジスタ２１がオフになり、ワード線駆動回路２０_ｎからワード線ＷＬ_ｎに出力されるワード線選択信号は、電位ＶＣＣ（＝４Ｖ）から、プログラム電位ＶＰＰ（＝１０Ｖ）に切り替わる。また、書込み制御回路３０Ａから出力されるドレイン駆動電位ＭＣＤは、基準電位発生部３１により０．８Ｖから電位ＶＣＣ＋２Ｖｔｎ（＝６Ｖ）に上昇し、このドレイン駆動電位ＭＣＤが選択されたメモリセル１１ａ，１１ｄのドレインと、データ書込み回路４０Ａ_１，４０Ａ_２に与えられる（図５参照）。したがって、データ書込み回路４０Ａ_１，４０Ａ_２からビット線ＢＬ_０，ＢＬ_１にそれぞれ出力される書込み電位ＢＬＡ_１，ＢＬＡ_２は、入力データＤ_１，Ｄ_２に対応して、それぞれドレイン駆動電位ＭＣＤ（すなわち、ＶＣＣ＋２Ｖｔｎ）及び接地電位ＧＮＤとなる。

これにより、アドレス信号ＡＤＲで選択され、Ｌレベルの入力データＤ_２を書込むように指定されたメモリセル１１ｄには、コントロールゲートにプログラム電位ＶＰＰ（＝１０Ｖ）、ドレインにドレイン駆動電位ＭＣＤ（＝６Ｖ）、ソースに接地電位ＧＮＤ（＝０Ｖ）が、それぞれ印加される。このメモリセル１１ｄでは、コントロールゲートとソースの間の電位が高電位（１０Ｖ）、かつ、ドレインとソースの間の電位が高電位（６Ｖ）になるので、ドレインとソースの間に流れる電子（図５の電流Ｉ_ｄ３）の一部が、その高電界によって加速されてエネルギーを獲得し、ゲート絶縁膜のエネルギー障壁を越えてフローティングゲートに注入される。

また、時刻ｔ_２（図４）においてドレイン線ＤＬ_１の電位は０．８Ｖであり帯電電荷がわずかであるので、時刻ｔ_３〜ｔ_４（図５）において、ドレイン線ＤＬ_１から大きな電流が流れ出ることはなく、選択されていないメモリセル（例えば、１１ｂ）に対する誤書込みは生じない。

時刻ｔ_４において、データ書込みに必要な時間が経過すると、プログラムモード信号￣ＰＧＭがＬレベルからＨレベルになり、制御信号ＣＯＮがＬレベルからＨレベルになる。また、アドレス信号ＡＤＲは、他のアドレスに切替えられる。制御信号ＣＯＮがＨレベルになると、書込み制御回路３０Ａの出力電位は、０．８Ｖとなる。これにより、書込み制御線１３上に蓄積されていた電荷の放電が開始され、ドレイン駆動電位ＭＣＤは一定の時定数にしたがって低下する。ドレイン駆動電位ＭＣＤが低下すると、これに伴ってデータ書込み回路４０Ａ_１，４０Ａ_２の出力電位も低下し、ビット線ＢＬの電位も低下する。

以上説明したように、第１の実施形態に係るＥＰＲＯＭは、外部から与えられるプログラムモード信号￣ＰＧＭ及び制御信号ＣＯＮによって、ワード線駆動回路２０_０，…，２０_ｎから出力されるワード線の選択信号ＷＬ_０，…，ＷＬ_ｎと、書込み制御回路３０Ａから出力されるドレイン駆動電位ＭＣＤの電位の切り替わりタイミングを制御することにより、書込み対象のメモリセル１１ａ，１１ｄにデータを書込む（書込み対象のメモリセルのソースとドレイン間に高電位を印加する）前に、隣接するメモリセル１１ｂ，１１ｃのドレインとソースの電位を接地電位ＧＮＤに近い電位にするようにしている。これにより、データ書込み時に書込み対象となっていないメモリセル１１ｂ，１１ｃのドレインとソース間に高電位が印加されることがなくなり、放電電流が流れることに起因するデータの誤書込みが発生したり、メモリセルの閾値電圧Ｖｔが上昇してアクセス遅延や動作電源電位の範囲が変化するという不具合を回避することができる。

第２の実施形態
図６は、本発明の第２の実施形態に係る半導体記憶装置であるＥＰＲＯＭの構成を概略的に示す図である。図６において、図１又は図１６と同一又は対応する構成には、同じ符号を付す。また、図７は、第２の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。

第２の実施形態に係るＥＰＲＯＭは、遅延回路５０を設け、この遅延回路５０によってプログラムモード信号￣ＰＧＭを遅延させ、その遅延させた信号を制御信号ＣＯＮ_１として、ワード線駆動回路２０_０，…，２０_ｎ及び書込み制御回路３０Ａに与えるようにしている点が、上記第１の実施形態に係るＥＰＲＯＭと相違する。遅延回路５０は、抵抗、キャバシタ、バッファ等で構成され、その遅延量は、図２における時刻ｔ_１から時刻ｔ_３までに相当する時間に設定されている。図６に示されるように、遅延回路５０は、例えば、インバータ５１ａ及び５１ｂ、抵抗５２、キャパシタ５３、インバータ５４ａ及び５４ｂから構成される。ただし、遅延回路５０の構成は、図示のものに限定されない。

図７に示されるように、第２の実施形態に係るＥＰＲＯＭのデータ書込み動作時の信号波形は、図２の制御信号ＣＯＮを制御信号ＣＯＮ_１と読み替えればほぼ同様である。ただし、制御信号ＣＯＮ_１は、時刻ｔ_１４においてＨレベルにならず、所定の遅延時間の後にＨレベルとなる。

なお、プログラムモード信号￣ＰＧＭがＬレベルになったときに一定時間遅れて制御信号ＣＯＮ_１をＬレベルにし、このプログラムモード信号￣ＰＧＭがＨレベルのときには常にＨレベルの制御信号ＣＯＮ_１を出力するような論理回路を追加することにより、図７の制御信号ＣＯＮと同じタイミングの制御信号を生成することもできる。

以上説明したように、第２の実施形態に係るＥＰＲＯＭは、プログラムモード信号￣ＰＧＭを遅延させて制御信号ＣＯＮ_１を生成する遅延回路５０を有しているので、外部の制御信号ＣＯＮを必要とせずに、第１の実施形態に係るＥＰＲＯＭと同様の利点を得ることができる。なお、第２の実施形態において、上記以外の点は、上記第１の実施形態の場合と同じである。

第３の実施形態
図８は、本発明の第３の実施形態に係る半導体記憶装置であるＥＰＲＯＭの構成を概略的に示す図である。図８において、図１、図６、又は図１６と同一又は対応する構成には、同じ符号を付す。また、図９は、第３の実施形態に係るＥＰＲＯＭの制御信号生成回路７０の構成を示す回路図である。

第３の実施形態に係るＥＰＲＯＭは、制御信号生成回路７０を設け、この制御信号生成回路７０によって制御信号ＣＯＮを生成して、ワード線駆動回路２０_０，…，２０_ｎ及び書込み制御回路３０Ａに与えるようにしている点が、上記第１の実施形態に係るＥＰＲＯＭと相違する。制御信号生成回路７０は、データ書込み回路４０Ａ_１，４０Ａ_２内の信号を用いて、ワード線駆動回路２０_０，…，２０_ｎと書込み制御回路３０Ａに与えるための制御信号ＣＯＮを生成する。

図９に示されるように、制御信号生成回路７０は、データ書込み回路４０Ａ_１，４０Ａ_２の内部のＮＯＲゲート４３から出力される信号Ｓ４３の論理和の否定をとるＮＯＲゲート７１と、このＮＯＲゲート７１の出力側に接続されたインバータ７２及び７３（これらで遅延回路を構成している。）とを有している。そして、この遅延回路から制御信号ＣＯＮが出力される。

第３の実施形態に係るＥＰＲＯＭにおいては、有効な入力データＤ_１，Ｄ_２が与えられるまで、すなわち、図２における時刻ｔ_０〜ｔ_２の間は、各データ書込み回路４０Ａ_１，４０Ａ_２から出力される信号Ｓ４３はＬレベルである。したがって、ＮＯＲゲート７１から出力される信号Ｓ７１と制御信号ＣＯＮはＨレベルとなる。

時刻ｔ_２において、有効な入力データＤ_１，Ｄ_２が与えられ、かつ、その入力データＤ_１，Ｄ_２の内の少なくとも一方がＬレベルである場合には、ＮＯＲゲート７１から出力される信号Ｓ７１がＬレベルとなる。そして、信号Ｓ７１はインバー夕７２及び７３で遅延され、時刻ｔ_３に制御信号ＣＯＮがＬレベルとなって出力される。第３の実施形態に係るＥＰＲＯＭにおいて、上記以外の動作は、上記第２の実施形態の場合と同様である。

なお、有効な入力データＤ_１，Ｄ_２が共にＨレベルの場合は、制御信号ＣＯＮはＨレベルのままで、Ｌレベルにはならない。したがって、この場合はメモリセルに対する書込み動作（すなわち、フローティングゲートに対する電荷注入による論理値“Ｌ”のデータの書込み動作）は行われない。しかし、メモリセルに電荷が注入されないことは、論理値“Ｈ”のデータが書込まれることを意味する。

以上説明したように、第３の実施形態に係るＥＰＲＯＭにおいては、入力データＤ_１，Ｄ_２の内の少なくとも一方がＬレベルであるときに、データ入力から所定の時間だけ遅れて制御信号ＣＯＮを出力するように構成している。これにより、入力データがすべてＨレベルの場合にはデータ書込み動作が行われない。このため、第３の実施形態に係るＥＰＲＯＭにおいては、第２の実施形態と同様の利点に加えて、無駄な書込み電位の印加がなくなり、メモリセルのストレスが減少するという利点がある。

第４の実施形態
図１０は、本発明の第４の実施形態に係る半導体記憶装置であるＥＰＲＯＭの構成を概略的に示す図である。図１０において、図１、図６、図８、又は図１６と同一又は対応する構成には、同じ符号を付す。また、図１１は、第４の実施形態に係るＥＰＲＯＭのデータ書込み回路４０Ｃの構成を示す回路図である。

第４の実施形態に係るＥＰＲＯＭは、データ書込み回路４０Ｃの構成が、上記第１の実施形態に係るＥＰＲＯＭと相違する。第４の実施形態におけるデータ書込み回路４０Ｃは、図１に示されるデータ書込み回路４０Ａ_１のノードＮ４０と接地電位ＧＮＤの間に、ＮＭＯＳトランジスタ４５よりも相互コンダクタンスｇｍが十分に小さなＮＭＯＳトランジスタ４７を接続し、このＮＭＯＳトランジスタ４７のゲートにＮＯＲゲート４２の出力信号を与えるように構成したものである。

なお、このデータ書込み回路４０Ｃを用いたＥＰＲＯＭでは、ワード線駆動回路２０_１，…，２０_ｎと書込み制御回路３０Ａへ与える制御信号ＣＯＮに代えて、プログラムモード信号￣ＰＧＭが用いられる。

図１２は、第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。また、図１３乃至図１５は、第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その１〜３）である。

データ書込み動作が行われていないときには、プログラムモード信号￣ＰＧＭは、Ｈレベルに設定されている。

データ書込み動作が開始されると、図１２の時刻ｔ_２０において、書込み対象のアドレスを指定するアドレス信号ＡＤＲがアドレスデコーダに与えられ、このアドレスデコーダから、例えば、メモリアレイ選択信号ＳＳ_０と偶数選択信号ＳＥ_０がメモリアレイ１０_０に与えられ、ワード線ＷＬ_０を選択するデコード信号ＤＥＣ_０がワード線駆動回路２０_０に与えられる。これにより、選択されたメモリアレイ１０_０がビット線ＢＬ_０，…，ＢＬ_ｙ，ＢＬ_ｚに接続され、選択されていないメモリアレイ１０_１，…１０_ｎは、このビット線ＢＬ_０，…，ＢＬ_ｙ，ＢＬ_ｚから電気的に切り離される。また、選択されたワード線ＷＬ_０に接続されたメモリセル１１のコントロールゲートに、ワード線駆動回路２０_０から電源電位ＶＣＣの選択信号が共通に印加される。さらに、選択されたメモリセル１１のドレインには、ドレイン駆動電位ＭＣＤが印加され、ソースはソース線ＳＬ_０，…，ＳＬ_ｙ，ＳＬ_ｚとビット線ＢＬ_０，…，ＢＬ_ｙ，ＢＬ_ｚを介してデータ書込み回路４０Ｃに接続される（図１３参照）。

時刻ｔ_２１において、プログラムモード信号￣ＰＧＭがＬレベルとなり、データ書込み動作が開始される。データ書込み回路４０Ｃの出力側は、ハイインピーダンス状態ではなくなり、入力データＤ_１，Ｄ_２に対応して、接地電位ＧＮＤ又はドレイン駆動電位ＭＣＤ（この時点では、０．８Ｖ）となる。ただし、この時点では、データ書込み回路４０Ｃはデータバスに接続されていないので、入力データＤ_１，Ｄ_２はＨレベルを呈する。

一方、ワード線駆動回路２０_０からワード線ＷＬ_０に出力されるワード線選択信号は、プログラム電位ＶＰＰ（＝１０Ｖ）まで上昇する。また、書込み制御回路３０Ａから出力されるドレイン駆動電位ＭＣＤは、０．８Ｖから電位ＶＣＣ＋２Ｖｔｎ（＝６Ｖ）まで上昇し、このドレイン駆動電位ＭＣＤが選択されたメモリセル１１ａ，１１ｄのドレインＤＲ_ａ，ＤＲ_ｄと、データ書込み回路４０Ｃに与えられる。

このとき、データ書込み回路４０Ｃでは、ＮＭＯＳトランジスタ４７がオンとなっているので、ノードＮ４０の電位は、このＮＭＯＳトランジスタ４７とＮＭＯＳトランジスタ４５との相互コンダクタンスｇｍ比により、電位ＶＣＣ−Ｖｔｎ（＝３Ｖ）に設定される。したがって、データ書込み回路４０Ｃからビット線ＢＬ_０，ＢＬ_１に出力される書込み電位ＢＬＡ_１，ＢＬＡ_２は、電位ＶＣＣ−Ｖｔｎまでしか上昇しない（図１４参照）。

時刻ｔ_２２において、図示しない入出力バッファを通してデータバスから、書込みの対象となる入力データＤ_１（例えば、Ｌレベル），Ｄ_２（例えば、Ｈレベル）が、それぞれデータ書込み回路４０Ｃに与えられる。これにより、Ｌレベルの入力データＤ_１が与えられたデータ書込み回路４０Ｃの書込みデータ信号ＢＬＡ_１は、接地電位ＧＮＤとなる。一方、Ｈレベルの入力データＤ_２が与えられたデータ書込み回路４０Ｃの書込みデータ信号ＢＬＡ_２は、電位ＶＣＣ−Ｖｔｎのままである。この状態で、電流Ｉ_ｄ４によりフローティングゲートＦＧ_ｄに電荷が注入されて、メモリセル１１ｄに論理値“Ｌ”が書き込まれ、フローティングゲートＦＧ_ａに電荷が注入されずに、メモリセル１１ａに論理値“Ｈ”が書込まれる（図１５参照）。

時刻ｔ_２３において、データ書込みに必要な時間が経過すると、プログラムモード信号￣ＰＧＭがＨレベルとなり、アドレス信号ＡＤＲは他のアドレスに切り替えられ、データ書込み動作が終了する。

以上説明したように、第４の実施形態に係るＥＰＲＯＭにおいては、ノードＮ４０と接地電位ＧＮＤ間にＮＭＯＳトランジスタ４７を追加し、書込みデータ信号ＢＬＡ_１が電位ＶＣＣ−Ｖｔｎ以上に上昇しないように構成しているので、書込み対象のメモリセル１１ａ，１１ｄにデータを書込む前に、隣接するメモリセル１１ｂ，１１ｃのドレインとソースの電位を電源電位ＶＣＣ以下にすることができる。これにより、データ書込み時に書込み対象となっていないメモリセル１１ｂ，１１ｃのドレインとソース間に高電位が印加されることがなくなり、第２の実施形態と同様の利点を得ることができる。

本発明の第１の実施形態に係るＥＰＲＯＭの構成を概略的に示す図である。 第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。 第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その１）である。 第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その２）である。 第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その３）である。 本発明の第２の実施形態に係るＥＰＲＯＭの構成を概略的に示す図である。 第２の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。 本発明の第３の実施形態に係るＥＰＲＯＭの構成を概略的に示す図である。 第３の実施形態に係るＥＰＲＯＭの制御信号生成回路の構成を示す回路図である。 本発明の第４の実施形態に係るＥＰＲＯＭの構成を概略的に示す図である。 第４の実施形態に係るＥＰＲＯＭのデータ書込み回路の構成を示す回路図である。 第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。 第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その１）である。 第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その２）である。 第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その３）である。 従来のＥＰＲＯＭの構成を概略的に示す図である。 従来のＥＰＲＯＭのメモリセルの構成を概略的に示す図である。 従来のＥＰＲＯＭの問題点を説明するための図（その１）である。 従来のＥＰＲＯＭの問題点を説明するための図（その２）である。

符号の説明

１０_０，１０_１，…，１０_ｎ メモリアレイ、
１１，１１ａ，１１ｂ，１１ｃ，１１ｄ メモリセル、
１２_０，１２_２，…，１２_ｙ１，１２_ｚ１ 偶数番目のドレイン線に接続されたＭＯＳトランジスタ、
１２_１，１２_３，…，１２_ｙ２，１２_ｚ２ 奇数番目のドレイン線に接続されたＭＯＳトランジスタ、
１３ 書込み制御線、
１４_０，１４_１，…，１４_ｙ，１４_ｚ ソース線に接続されたＮＭＯＳトランジスタ、
２０_０，２０_１，…，２０_ｎ ワード線駆動回路、
３０Ａ 書込み制御回路、
３１ 基準電位発生部、
４０Ａ_１，４０Ａ_２，４０Ａ_３，４０Ａ_４，４０Ｃ データ書込み回路、
４１ インバータ、
４２，４３ ＮＯＲゲート、
４４，４５ ＮＭＯＳトランジスタ、
５０ 遅延回路、
７０ 制御信号生成回路、
Ｎ４０ データ書込み回路の出力ノード、
ＢＬ_０，ＢＬ_１，…，ＢＬ_ｙ，ＢＬ_ｚ ビット線、
ＤＬ_０，ＤＬ_１，…，ＤＬ_ｙ，ＤＬ_ｚ ドレイン線、
ＳＬ_０，ＳＬ_１，…，ＳＬ_ｙ，ＳＬ_ｚ ソース線、
ＷＬ_０，ＷＬ_１，…，ＷＬ_ｎ ワード線、
ＧＡ ゲート、
ＤＲ_ａ，ＤＲ_ｂｃ，ＤＲ_ｄ ドレイン、
ＳＯＵ_ａｂ，ＳＯＵ_ｃｄ ソース、
ＦＧ_ａ，ＦＧ_ｂ，ＦＧ_ｃ，ＦＧ_ｄ フローティングゲート。

Claims (6)

1. 複数のワード線と、
   複数のドレイン線と、
   複数のソース線と、
   ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
   第１の制御信号及び書込みデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
   前記第１の制御信号よりも遅れて与えられる第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
   アドレス信号及び前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路とを有し、
   前記書込み制御回路は、前記第２の制御信号でデータ書込み動作が指示されたときに、前記ワード線駆動回路により選択されたメモリセルに前記ドレイン線を介してデータ書込み用の高レベルのドレイン駆動電位を出力し、前記第２の制御信号でデータ書込み動作が指示されていないときには、前記ドレイン駆動電位を低レベルにして出力し、
   前記データ書込み回路は、前記第２の制御信号でデータ書込み動作が指示されたときに、前記選択されたメモリセルに書込むべきデータの論理値に対応して前記ドレイン駆動電位と略同じ又は前記ドレイン駆動電位よりも低い書込み電位を生成し、前記選択されたメモリセルに前記ソース線を介して前記ソース駆動電位として与え、前記第２の制御信号でデータ書込み動作が指示されていないときには、前記書込み制御回路から出力される当該低レベルの前記ドレイン駆動電位に基づいてソース駆動電位を生成し、前記ソース線を介して前記メモリセルに与え、
   前記データ書込み回路は、前記第２の制御信号でデータ書込み動作が指示されたときに前記ソース駆動電位として与えられる前記ドレイン駆動電位と略同じ当該書込み電位を、前記書込み制御回路から出力される前記ドレイン駆動電位に基づいて生成する
   ことを特徴とする半導体記憶装置。
2. 前記第１の制御信号を遅延させて前記第２の制御信号を生成する遅延回路をさらに有することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１の制御信号でデータ書込み動作が指示されたときに、前記選択されたメモリセルに書込むべきデータによってフローティングゲートに電荷を蓄積することが指定されている場合に限り、前記第２の制御信号を生成して出力する制御信号生成回路をさらに有することを特徴とする請求項１に記載の半導体記憶装置。
4. 複数のワード線と、
   複数のドレイン線と、
   複数のソース線と、
   ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
   第１の制御電位又は第２の制御電位に設定される第１の制御信号、及び、第１又は第２の論理値に対応する書込みデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
   第３の制御電位又は第４の制御電位に設定される第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
   アドレス信号及び前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路とを有し、
   前記メモリセルへのデータ書込みに際して、
   前記第１の制御信号は第１の制御電位から第２の制御電位に切り替わり、前記第２の制御信号は前記第１の制御信号の第２の制御電位への切り替わりよりも遅れて第３の制御電位から第４の制御電位に切り替わり、
   前記書込み制御回路は、前記ドレイン駆動電位を、前記第２の制御信号が第３の制御電位のときに第１の駆動電位とし、前記第２の制御信号が第４の制御電位になると第１の駆動電位より高い第２の駆動電位とし、
   前記ワード線駆動回路は、選択されたワード線を、前記第２の制御信号が第１の制御電位のときに第３の駆動電位とし、前記第２の制御信号が第４の制御電位になると第３の駆動電位より高い第４の駆動電位とし、
   前記データ書込み回路は、前記ソース駆動電位を、前記第１の制御信号の第２の制御電位への切り替わり時点から前記第２の制御信号の第４の制御電位への切り替わり時点までの期間、ドレイン駆動電位よりも低い電位とし、前記第２の制御信号が第４の制御電位である期間、前記書込みデータが採るべき論理値に応じて、前記ドレイン駆動電位と略同じ第５の駆動電位又は前記ドレイン駆動電位よりも低い第６の駆動電位とし、
   前記データ書込み回路は、前記書込み制御回路から出力される前記ドレイン駆動電位に基づいて前記第５の駆動電位を生成する
   ことを特徴とする半導体記憶装置。
5. 複数のワード線と、
   複数のドレイン線と、
   複数のソース線と、
   ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
   第１の制御信号、及び、第１又は第２の論理値に対応する書込みデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
   第１の制御電位又は第２の制御電位に設定される前記第１の制御信号を遅延させて第２の制御信号を生成する遅延回路と、
   第３の制御電位又は第４の制御電位に設定される前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
   アドレス信号及び前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路とを有し、
   前記メモリセルへのデータ書込みに際して、
   前記書込み制御回路は、前記ドレイン駆動電位を、前記第２の制御信号が第３の制御電位のときに第１の駆動電位とし、前記第２の制御信号が第４の制御電位になると第１の駆動電位より高い第２の駆動電位とし、
   前記ワード線駆動回路は、選択されたワード線を、前記第２の制御信号が第３の制御電位のときに第３の駆動電位とし、前記第２の制御信号が第４の制御電位になると第３の駆動電位より高い第４の駆動電位とし、
   前記データ書込み回路は、前記ソース駆動電位を、前記第１の制御信号の第２の制御電位への切り替わり時点から前記第２の制御信号の第４の制御電位への切り替わり時点までの期間、ドレイン駆動電位よりも低い電位とし、前記第２の制御信号が第４の制御電位である期間、前記データが採るべき論理値に応じて、前記ドレイン駆動電位と略同じ第５の駆動電位又は前記ドレイン駆動電位よりも低い第６の駆動電位とし、
   前記データ書込み回路は、前記書込み制御回路から出力される前記ドレイン駆動電位に基づいて前記第５の駆動電位を生成する
   ことを特徴とする半導体記憶装置。
6. 複数のワード線と、
   複数のドレイン線と、
   複数のソース線と、
   ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
   第１の制御電位又は第２の制御電位に設定される第１の制御信号、及び、第１又は第２の論理値に対応するデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
   第３の制御電位又は第４の制御電位に設定される第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
   アドレス信号及び前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路と、
   前記メモリセルへのデータ書込みに際して、前記第１の制御信号が第２の制御電位であるときに、前記選択されたメモリセルに書込むべきデータによって前記フローティングゲートに電荷を蓄積することが指定されている場合に、前記第２の制御信号を前記第４の制御電位に切り替える制御信号生成回路とを有し、
   前記書込み制御回路は、前記ドレイン駆動電位を、前記第２の制御信号が第３の制御電位のときに第１の駆動電位とし、前記第２の制御信号が第４の制御電位になると第１の駆動電位より高い第２の駆動電位とし、
   前記ワード線駆動回路は、選択されたワード線を、前記第２の制御信号が第３の制御電位のときに第３の駆動電位とし、前記第２の制御信号が第４の制御電位になると第３の駆動電位より高い第４の駆動電位とし、
   前記データ書込み回路は、前記ソース駆動電位を、前記第１の制御信号の第２の制御電位への切り替わり時点から前記第２の制御信号の第４の制御電位への切り替わり時点までの期間、ドレイン駆動電位よりも低い電位とし、前記第２の制御信号が第４の制御電位である期間、前記書込みデータが採るべき論理値に応じて、前記ドレイン駆動電位と略同じ第５の駆動電位又は前記ドレイン駆動電位よりも低い第６の駆動電位とし、
   前記データ書込み回路は、前記書込み制御回路から出力される前記ドレイン駆動電位に基づいて前記第５の駆動電位を生成する
   ことを特徴とする半導体記憶装置。

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