JP2008269727A - 昇圧回路、半導体記憶装置およびその駆動方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、コントロールゲートを有し、情報を保持するメモリセルが行列状に複数個配置されてなるメモリセルアレイと、行方向に延び、それぞれが1つの行のメモリセルのコントロールゲートに接続された複数のワード線と、列方向に延び、メモリセルのソースまたはドレインに接続された複数のビット線と、複数のワード線から任意のワード線を選択するローデコーダと、複数のビット線から任意のビット線を選択するカラムデコーダと、電源電圧よりも高い電圧を生成する昇圧回路と、ローデコーダと昇圧回路との接続経路上に設けられた第1のスイッチとを備えている。
【選択図】図4
Description
図1(a)は、本発明の第1の実施形態に係る半導体記憶装置において、メモリセル100を示す図であり、(b)〜(d)は、各動作モードでメモリセル100に印加する電位を生成するために必要となる昇圧回路とレギュレータを示す図である。メモリセル100はMONOSなどのフラッシュメモリであり、各動作モードで各部に印加される電位は例えば従来例と同じく表1に示す電位となっている。
図1(b)〜(d)では、各動作モードを実現する回路構成例を示したが、本発明の第2の実施形態として、面積増加をともなわずに図1(b)〜(d)に示す動作モードを実現できる半導体記憶装置について説明する。
ここで、ILは正側電源ノード528のリーク電流であり、tPは時刻t2〜t3の書込み時間であり、Csは正側電源ノード528の寄生容量を意味するものとする。
図1および図4で説明したように、書込み動作時に選択されたメモリセルのコントロールゲートへ与える10V程度の電位と、チャネル電流を供給するために選択されたメモリセルのドレインへ与える4〜7V程度の電位とを一つの昇圧回路で供給するメモリ構成とする場合での、効率的な電圧発生を可能とする昇圧回路構成例を以下に説明する。
図7は、本発明の第4の実施形態に係る昇圧回路の構成例を示す図である。本実施形態の昇圧回路700は、動作状態に応じて構成を切り替えることにより電源回路のサイズ縮小を実現する昇圧回路である。
図8は、本発明の第5の実施形態に係る半導体記憶装置の書込み時の駆動方法を示す波形図である。本実施形態の方法によれば、ページモード書込みなどのように、同一ワード線に接続されたメモリセルを順次選択して、連続的な書込みを行なう場合においても、コントロールゲートに印加する10V程度の電位を維持することが可能となる。半導体記憶装置の回路構成は図4に示すとおりとする。
102 正昇圧回路
104 ビット線電位発生回路
105 読み出しバイアストランジスタ
106 ゲート電位レギュレータ
108 ドレイン電位レギュレータ
110 負電位発生回路
112、410、708、710 スイッチ
114 容量
402 メモリセルアレイ
406 カラム選択ゲート
407 ソース・ドレイン選択ゲート
408 センスアンプ
412 書込み回路
414 ローデコーダ
416 カラムデコーダ
418 ソース・ドレインデコーダ
422、424 マルチプレクサ
426 コントロール回路
428 検知回路
430 検知信号
500 選択回路
502 デコード部
504 レベルシフタ部
506 ドライバ部
508 NAND回路
510 インバータ
512、514 Nチャネル型トランジスタ
516、518 Pチャネル型トランジスタ
520、522 トランジスタ
524 Nウェル
526 負側電源ノード
528 正側電源ノード
600 昇圧回路
602、702 昇圧ユニット
604、704、706 昇圧ブロック
608 電荷転送トランジスタ
610 トランジスタ
612 ポンピング容量
614 昇圧容量
700 昇圧回路
BL0、BL1、BL2、BL3 ビット線
SD0、SD1 選択信号
WL0、WL2 ワード線
YG0〜YG3 選択信号
Claims (16)
- コントロールゲートを有し、情報を保持するメモリセルが行列状に複数個配置されてなるメモリセルアレイと、
行方向に延び、それぞれが1つの行の前記メモリセルの前記コントロールゲートに接続された複数のワード線と、
列方向に延び、前記メモリセルのソースまたはドレインに接続された複数のビット線と、
前記複数のワード線から任意のワード線を選択するローデコーダと、
前記複数のビット線から任意のビット線を選択するカラムデコーダと、
電源電圧よりも高い電圧を生成する昇圧回路と、
前記ローデコーダと前記昇圧回路との接続経路上に設けられた第1のスイッチとを備えている半導体記憶装置。 - 前記昇圧回路の出力が供給され、入力された書込みデータに応じて前記カラムデコーダにより選択された任意のビット線に書込み電位を出力する書込み回路と、
前記書込み回路および前記第1のスイッチの動作タイミングを制御するコントロール回路とをさらに備えていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記昇圧回路と前記書込み回路の間に電圧レギュレータをさらに備えたことを特徴とする請求項2に記載の半導体記憶装置。
- 前記第1のスイッチは、前記メモリセルへのデータ書込み時に所定の期間導通して前記ローデコーダ内の電源ノードを充電した後、非導通となることを特徴とする請求項2または3に記載の半導体記憶装置。
- 前記コントロール回路は、前記第1のスイッチが非導通となった後に昇圧された前記昇圧回路からの出力を選択された前記ワード線に供給するように制御信号を出力することを特徴とする請求項4に記載の半導体記憶装置。
- 前記ローデコーダに負電位を供給する負電位発生回路をさらに備えていることを特徴とする請求項4または5に記載の半導体記憶装置。
- 前記半導体記憶装置は、前記ローデコーダに供給される電位を検知し、検知結果を前記コントロール回路に出力する検知回路をさらに備え、
前記コントロール回路は、前記メモリセルへのデータ書込み時に前記第1のスイッチが非導通状態となった後に前記ローデコーダに供給される電位が所定値以下になった場合、前記第1のスイッチを導通させ、前記ローデコーダ内の電源ノードを充電させることを特徴とする請求項4〜6のうちいずれか1つに記載の半導体記憶装置。 - 前記昇圧回路は、入力電圧を昇圧し、第1の昇圧容量を有する第1の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第1の昇圧ブロックと、入力電圧を昇圧し、第2の昇圧容量を有する第2の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第2の昇圧ブロックとを有していることを特徴とする請求項2〜7のうちいずれか1つに記載の半導体記憶装置。
- 前記第2の昇圧容量は前記第1の昇圧容量よりも容量が小さく、前記第1の昇圧ブロックの出力部は前記第2の昇圧ブロックの入力部に接続され、
前記第2の昇圧ブロックの出力電位は書込み動作時に前記ローデコーダに供給され、前記第1の昇圧ブロックの出力電位は前記書込み回路を介して選択された前記ビット線に供給されることを特徴とする請求項8に記載の半導体記憶装置。 - 前記昇圧回路は、前記第1の昇圧ブロックと前記第2の昇圧ブロックとを直列に接続させる第2のスイッチと、前記第1の昇圧ブロックの出力部と前記第2の昇圧ブロックの出力部との間に設けられた第3のスイッチとをさらに有しており、前記第2のスイッチおよび前記第3のスイッチにより前記第2の昇圧ブロックは、前記第1の昇圧ブロックと直列に接続するか並列に接続するかが切り替えられることを特徴とする請求項8に記載の半導体記憶装置。
- コントロールゲートを有し、情報を保持するメモリセルが行列状に複数個配置されてなるメモリセルアレイと、
行方向に延び、それぞれが1つの行の前記メモリセルの前記コントロールゲートに接続された複数のワード線と、
列方向に延び、前記メモリセルのソースまたはドレインに接続された複数のビット線と、
前記複数のワード線から任意のワード線を選択するローデコーダと、
前記複数のビット線から任意のビット線を選択するカラムデコーダと、
入力電圧を昇圧し、第1の昇圧容量を有する第1の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第1の昇圧ブロックと、入力電圧を昇圧し、第2の昇圧容量を有する第2の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第2の昇圧ブロックとを有しており、電源電圧よりも高い第1の電圧と前記第1の電圧より低い第2の電圧とを生成する昇圧回路と、
前記ローデコーダと前記昇圧回路との接続経路上に設けられたスイッチとを備えている半導体記憶装置。 - 入力電圧を昇圧し、第1の昇圧容量を有する第1の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第1の昇圧ブロックと、
入力電圧を昇圧し、第2の昇圧容量を有する第2の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第2の昇圧ブロックとを備え、
電源電圧よりも高い第1の電圧と前記第1の電圧より低い第2の電圧とを生成する昇圧回路。 - 前記第2の昇圧容量は前記第1の昇圧容量よりも容量が小さく、前記第1の昇圧ブロックの出力部は前記第2の昇圧ブロックの入力部に接続され、
前記第2の電圧は前記第1の昇圧ブロックから出力され、
前記第1の電圧は前記第2の昇圧ブロックから出力されることを特徴とする請求項12に記載の昇圧回路。 - 前記昇圧回路は、前記第1の昇圧ブロックと前記第2の昇圧ブロックとを直列に接続させる第2のスイッチと、前記第1の昇圧ブロックの出力部と前記第2の昇圧ブロックの出力部との間に設けられた第3のスイッチとをさらに有しており、前記第2のスイッチおよび前記第3のスイッチにより前記第2の昇圧ブロックは、前記第1の昇圧ブロックと直列に接続するか並列に接続するかが切り替えられることを特徴とする請求項12に記載の昇圧回路。
- コントロールゲートを有し、情報を保持するメモリセルが行列状に複数個配置されてなるメモリセルアレイと、行方向に延び、それぞれが1つの行の前記メモリセルの前記コントロールゲートに接続された複数のワード線と、列方向に延び、前記メモリセルのソースまたはドレインに接続された複数のビット線と、前記複数のワード線から任意のワード線を選択するローデコーダと、前記複数のビット線から任意のビット線を選択するカラムデコーダと、電源電圧よりも高い電圧を生成する昇圧回路と、前記ローデコーダと前記昇圧回路との接続経路上に設けられたスイッチとを備えている半導体記憶装置の駆動方法であって、
前記メモリセルへのデータ書込み時に、前記スイッチを導通状態にして前記ローデコーダ内の電源ノードを充電するステップ(a)と、
前記ステップ(a)の後、前記スイッチを非導通にして昇圧された前記昇圧回路からの出力を選択された前記ワード線に供給してデータ書込みを行うステップ(b)とを備えている半導体記憶装置の駆動方法。 - 前記半導体記憶装置は、
前記昇圧回路の出力が供給され、入力された書込みデータに応じて前記カラムデコーダにより選択された任意のビット線に書込み電位を出力する書込み回路と、
前記書込み回路および前記第1のスイッチの動作タイミングを制御するコントロール回路と
前記ローデコーダに供給される電位を検知し、検知結果を前記コントロール回路に出力する検知回路とをさらに備え、
前記ステップ(b)は、
前記ローデコーダに選択された前記メモリセルにデータを順次連続的に書き込むステップ(b1)と、
前記ローデコーダに供給される電位が所定値以下になった場合、前記スイッチを導通させ、前記ローデコーダ内の電源ノードを充電させてから前記メモリセルにデータを書込む
ステップ(b2)とを有していることを特徴とする請求項15に記載の半導体記憶装置の駆動方法。
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