JPH11238391A - 半導体回路 - Google Patents

Abstract

(57)【要約】 【課題】一つの昇圧回路から複数の昇圧電位供給先へ昇
圧電位を供給する時のタイミング設定上の制約をなく
し、昇圧電位を簡便に供給する。 【解決手段】昇圧回路１０の出力側に、ゲート・ドレイ
ンが接続されたＮＭＯＳトランジスタ１４のドレイン・
ソース間を介してリミッタ１３が接続されており、トラ
ンジスタ１４のソースは切り替え回路１１−１を介して
昇圧電位供給先１２−１に接続され、トランジスタ１４
のドレインは切り替え回路１１−２を介して昇圧電位供
給先１２−２に接続されている。昇圧電位供給先１２−
１の電位が昇圧回路の出力電位よりも高くなっても、電
荷が切り替え回路１１−２に流れないようにダイオード
接続のトランジスタ１４が防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体回路に係り、
特に昇圧回路、電圧リミッタ、昇圧電位転送ゲートを有
する半導体回路に関するものであり、例えば半導体メモ
リの昇圧系制御回路に適用される。

【０００２】

【従来の技術】従来、半導体基板（チップ）中に複数の
昇圧電位供給先が存在する場合、当該半導体基板中に
は、昇圧回路、電圧リミッタ、昇圧電位供給先切り替え
用の切り替え回路（昇圧電位転送ゲートを含む）が形成
される。

【０００３】図２３は、昇圧回路、電圧リミッタ、切り
替え回路の従来例を示している。

【０００４】なお、本例では、説明を簡単にするため、
二つの昇圧電位供給先を有する場合について述べること
にする。

【０００５】昇圧回路１０と二つの昇圧電位供給先１２
−１，１２−２の間に対応してＣＭＯＳ型の切り替え回
路１１−１，１１−２が接続されており、昇圧回路１０
の出力端にリミッタ（電圧リミッタ）１３が接続されて
いる。

【０００６】各切り替え回路１１−１，１１−２は、Ｐ
ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ＮＭＯＳトラン
ジスタＮ１，Ｎ２およびインバータＩＮＶから構成され
ている。

【０００７】各切り替え回路１１−１，１１−２におい
て、昇圧電位転送ゲートであるトランジスタＰ３は、ソ
ースが昇圧回路１０の出力端に接続され、ドレインが昇
圧電位供給先１２−１あるいは１２−２に接続される。

【０００８】そして、トランジスタＰ１，Ｎ１は、昇圧
回路１０の出力端と接地点の間に直列接続されており、
同様に、トランジスタＰ２，Ｎ２も、昇圧回路１０の出
力端と接地点の間に直列接続されている。

【０００９】上記トランジスタＰ１のゲートは、トラン
ジスタＰ２，Ｎ２の接続点およびトランジスタＰ３のゲ
ートにそれぞれ接続されており、トランジスタＰ２のゲ
ートは、トランジスタＰ１，Ｎ１の接続点に接続されて
いる。なお、トランジスタＰ１，Ｐ２，Ｐ３の基板電位
は、ソース電位と等しくなっている。

【００１０】そして、トランジスタＮ１のゲートには、
切り替え回路１１−１，１１−２に対応して入力する切
り替え信号Ｓ１，Ｓ２の一方が印加され、トランジスタ
Ｎ２のゲートには、上記切り替え信号Ｓ１，Ｓ２の反転
信号の一方が入力される。

【００１１】上記構成の半導体回路において、切り替え
信号Ｓ１を“Ｌ”レベル（切り替え信号Ｓ２を“Ｈ”レ
ベル）に設定することにより、切り替え回路１１−１の
トランジスタＮ２がオンになってそのドレインが接地レ
ベルになり、切り替え回路１１−１の昇圧電位転送ゲー
ト用のトランジスタＰ３がオンになり、昇圧電位供給先
１２−１に昇圧電位が供給される。

【００１２】これに対して、切り替え信号Ｓ１をハイレ
ベル“Ｈ”（切り替え信号Ｓ２をロウレベル“Ｌ”）に
設定することにより、切り替え回路１１−２のトランジ
スタＮ２がオンになってそのドレインが接地レベルにな
り、切り替え回路１１−２の昇圧電位転送ゲート用のト
ランジスタＰ３がオンになり、昇圧電位供給先１２−２
に昇圧電位が供給される。

【００１３】しかし、図２３に示した半導体回路では、
ＣＭＯＳ型の切り替え回路を使用しているので、閾値落
ちが発生しないという利点があるが、その反面、昇圧電
位供給先１２−１，１２−２の電位が昇圧回路１０の出
力端の電位よりも高くなった場合に、切り替え回路１１
−１，１１−２のトランジスタＰ３がフォワードにな
り、ＣＭＯＳラッチアップを引き起こすという欠点があ
る。

【００１４】なお、昇圧電位供給先の電位が昇圧回路の
出力端の電位よりも高くなるという状況は、以下の二つ
の場合で起こる。

【００１５】（１）昇圧電位供給先１２−１に昇圧電位
を供給した後、昇圧電位供給先１２−２に昇圧電位を供
給する場合。

【００１６】この場合、昇圧電位供給先１２−１から切
り替え回路１１−１を経由して昇圧電位供給先１２−２
の方へ電荷が流れ込むので、切り替え回路１１−１のト
ランジスタＰ３がフォワードになる。これにより流れる
電荷の量は、昇圧電位供給先１２−１の容量が大きいほ
ど多い。

【００１７】また、切り替え回路１１−１，１１−２の
間の距離が、昇圧回路１０と切り替え回路１１−２の間
の距離に比べて短い場合に、切り替え回路１１−１のト
ランジスタＰ３がフォワードになり易い。

【００１８】（２）リカバリ動作を行う場合、即ち、昇
圧回路１０および昇圧電位供給先１２−１，１２−２か
ら電荷を放電させる場合。

【００１９】例えば、昇圧回路１０からの放電と昇圧電
位供給先からの放電を同時に行っても、昇圧回路１０の
放電の方が昇圧電位供給先の放電よりも早い時、昇圧電
位供給先の電位が昇圧回路１０の出力端の電位よりも高
くなるという状況が一時的に発生する。

【００２０】このような状況の発生を防ぐため、図２３
のような一つの昇圧回路１０から複数の昇圧電位供給先
へ昇圧電位を供給する半導体回路を用いる時は、次のよ
うなタイミング上の制約を課している。

【００２１】（１）一つの昇圧回路１０から複数の昇圧
電位供給先の全てに昇圧電位を同時に供給する。即ち、
複数の切り替え回路１１−１，１１−２を同時に起動
し、全ての昇圧電位供給先に同時に昇圧電位を供給す
る。

【００２２】（２）リカバリ動作の際には、切り替え回
路１１−１，１１−２により昇圧回路１０と昇圧電位供
給先を電気的に切り離した状態で昇圧電位供給先の放電
を行い、この後、昇圧回路１０の放電を実行する。

【００２３】以上のようなタイミング上の制約を課すこ
とにより、切り替え回路１１−１，１１−２内のトラン
ジスタＰ３がフォワードになるという状況を回避でき
る。

【００２４】しかし、反面、タイミング設定上の自由度
が減ってしまうという難点も生じる。特に、実際の回路
設計をしていく上では、昇圧電位を二つ以上の供給先に
別々のタイミングで供給したいという状況もある。従っ
て、特に前記（１）の制約は、回路設計に際して、非常
に大きな制限を加えることになる。

【００２５】ここで、具体例として、図２３に示したよ
うな半導体回路が、図２４に示すようなブロック構成を
有するＥＥＰＲＯＭ（電気的書き換え可能な不揮発性半
導体メモリ）の昇圧系制御回路に適用された場合の動作
と関連して上記の問題点を詳述する。

【００２６】図２４に示すＥＥＰＲＯＭにおいて、１は
“１”、“０”のデータを記憶するメモリセルアレイ、
２はデータ書込み／読み出しを行うためのセンスアンプ
（兼データラッチ回路）、３はアドレスに対応するセル
データにアクセスするためにワード線選択を行うロウデ
コーダ、４はビット線選択を行うカラムデコーダ、５は
カラムゲート（カラム選択スイッチ）、６はアドレスデ
ータや書き込みデータ、読み出しデータの外部との入出
力を行なうデータ入出力バッファ（Ｉ／Ｏバッファ）、
７は様々な動作モードに応じて各種の制御信号を生成す
る制御回路、８は書込み電圧、消去電圧、読み出し電圧
等を発生する昇圧回路である。

【００２７】図２５は、ＥＥＰＲＯＭのメモリセルの断
面構造を示している。

【００２８】このメモリセルは、例えばＰ型シリコン基
板２５０上のセル領域用のＮ型ウエル（セルＮウエル）
２５１内のセル形成用のＰ型ウエル（セルＰウエル）２
５２上に形成された二層ゲート構造のＮチャネルＭＯＳ
ＦＥＴからなるセルトランジスタが用いられている。

【００２９】即ち、セルトランジスタは、セルＰウエル
２５２の表層部にソース、ドレイン領域用のｎ+ 型拡散
層２５３が形成され、チャネル領域上に薄いゲート絶縁
膜（トンネル絶縁膜）２５４を介して浮遊ゲートＦＧが
形成され、浮遊ゲートＦＧ上に浮遊ゲート・制御ゲート
間絶縁膜２５５を介して制御ゲートＣＧが形成されてい
る。

【００３０】このセルトランジスタは、浮遊ゲートＦＧ
内の電荷量に応じてゲート閾値電圧が決まるので、これ
を利用して情報の記憶を行っている。具体的には、浮遊
ゲートＦＧに電子が注入されて閾値が正（約２Ｖ）にな
った状態をデータ“０”とし、逆に、浮遊ゲートＦＧか
ら電子が排除されて閾値が負（約−２Ｖ）になった状態
をデータ“１”と定義している。

【００３１】この場合、浮遊ゲートＦＧに電子を注入す
る際は、制御ゲートＣＧを高電圧（例えば約２０Ｖ）、
セルトランジスタのチャネル電位を０Ｖとすることによ
り、トンネル絶縁膜２５４にＦＮトンネル電流を流す。
浮遊ゲートＦＧから電子を排除する際は、制御ゲートＣ
Ｇを０Ｖとし、セルウエル領域の電圧を２０Ｖとする。

【００３２】セルデータの読み出しは、制御ゲートＣＧ
を０Ｖとし、セルトランジスタがドレイン電流を流すか
否かを検出して“１”／“０”と判定する。

【００３３】図２６は、ＥＥＰＲＯＭの一つとして実現
されているＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ
における１つのＮＡＮＤセル部の等価回路を示してい
る。

【００３４】即ち、複数個（本例では１６個）のセルト
ランジスタＭＣ1 〜ＭＣ16を、隣接するセル同士でソー
ス、ドレインを共有する形で直列接続してＮＡＮＤセル
を構成している。そして、ＮＡＮＤセルのドレイン側、
ソース側にそれぞれ対応して第１の選択ゲートトランジ
スタＳ１および第２の選択ゲートトランジスタＳ２が接
続されたＮＡＮＤセルユニットをビット線・ソース線間
に接続している。

【００３５】ここで、ＣＧi （i=1 〜16）はセルトラン
ジスタＭＣ1 〜ＭＣ16の制御ゲートに接続された制御ゲ
ート線（ワード線）であり、ＳＧＤは第１の選択ゲート
トランジスタＳ１のゲートに接続された第１の選択ゲー
ト線、ＳＧＳは第２の選択ゲートトランジスタＳ２のゲ
ートに接続された第２の選択ゲート線である。

【００３６】なお、上記ＮＡＮＤセルユニットはセルウ
エル領域上に形成されており、複数のＮＡＮＤセルユニ
ットを全体として二次元の行列状に配列してメモリセル
アレイを構成している。

【００３７】図２７は、図２６のＮＡＮＤセルユニット
がマトリクス状に配列されたメモリセルアレイの等価回
路を示している。

【００３８】図２７において、列方向に配設されたＢＬ
は、同一列のＮＡＮＤセルユニットの一端側に接続され
たビット線であり、行方向に配設されたＳＬは、同一行
のＮＡＮＤセルユニットの他端側に接続されたソース線
である。

【００３９】また、行方向に配設されたＣＧi は、同一
行のセルトランジスタＭＣi の制御ゲートに接続された
制御ゲート線（ワード線）である。また、行方向に配設
されたＳＧＤは、同一行の第１の選択ゲートトランジス
タＳ１のゲートに接続された第１の選択ゲート線であ
り、行方向に配設されたＳＧＳは、同一行の第２の選択
ゲートトランジスタＳ２のゲートに接続された第２の選
択ゲート線である。

【００４０】ここで、制御ゲート線ＣＧi の１本に共通
に接続されている同一行のメモリセルの集合（例えば５
２８バイト分のメモリセル）を１ページと呼び、さら
に、制御ゲート線ＣＧi （i=1 〜16）に各対応するペー
ジの集合（ＮＡＮＤセルユニットの集合）を１ＮＡＮＤ
ブロックまたは単に１ブロックと呼ぶ。

【００４１】ＮＡＮＤ型ＥＥＰＲＯＭでは、ページ単位
で書込むページ書込み方式やページ単位で読み出すペー
ジ読み出し方式を採用し、１ブロックのメモリセルをほ
ぼ同時に消去するブロック消去方式を採用することが多
い。

【００４２】ページ書込み方式は、１ページ分のメモリ
セルに複数の列線から同時にデータを書込む方式であ
り、ページ読み出し方式は、１ページ分のメモリセルか
ら記憶データを同時に複数の列線に読み出してセンス増
幅する方式である。

【００４３】ＥＥＰＲＯＭでは、閾値電圧を測定するこ
とやストレス試験等のテストモード的な使用を除いて
は、基本的な動作モードは、書き込み動作、消去動作、
読み出し動作の３つである。

【００４４】このように各動作モードのモード信号に応
じて、昇圧系制御回路は、図２４中の昇圧回路８内に設
けられた様々な電圧を生成する数種類の昇圧回路の中か
ら１つを選択し、定められた時間にローデコーダ３に接
続する。これにより、各動作モードに応じて、ワード線
には様々な電圧が印加される。

【００４５】次に、ＮＡＮＤ型ＥＥＰＲＯＭのデータ書
込み動作、データ読み出し動作、データ消去動作の原理
について詳細に説明する。

【００４６】（１）データ書込み時（図２８参照） まず、１ページ分の書き込みデータを入出力バッファか
らセンスアンプに読み込み、データ“０”、“１”に応
じて０Ｖ、書き込み禁止電圧Ｖmbl （例えば８Ｖ）に増
幅して１ページ分のビット線に転送する。これにより、
ビット線ＢＬは、書き込みデータに応じて０Ｖまたは８
Ｖが印加される。

【００４７】この後、書き込み対象となる選択ブロック
の選択ゲート線ＳＧＤには例えば１３Ｖに昇圧された第
１の中間電位Ｖmsg 、選択ページの制御ゲート線ＣＧi
には例えば２０Ｖに昇圧された書き込み電圧Ｖpp（Ｖpg
m ）、非選択ページの制御ゲート線ＣＧi には例えば１
２Ｖに昇圧された第２の中間電位Ｖmwl （転送許可電位
Ｖpass）、選択ゲート線ＳＧＳには０Ｖを印加する。

【００４８】これにより、選択ページのセル（選択セ
ル）に直列に接続されている第１の選択ゲートトランジ
スタＳ１がオンになり、また、“０”書込みの対象とな
る選択セルよりビット線側に非選択ページのセル（非選
択セル）が挿入されている場合にもその非選択セルがオ
ンになる。

【００４９】その結果、“０”書込みの対象となる選択
セルは、ビット線から０Ｖがチャネルに伝達され、制御
ゲートは２０Ｖであるので、浮遊ゲートは制御ゲートと
の間の容量結合で上昇して浮遊ゲート・基板（セルＰウ
エル）間に高電圧が加わり、基板から浮遊ゲートに電子
がトンネル注入されて閾値電圧が正方向に移動する。

【００５０】これに対して、“１”書込みの選択セル
は、ビット線から書き込み禁止電圧Ｖmbl （例えば８
Ｖ）がチャネルに伝達され、制御ゲートは２０Ｖである
ので、浮遊ゲート・基板（セルＰウエル）間に電位差が
小さく、電子の注入が行われない。

【００５１】なお、非選択セルは、制御ゲートに第２の
中間電位Ｖmwls（例えば１２Ｖ）が印加されているの
で、電子の注入は行われない。

【００５２】（２）データ読み出し時（図２９参照） ビット線ＢＬをプリチャージした後にフローティング状
態、ソース線を０Ｖにし、読み出し対象となる選択ブロ
ックの選択ゲート線ＳＧＤ、ＳＧＳに読み出し電圧Ｖre
ad（例えば４．５Ｖ）および非選択ページの制御ゲート
線ＣＧi にも読み出し電圧Ｖreadを供給し、選択ページ
の制御ゲート線ＣＧi に０Ｖを供給する。この状態で一
定時間放置し、ビット線電位が０Ｖに低下するか否かを
検出することにより行われる。

【００５３】即ち、選択セルの記憶データが“０”（セ
ルの閾値Ｖth＞０）であれば、選択セルはオフになり、
それに連なるビット線はプリチャージ電位を保つが、選
択セルの記憶データが“１”（セルの閾値Ｖth＜０）で
あれば、選択セルはオンし、それに連なるビット線はプ
リチャージ電位からΔｖだけ下がる。

【００５４】これらのビット線電位をセンスアンプで検
出することによって、選択セルのデータ“１”または
“０”が読み出される。

【００５５】（３）データ消去時 ビット線ＢＬ、ソース線ＳＬをフローティング状態に
し、消去対象となる選択ブロックの全ての制御ゲート線
ＣＧi を０Ｖとし、非選択ブロックの全ての制御ゲート
線ＣＧi はフローティング状態にし、セルＰウエルおよ
びセルＮウエルに２０Ｖ程度に昇圧された消去電圧Ｖpp
e （Ｖera ）を印加する。

【００５６】この時、選択ブロックのメモリセルは、セ
ルウエル電圧Ｖppe と制御ゲート電圧（０Ｖ）とによっ
てＦＮトンネル電流が流れ、浮遊ゲートの電子がウエル
に放出され、閾値電圧が負方向に移動することにより、
ブロック単位でほぼ同時に消去される。

【００５７】これに対して、非選択ブロックのメモリセ
ルは、フローティング状態の制御ゲートがセルＰウエル
の充電に伴って容量結合によりＶppe に昇圧され、制御
ゲート、セルＰウエルともに消去電圧Ｖppe であるので
消去は行われない。

【００５８】次に、前記したようなデータ書込み時に４
種類の電圧、つまり、Ｖpp（＝２０Ｖ程度）、Ｖmsg
（＝１３Ｖ程度）、Ｖmwl （＝１２Ｖ程度）、Ｖmbl
（＝８Ｖ程度）を印加するタイミングおよびそれに関連
する回路について説明する。

【００５９】図３０は、図２７中の１個のＮＡＮＤセル
ユニット、１本のビット線ＢＬ、１本のソース線ＳＬ、
１個のセンスアンプＳ／Ａを代表的に取り出して一例を
示している。

【００６０】図３０において、Ｓ１は第１の選択ゲート
トランジスタ、ＭＣ1 〜ＭＣ16はセルトランジスタ、Ｓ
２は第２の選択ゲートトランジスタ、ＢＬはビット線、
ＳＧＤは選択ゲート線、ＣＧ1 〜ＣＧ16は制御ゲート線
（ワード線）、ＳＧＳは第２の選択ゲート線、ＳＬはソ
ース線である。

【００６１】センスアンプＳ／Ａは、一対のラッチノー
ドを有するデータラッチ回路ＬＴと、ビット線ＢＬに一
端側が接続されたトランスファゲート用のＮチャネルデ
プレッション型のＭＯＳトランジスタＭ６と、上記トラ
ンジスタＭ６の他端側と前記データラッチ回路ＬＴの一
方のラッチノードＮ０との間に接続されたＮチャネルエ
ンハンスメント型のＭＯＳトランジスタＭ５と、データ
ラッチ回路ＬＴの他方のラッチノードと接地ノードとの
間で互いに直列に接続されたＮチャネルエンハンスメン
ト型のＭＯＳトランジスタＭ３およびＭ４とを有し、上
記トランジスタＭ４のゲートはトランジスタＭ６とＭ５
との接続ノード（ビット線電位センスノード）に接続さ
れている。

【００６２】データラッチ回路ＬＴの電源ノードＶB1TH
の電圧は、ＶccあるいはＶmb1 に切換制御され、前記ト
ランジスタＭ６、Ｍ５、Ｍ３の各ゲートは対応して制御
信号線ＢＬＴＲ、ＢＬＣＤ、ＢＬＳＥＮに接続されてい
る。

【００６３】データラッチ回路ＬＴの一対のラッチノー
ドは、一対のカラム選択スイッチ用トランジスタＭ１、
Ｍ２を介して一対の入出力信号線ＩＯ、ＩＯＢに接続さ
れており、一対のカラム選択スイッチ用トランジスタＭ
１、Ｍ２はカラム選択線ＣＳＬＮによりスイッチ制御さ
れる。

【００６４】図３０の回路において、書き込み時には、
カラム選択線ＣＳＬＮによりトランジスタＭ１、Ｍ２が
オンし、書き込みデータがデータラッチ回路ＬＴの一対
のラッチノードに転送される。この時、データラッチ回
路ＬＴは、書き込みデータをラッチした後、電源ノード
ＶB1THがＶccからＶmbl に昇圧される。

【００６５】上記データラッチ回路ＬＴのラッチデータ
は、前記トランジスタＭ６、Ｍ５がオン状態に制御され
ることによりビット線ＢＬに転送される。この時、制御
信号線ＢＬＴＲ、ＢＬＣＤおよび選択ゲート線ＳＧＤ
は、前記したように電源ノードＶB1THがＶmbl に昇圧さ
れたデータラッチ回路ＬＴのラッチデータを転送し得る
ように、Ｖmbl より高い電圧Ｖmsg に昇圧される。

【００６６】なお、トランジスタＭ６は、消去動作に際
してビット線ＢＬに加わる２０Ｖの消去電圧がセンスア
ンプＳ／Ａ側に伝わるのを防止する役割を有する。

【００６７】上記したように図３０中のデータラッチ回
路ＬＴの電源ノードＶB1THに電源電圧Ｖcc、昇圧電圧Ｖ
mbl を切り替え供給するために、図３１に示すような電
圧切換供給回路が用いられている。また、制御信号線Ｂ
ＬＴＲ、ＢＬＣＤ、選択ゲート線ＳＧＤに、電源電圧Ｖ
cc、昇圧電圧（Ｖmsg あるいはＶmwl ）、接地電位Ｖss
にレベルを切り替えて供給するために、図３２に示すよ
うな電圧切換供給回路が用いられている。

【００６８】図３１に示す電圧切換供給回路において、
Ｖmbl 昇圧回路５０の出力端に電圧リミッタ５１が接続
されており、このＶmbl 昇圧回路５０の出力端は昇圧電
位転送ゲート用のダイオード接続されたＰＭＯＳトラン
ジスタＰ０を介して電位供給先（データラッチ回路ＬＴ
の電源ノードＶB1TH）に接続されており、このＰＭＯＳ
トランジスタＰ０のソース側電圧を電源とする切替回路
ＳＷの制御出力端が上記ＰＭＯＳトランジスタＰ０のゲ
ートに接続されている。そして、Ｖcc電圧供給回路５２
の出力端も前記電位供給先に接続されている。

【００６９】図３２に示す電圧切換供給回路において、
Ｖmsg 昇圧回路５３の出力端に電圧リミッタ５４が接続
されており、このＶmsg 昇圧回路５３の出力端は、昇圧
電位供給配線５５を介して選択ゲート線ＳＧＤおよび制
御信号線ＢＬＣＤ、ＢＬＴＲに接続されている。

【００７０】この場合、Ｖmbl 昇圧回路５３の出力端
は、第１の昇圧電位転送ゲート用のダイオード接続され
た第１のＰＭＯＳトランジスタＰ１を介して選択ゲート
線ＳＧＤに接続されており、このＰＭＯＳトランジスタ
Ｐ１のソース側電圧を電源とする第１の切替回路ＳＷ１
の制御出力端が上記ＰＭＯＳトランジスタＰ１のゲート
に接続されている。そして、第１のＶcc電圧供給回路５
５１の出力端および第１のＶss電圧供給回路５６１の出
力端も上記選択ゲート線ＳＧＤに接続されている。

【００７１】前記昇圧電位供給配線５５は、第２の昇圧
電位転送ゲート用のダイオード接続された第２のＰＭＯ
ＳトランジスタＰ２を介して制御信号線ＢＬＣＤに接続
されており、このＰＭＯＳトランジスタＰ２のソース側
電圧を電源とする第２の切替回路ＳＷ２の制御出力端が
上記ＰＭＯＳトランジスタＰ２のゲートに接続されてい
る。そして、第２のＶcc電圧供給回路５５２の出力端お
よび第２のＶss電圧供給回路５６２の出力端も上記制御
信号線ＢＬＣＤに接続されている。

【００７２】同様に、前記昇圧電位供給配線５５は、第
３の昇圧電位転送ゲート用のダイオード接続された第３
のＰＭＯＳトランジスタＰ３を介して制御信号線ＢＬＴ
Ｒに接続されており、このＰＭＯＳトランジスタＰ３の
ソース側電圧を電源とする第３の切替回路ＳＷ３の制御
出力端が上記ＰＭＯＳトランジスタＰ３のゲートに接続
されている。そして、第３のＶcc電圧供給回路５５３の
出力端および第３のＶss電圧供給回路５６３の出力端も
上記制御信号線ＢＬＴＲに接続されている。

【００７３】なお、第１のＰＭＯＳトランジスタＰ１の
ソースをノード１、第２のＰＭＯＳトランジスタＰ２の
ソースをノード２、Ｖmsg 昇圧回路５３の出力端をノー
ド３と称する。また、ＲＣはそれぞれ昇圧電位供給配線
の寄生抵抗と寄生容量である。

【００７４】また、前記切替回路ＳＷ１〜ＳＷ３にそれ
ぞれ対応して制御信号１〜制御信号３が入力し、前記Ｖ
cc電圧供給回路５５１〜５５３にそれぞれ対応して制御
信号４〜制御信号６が入力し、前記Ｖss電圧供給回路５
６１〜５６３にそれぞれ対応して制御信号７〜制御信号
９が入力する。

【００７５】図３１および図３２に示した電圧切換供給
回路において、各切換回路ＳＷ、ＳＷ１〜ＳＷ３は例え
ば図１３に示すように構成されており、制御信号入力が
“Ｌ”レベルになると、制御信号出力が“Ｌ”レベルに
なり、対応する昇圧電位転送ゲート用のＰＭＯＳトラン
ジスタをオンにし、これを介して昇圧電圧Ｖmbl あるい
はＶmsg を転送させる。

【００７６】図３３は、図３０中のデータラッチ回路Ｌ
Ｔの電源ノードＶB1TH、制御信号線ＢＬＴＲ、ＢＬＣ
Ｄ、選択ゲート線ＳＧＤ、選択セルトランジスタの制御
ゲート線ＣＧＮ、非選択セルトランジスタの制御ゲート
に供給される制御ゲート線ＣＧＮ' に昇圧電圧Ｖmbl あ
るいはＶmsg あるいはＶppあるいはＶmwl を供給するタ
イミングの一例を示している。

【００７７】なお、図３３において、各昇圧電圧Ｖmbl
、Ｖmsg 、Ｖpp、Ｖmwl が電位供給先に供給される時
点では、それぞれ対応する昇圧回路による昇圧が完了し
ているものとする。

【００７８】図３４は、図３２に示した電圧切換供給回
路の制御信号線ＢＬＣＤあるいはＢＬＴＲに接続されて
いる昇圧電位転送ゲート用のＰＭＯＳトランジスタＰ２
あるいはＰ３を示す断面図である。

【００７９】このＰＭＯＳトランジスタは、Ｐ基板２５
０の表層部に選択的に形成されたＮウエル２５６上に形
成されており、そのドレイン領域（ｐ+ 拡散領域）２５
７は制御信号線ＢＬＴＲあるいはＢＬＣＤのノードに接
続されており、そのソース領域（ｐ+ 拡散領域）２５８
および基板領域引き出し電極（ｎ+ 拡散領域）２５９は
ノード２に接続されている。なお、２６０はＰＭＯＳト
ランジスタのゲート電極である。

【００８０】ところで、図３３において、昇圧電圧Ｖms
g が制御信号線ＢＬＣＤ、ＢＬＴＲ、選択ゲート線ＳＧ
Ｄに同じタイミングで供給されている理由は、図３４に
示したＰＭＯＳトランジスタにフォワード電流が流れて
ＣＭＯＳラッチアップが生じることを防止するためであ
る。

【００８１】このことを詳細に説明するために、図３２
に示した電圧切換供給回路によって昇圧電圧Ｖmsg が複
数の電位供給先に相異なるタイミングで供給される場合
を仮定する。

【００８２】例えば昇圧電圧Ｖmsg を制御信号線ＢＬＣ
Ｄ、ＢＬＴＲに先に供給した後に選択ゲート線ＳＧＤに
供給した場合、図３２に示した電圧切換供給回路におい
て、制御信号１が“Ｌ”レベルとなり、昇圧電位転送ゲ
ート用の第１のＰＭＯＳトランジスタＰ１がオン状態に
なると、ノード１側から選択ゲート線ＳＧＤの負荷容量
に向かって電流が流れる。

【００８３】その際、選択ゲート線ＳＧＤの負荷容量が
大きいと、ノード１の電位は一時的に降下する。降下し
た電位は、ノード２、３側から供給される電荷により再
び昇圧電圧Ｖmsg に戻るが、この電荷の一部は既に昇圧
電圧Ｖmsg に充電されている制御信号線ＢＬＣＤ、ＢＬ
ＴＲ側のノードから供給される。制御信号線ＢＬＣＤ、
ＢＬＴＲ側のノードからの電荷の移動は、ノード１、３
間の寄生抵抗・寄生容量ＲＣが大きいほど多くなる。

【００８４】ここで、制御信号線ＢＬＣＤ、ＢＬＴＲ側
のノードとノード２との間の電位差が、図３２中に示し
たＰＭＯＳトランジスタＰ２、Ｐ３のドレイン領域（ｐ
+ 拡散領域）・基板領域（Ｎウエル引き出し電極）接合
のダイオードの順方向電圧ＶF （〜０．５Ｖ）以上にな
ると、上記ダイオードがオンしてフォワード電流が流れ
る。

【００８５】このようなフォワード電流は、ＣＭＯＳト
ランジスタのラッチアップ動作のトリガーとなる。も
し、このようなＣＭＯＳラッチアップが生じると、正常
な書き込みが不可能になる上、ラッチアップに伴う過大
電流により素子の破壊が生じることになる。

【００８６】従って、図３３に示した書き込み動作のタ
イミングを設計する際は、前記したようなフォワード電
流が流れないように、昇圧電圧Ｖmsg を複数の電位供給
先に同じタイミングで供給するようにタイミング設定上
の制約が課せられる。

【００８７】しかし、上記したような書き込み動作のタ
イミング設定を採用した場合には、以下に述べるよう
に、セルトランジスタのデータ保持特性上の問題が生じ
る。

【００８８】図３５は、図３３に示したような書き込み
動作のタイミング設定によるクロック４からクロック５
の間において最もビット線ＢＬ寄りのセルトランジスタ
のドレインに昇圧電圧Ｖmbl が印加される状態の時の電
圧関係を示している。

【００８９】ここで、２５０はＰ基板、２５１はセルＮ
ウエル、２５２はセルＰウエル、３５１はビット線ＢＬ
側の選択ゲートトランジスタＳ１のドレイン領域（ｎ+
拡散領域）、３５２は選択ゲートトランジスタＳ１のソ
ース領域およびセルトランジスタＭＣ１のドレイン領域
（ｎ+ 拡散領域）、２５３はそれぞれ隣接するセルトラ
ンジスタのソース領域およびドレイン領域（ｎ+ 拡散領
域）、ＳＧＤは選択ゲートトランジスタＳ１のゲート、
ＣＧi はセルトランジスタの制御ゲート、ＦＧはセルト
ランジスタＭＣｉの浮遊ゲート、３５３は層間絶縁膜で
ある。

【００９０】図３３に示したクロック４からクロック５
の期間において、図３５中のセルトランジスタの制御ゲ
ートＣＧi の電圧はＶcc（約３Ｖ）であり、この状態で
ビット線ＢＬから選択ゲートトランジスタＳ１を経て最
もビット線ＢＬ寄りのセルトランジスタのドレイン領域
３５２に昇圧電圧Ｖmbl （約８Ｖ）が印加されると、こ
のセルトランジスタのドレイン・制御ゲート間の電位差
（約５Ｖ）は、その電位浮遊ゲートＦＧの電子をドレイ
ン側に引き抜くような電圧ストレスとして加わる。

【００９１】上記電圧ストレスは、書き込み状態のセル
トランジスタにおけるドレイン・制御ゲート間の電位差
に比べれば小さいが、記憶データが“０”（非書き込み
状態）のセルトランジスタの閾値を徐々に下げるように
作用し、正常な読み出し動作ができなくなるおそれがあ
る。

【００９２】さらに、従来のＮＡＮＤ型ＥＥＰＲＯＭの
昇圧系制御回路において、前記したような昇圧回路から
複数の昇圧電位供給先へ昇圧電位を供給する時のタイミ
ング設定上の制約が課せられるという問題とは別の問題
点について説明する。

【００９３】図３６は、図２４に示した従来のＮＡＮＤ
型ＥＥＰＲＯＭにおける昇圧系制御回路の他の例を示す
ブロック図である。

【００９４】この昇圧系制御回路は、図３１に示した従
来の昇圧系制御回路と比べて、昇圧電位転送ゲートおよ
び切替回路が異なる。

【００９５】即ち、昇圧電位転送ゲート３２としてＮＭ
ＯＳトランジスタが用いられており、その転送動作を制
御するためのブート回路３３およびその駆動信号を生成
するためのブート回路用オシレータ３５を有する。

【００９６】図中、３０は昇圧回路、３１はリミッタ、
３４は昇圧回路の駆動信号（クロック）を生成するため
の昇圧回路用オシレータ、Ｖppはリミッタで規定された
昇圧電圧、Ｖpp' はブート回路３３の出力電圧（ブート
電圧）である。

【００９７】図３７は、図３６の昇圧系制御回路を使用
したロウ系回路を具体的に示すブロック図である。

【００９８】図３７のロウ系回路において、昇圧回路３
０は、昇圧回路用オシレータ３４で生成されるクロック
によって駆動される複数の昇圧回路３０１〜３０３を有
する。

【００９９】昇圧系制御回路３６は、前記昇圧回路３０
１〜３０３の昇圧電圧を所望のレベルに規定するリミッ
タ３１１〜３１３と、このリミッタ３１１〜３１３で規
定された複数の昇圧電圧Ｖpgm 、Ｖpass，Ｖreadをモー
ド信号（書き込みモード信号Program Mode1 およびProg
ram Mode2 、読み出しモード信号Read Mode ）に応じて
選択的に切り替えて出力する昇圧電圧切り替え回路３７
を含む。

【０１００】上記昇圧電圧切り替え回路３７は、昇圧電
位転送ゲート３２１〜３２３とブート回路３３１〜３３
３とからなる。

【０１０１】上記ブート回路３３１〜３３３は、対応し
て供給されるモード信号により活性化され、前記リミッ
タ３１１〜３１３によって規定された昇圧電圧Ｖpgm 、
Ｖpass，Ｖreadを対応して転送ゲート３２１〜３２３の
閾値電圧以上分ブートしたブート電圧Ｖpgm'、Ｖpass'
，Ｖread' を生成して昇圧電位転送ゲート３２１〜３
２３のゲートに供給する。

【０１０２】上記昇圧電位転送ゲート３２１〜３２３
は、各対応してブート回路３３１〜３３３から選択的に
供給されるブート電圧Ｖpgm'、Ｖpass' ，Ｖread' によ
りオン状態に制御され、前記昇圧電圧Ｖpgm 、Ｖpass，
Ｖreadを対応して選択してローデコーダ（プリデコー
ダ）のドライバ回路３８に供給する。

【０１０３】上記ローデコーダのドライバ回路３８は、
昇圧電圧切り替え回路３７と同様のブート回路（図示せ
ず）とアドレス信号によって生成されるワード線選択信
号ＷＬＳＥＬの“Ｈ”レベルによりオン状態に制御さ
れ、転送ゲート３２１〜３２３から選択的に供給される
昇圧電圧Ｖpgm 、Ｖpass，Ｖreadをワード線駆動電圧と
して供給する。

【０１０４】図３８は、図３７中のブート回路３３１〜
３３３のうちの１個を代表的に取り出して一具体例を示
す。

【０１０５】図３９は、図３７中のリミッタ回路３１１
〜３１３のうちの１個を代表的に取り出して一具体例を
示す。

【０１０６】このリミッタ回路の構成および動作を簡単
に説明すると、昇圧電圧Ｖpp（Ｖpgm 、Ｖpass，Ｖread
のいずれか）を抵抗Ｒ１、Ｒ２により分割し、この分割
電位が所定の基準電圧Ｖref に対して高いか低いかをオ
ペアンプ３９により検知し、検知信号を論理回路４０に
より処理してフラグ信号を出力する。

【０１０７】この場合、上記分割電位が基準電圧Ｖref
より高い場合にはフラグ信号が“Ｌ”レベルになって図
３７中の昇圧回路用オシレータ３４の出力を止め、上記
分割電位が基準電圧Ｖref より低い場合にはフラグ信号
が“Ｈ”レベルになって図３７中の昇圧回路用オシレー
タ３４のクロック出力を継続させるようにフィードバッ
ク制御を行なう。

【０１０８】図４０（ａ）、（ｂ）は、図３７中の昇圧
回路３０１〜３０３のうちの１個を代表的に取り出して
二つの異なる回路例を示しており、（ａ）は２相クロッ
クφ1 、φ2 により駆動される２相式の昇圧回路、
（ｂ）は４相クロックφ3 〜φ6により駆動される４相
式の昇圧回路であり、どちらもキャパシタＣと電荷転送
ゲートＱとの組み合わせで構成される。

【０１０９】図４１（ａ）、（ｂ）は、対応して図４０
（ａ）、（ｂ）の２相式昇圧回路、４相式昇圧回路に用
いられる昇圧駆動のための２相クロックφ1 、φ2 、４
相クロックφ3 〜φ6 の波形例を示している。

【０１１０】上述したように、図３７に示したロウ系回
路においては、昇圧電位転送ゲート３２１〜３２３のゲ
ート制御電圧を生成するために、昇圧回路３０１〜３０
３によって生成された昇圧電圧からブート回路３３１〜
３３３によってブートさせていた。

【０１１１】このような回路構成であると、電源電圧の
低下によるブート回路３３１〜３３３のブート効率の低
下があった場合に十分なブートが行われず、昇圧電圧を
ワード線に転送できなくなるという問題がある。また、
ブート回路３３１〜３３３でブートが行われるにして
も、ブートの立ち上がり時間が増大してしまう。

【０１１２】上記したようなブート回路３３１〜３３３
のブート効率は、ブート用キャパシタの面積を大きくす
る等により改善することはできる。しかし、昇圧系制御
回路３６のブート回路３３１〜３３３はメモリチップの
コア領域近辺に存在し、特にローデコーダのドライバ回
路３８は各ワード線、もしくは、ある単位のワード線の
ブロック毎に存在しているので、ブート用キャパシタの
面積を大きくとることができない。

【０１１３】しかも、ブート回路用オシレータ３５の出
力クロックの寄生容量も大きいので、高いブート効率は
望めない。このように、ブート回路３３１〜３３３のブ
ート効率が電源電圧の低下に弱いことは、低電圧化が望
まれる最近の動向としては好ましくない。

【０１１４】

【発明が解決しようとする課題】上記したように従来の
半導体回路は、一つの昇圧回路から複数の昇圧電位供給
先へ昇圧電位を供給する時のタイミング設定上の制約が
発生するという問題があった。

【０１１５】さらに、従来の半導体メモリの昇圧系制御
回路は、昇圧電位転送ゲート用のＭＯＳトランジスタの
フォワード電流を避けてラッチアップを防止するための
タイミング設定上の制約があり、しかも、非書き込みセ
ルトランジスタに電圧ストレスが加わることにより、そ
の閾値が徐々に変化し、正常な読み出し動作ができなく
なるという問題があった。

【０１１６】また、従来の半導体メモリの昇圧系制御回
路は、昇圧電位転送ゲートを駆動するためのブート回路
のブート効率が電源電圧の低下によって低下した場合に
十分なブートが行われず、昇圧電圧をワード線に十分に
転送できなくなるという問題や、ブート回路でブートが
行われるにしても、ブートの立ち上がり時間が増大して
しまうという問題があった。

【０１１７】本発明は上記の問題点を解決すべくなされ
たもので、一つの昇圧回路から複数の昇圧電位供給先へ
昇圧電位を供給する時のタイミング設定上の制約をなく
し、複数の昇圧電位供給先へ昇圧電位を簡便に供給し得
る半導体回路を提供することを目的とする。

【０１１８】また、本発明の他の目的は、昇圧電位転送
ゲート用のＭＯＳトランジスタのフォワード電流を避け
てラッチアップを防止するためのタイミング設定上の制
約をなくし得る半導体メモリの昇圧系制御回路を提供す
ることにある。

【０１１９】さらに、本発明の他の目的は、昇圧電位転
送ゲートを駆動するためのブート回路のブート効率が電
源電圧の低下によって低下した場合でも、昇圧電圧をワ
ード線に十分に転送できるようになる半導体メモリの昇
圧系制御回路を提供することにある。

【０１２０】

【課題を解決するための手段】第１の発明の半導体回路
は、昇圧回路と、ゲートおよびドレインが互いに接続さ
れたＮチャネルトランジスタ部と、電圧リミッタとを備
え、第１端子に前記昇圧回路の出力端子と前記Ｎチャネ
ルトランジスタ部のドレインとが接続され、第２端子に
前記Ｎチャネルトランジスタ部のソースと前記電圧リミ
ッタとが接続されていることを特徴とする。

【０１２１】第２の発明の半導体回路は、第１の発明の
半導体回路と、入力端に前記第１端子が接続され、第１
制御信号に基づいて前記第１端子の電位を第１電位供給
先へ供給する第１切り替え回路と、入力端に前記第２端
子が接続され、第２制御信号に基づいて前記第２端子の
電位を第２電位供給先へ供給する第２切り替え回路とを
備えている。

【０１２２】第３の発明の半導体回路は、第１の発明の
半導体回路と、入力端に前記第１端子が接続され、制御
信号に基づいて前記第２端子の電位を電位供給先へ供給
する切り替え回路とを備えている。

【０１２３】第４の発明の半導体回路は、入力端に第１
昇圧電位が入力され、第１制御信号に基づいて前記第１
昇圧電位を第１電位供給先へ供給する第１切り替え回路
と、入力端に第２昇圧電位が入力され、第２制御信号に
基づいて前記第２昇圧電位を第２電位供給先へ供給する
第２切り替え回路と、ゲートおよびドレインが互いに接
続され、かつ、互いに直列接続され、ソース側が前記第
１切り替え回路の入力端に接続され、ドレイン側が前記
第２切り替え回路の入力端に接続される複数のＮチャネ
ルトランジスタと、前記複数のＮチャネルトランジスタ
のドレイン側に接続され、前記第２昇圧電位を出力する
昇圧回路とを備え、前記第１昇圧電位は、前記複数のＮ
チャネルトランジスタのソース側から得られ、前記第２
昇圧電位よりも前記複数のＮチャネルトランジスタの閾
値分だけ低く設定されている。

【０１２４】第５の発明の半導体回路は、入力端に第１
昇圧電位が入力され、第１制御信号に基づいて前記第１
昇圧電位を第１電位供給先へ供給する第１切り替え回路
と、入力端に前記第１昇圧電位と同じかまたはそれより
も高い第２昇圧電位が入力され、第２制御信号に基づい
て前記第２昇圧電位を第２電位供給先へ供給する第２切
り替え回路と、ゲートおよびドレインが互いに接続さ
れ、ソースが前記第１切り替え回路の入力端に接続さ
れ、ドレインが前記第２切り替え回路の入力端に接続さ
れるＮチャネルトランジスタと、前記Ｎチャネルトラン
ジスタのドレインに接続され、前記第２昇圧電位を出力
する昇圧回路と、前記Ｎチャネルトランジスタのソース
に接続される電圧リミッタとを備えている。

【０１２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【０１２６】図１は、本発明の第１実施例に係る半導体
回路を示している。

【０１２７】図１において、ゲートとドレインが互いに
接続されたＮＭＯＳトランジスタ１４は、昇圧回路１０
とリミッタ１３の間に接続される。即ち、ＭＯＳトラン
ジスタ１４のドレインは、昇圧回路１０に接続され、ソ
ースは、リミッタ１３に接続される。昇圧回路１０とＭ
ＯＳトランジスタ１４の間のノードＡには、切り替え回
路１１−２の入力端が接続され、リミッタ１３とＭＯＳ
トランジスタ１４の間のノードＢには、切り替え回路１
１−１の入力端が接続される。また、切り替え回路１１
−１の出力端は、昇圧電位供給先１２−１に接続され、
切り替え回路１１−２の出力端は、昇圧電位供給先１２
−２に接続されている。

【０１２８】各切り替え回路１１−１，１１−２は、Ｐ
ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ＮＭＯＳトラン
ジスタＮ１，Ｎ２およびインバータＩＮＶから構成され
ている。

【０１２９】上記トランジスタＰ１，Ｎ１は、切り替え
回路の入力端と接地点の間に直列接続されている。同様
に、トランジスタＰ２，Ｎ２も、切り替え回路の入力端
と接地点の間に直列接続されている。

【０１３０】そして、トランジスタＰ１のゲートは、ト
ランジスタＰ２，Ｎ２の接続点およびトランジスタＰ３
のゲートにそれぞれ接続されており、トランジスタＰ２
のゲートは、トランジスタＰ１，Ｎ１の接続点に接続さ
れている。

【０１３１】切り替え信号Ｓ１およびＳ２は、対応して
切り替え回路１１−１，１１−２のトランジスタＮ１の
ゲートに入力され、切り替え信号Ｓ１の反転信号および
Ｓ２の反転信号は、対応して切り替え回路１１−１，１
１−２のトランジスタＮ２のゲートに入力されている。

【０１３２】トランジスタＰ３のソースは、切り替え回
路の入力端に接続され、ドレインは、昇圧電位供給先に
接続される。なお、トランジスタＰ１，Ｐ２，Ｐ３の基
板電位はソース電位と等しくなっている。

【０１３３】上記構成の半導体回路において、切り替え
信号Ｓ１を“Ｈ”レベル、切り替え信号Ｓ２を“Ｌ”レ
ベルに設定することにより、昇圧電圧は、昇圧電位供給
先１２−１に供給される。また、切り替え信号Ｓ１を
“Ｌ”レベル、切り替え信号Ｓ２を“Ｈ”レベルに設定
することにより、昇圧電圧は、昇圧電位供給先１２−２
に供給される。

【０１３４】ここで、昇圧回路１０の電位をＶppとする
と、昇圧電位供給先１２−１の電位は、Ｖpp−Ｖth（Ｎ
ＭＯＳトランジスタ１４の閾値）と閾値落ちするが、Ｎ
ＭＯＳトランジスタ１４にイントリンジック型（Ｉタイ
プ）のものを使用すれば、このような閾値落ちを最小限
に抑えることができる。

【０１３５】上記したように図１に示した半導体回路に
よれば、切り替え回路１１−１，１１−２の間に、ダイ
オード接続されたＮＭＯＳトランジスタ１４が接続され
ているので、昇圧電位供給先１２−１の電位が昇圧回路
１０の出力端（ノードＡ）の電位よりも高くなっても、
切り替え回路１１−１から切り替え回路１１−２へ電荷
が逆流することがない。

【０１３６】これにより、タイミング上の制約が緩和さ
れ、例えば、昇圧電位供給先１２−１に昇圧電位を供給
した後に、昇圧電位供給先１２−２に昇圧電位を供給す
るということが可能になる。つまり、このようなタイミ
ングに設定しても、切り替え回路１１−１のＰＭＯＳト
ランジスタにフォワード電流は流れない。

【０１３７】また、図１に示した半導体回路では、リミ
ッタ１３は、昇圧回路１０の出力端にＭＯＳトランジス
タ１４を介して接続されている、つまり、ＭＯＳトラン
ジスタ１４のドレイン側（昇圧回路１０側）ではなく、
ＭＯＳトランジスタ１４のソース側（昇圧回路１０に対
して反対側）に接続されている。

【０１３８】これにより、昇圧電位供給先１２−１の電
位がカップリングにより上昇しても、ノードＢがフロー
ティング状態になることはなく、昇圧電位供給先１２−
１の電位を安定させることができる。

【０１３９】図２は、図１の半導体回路の基礎となる半
導体回路を示している。

【０１４０】図２の半導体回路は、図１を参照して前述
した半導体回路と比べて、リミッタ１３は昇圧回路１０
の出力端（ノードＡ）に直接に接続されている、つま
り、ダイオード接続されたＮＭＯＳトランジスタ１４の
ドレイン側に接続されている点が異なり、その他は同じ
であるので図１中と同一符号を付している。

【０１４１】図２に示した半導体回路において、切り替
え信号Ｓ１を“Ｌ”レベル、切り替え信号Ｓ２を“Ｈ”
レベルに設定することにより、昇圧電圧は、昇圧電位供
給先１２−１に供給される。また、切り替え信号Ｓ１を
“Ｈ”レベル、切り替え信号Ｓ２を“Ｌ”レベルに設定
することにより、昇圧電圧は、昇圧電位供給先１２−２
に供給される。

【０１４２】図２に示した半導体回路によれば、切り替
え回路１１−１，１１−２の間に、ダイオード接続され
たＮＭＯＳトランジスタ１４が接続されているので、昇
圧電位供給先１２−１の電位が昇圧回路１０の出力端
（ノードＡ）の電位よりも高くなっても、切り替え回路
１１−１から切り替え回路１１−２へ電荷が逆流するこ
とがない。

【０１４３】これにより、タイミング上の制約が緩和さ
れ、例えば、昇圧電位供給先１２−１に昇圧電位を供給
した後に、昇圧電位供給先１２−２に昇圧電位を供給す
るということが可能になる。つまり、このようなタイミ
ングに設定しても、切り替え回路１１−１のＰＭＯＳト
ランジスタにフォワード電流は流れない。

【０１４４】ここで、昇圧回路１０の昇圧電位をＶppと
すると、昇圧電位供給先１２−１の電位は、Ｖpp−Ｖth
（ＭＯＳトランジスタ１４の閾値）と閾値落ちするが、
ＮＭＯＳトランジスタ１４にＩタイプのものを使用すれ
ば、このような閾値落ちを最小限に抑えることができ
る。

【０１４５】なお、図２に示した半導体回路では、昇圧
電位供給先１２−１の電位は、Ｖpp−Ｖthより下がるこ
とはないが、カップリングなどで昇圧電位供給先１２−
１の電位が上がると、ノードＢがフローティング状態に
なり、昇圧電位供給先１２−１の電位がＶpp−Ｖthより
高くなってしまう。

【０１４６】この際、昇圧電位供給先１２−１が転送ゲ
ート用のＮＭＯＳトランジスタのゲートであるような場
合には、昇圧電位供給先１２−１の電位がＶpp−Ｖthよ
り高くなっても問題はないが、昇圧電位供給先１２−１
の電位がＶpp−Ｖthより高くなってほしくない場合もあ
る。

【０１４７】このような点を考慮した第２実施例を以下
に説明する。

【０１４８】図３は、本発明の第２実施例に係る半導体
回路を示している。

【０１４９】図３の半導体回路は、図１を参照して前述
した第１実施例の半導体回路と比べて、切り替え回路１
１−１，１１−２間（ノードＡ・Ｂ間）のＮＭＯＳトラ
ンジスタを複数段にした点が異なり、その他は同じであ
るので図１中と同一符号を付している。

【０１５０】即ち、図３の半導体回路において、昇圧回
路１０とリミッタ１３の間には、それぞれダイオード接
続されたｎ（複数）個のＮＭＯＳトランジスタが互いに
直列に接続されたＮＭＯＳトランジスタ列１５が接続さ
れている。この場合、上記ＭＯＳトランジスタ列１５の
ドレインは昇圧回路１０に接続され、ソースはリミッタ
１３に接続されている。

【０１５１】そして、上記ＭＯＳトランジスタ列１５と
昇圧回路１０との間のノードＡには切り替え回路１１−
２の入力端が接続され、ＭＯＳトランジスタ列１５とリ
ミッタ１３との間のノードＢには切り替え回路１１−１
の入力端が接続される。

【０１５２】また、切り替え回路１１−１の出力端は昇
圧電位供給先１２−１に接続され、切り替え回路１１−
２の出力端は昇圧電位供給先１２−２に接続されてい
る。

【０１５３】上記したような図３の半導体回路によれ
ば、切り替え回路１１−１，１１−２間はそれぞれダイ
オード接続された複数個のＮＭＯＳトランジスタが互い
に直列に接続されたＮＭＯＳトランジスタ列１５が接続
されているので、昇圧電位供給先１２−１の電位が昇圧
回路１０の出力端の電位よりも高くなっても、切り替え
回路１１−１から切り替え回路１１−２へ電荷が逆流す
ることがない。

【０１５４】したがって、例えば、昇圧電位供給先１２
−１に昇圧電位を供給した後に、昇圧電位供給先１２−
２に昇圧電位を供給するということが可能になる、つま
り、このようなタイミングに設定しても切り替え回路１
１−１のＰＭＯＳトランジスタがフォワードにならない
ので、昇圧電位供給時におけるタイミング上の制約が緩
和される。

【０１５５】また、上記図３の半導体回路では、リミッ
タ１３は、昇圧回路１０の出力端にＭＯＳトランジスタ
列１５を介して接続されている、つまり、ＭＯＳトラン
ジスタ列１５のドレイン側（昇圧回路１０側）ではな
く、ＭＯＳトランジスタ列１５のソース側（ＭＯＳトラ
ンジスタ列１５からみて昇圧回路１０に対して反対側）
に接続されている。

【０１５６】これにより、昇圧電位供給先１２−１の電
位がカップリングにより上昇しても、ノードＢがフロー
ティング状態になることをリミッタ１３によって防止
し、昇圧電位供給先１２−１の電位を安定させることが
できる。

【０１５７】さらに、前記したようなＮＭＯＳトランジ
スタ列１５を切り替え回路１１−１，１１−２の間に接
続することにより、昇圧電位供給先１２−１，１２−２
に与える電位を積極的に変えることができる。この場
合、昇圧電位供給先１２−１に与えられる電位は、ＮＭ
ＯＳトランジスタ列１５のトランジスタ数と昇圧電位Ｖ
ppにより決定される。

【０１５８】図４は、本発明の第３実施例に係る半導体
回路を示している。

【０１５９】図４の半導体回路において、ゲート・ドレ
インが接続されたＮＭＯＳトランジスタ１４は、昇圧回
路２０とリミッタ１３の間に接続されている。即ち、Ｍ
ＯＳトランジスタ１４のドレインは昇圧回路２０に接続
され、ＭＯＳトランジスタ１４のソースはリミッタ１３
に接続されている。

【０１６０】上記昇圧回路２０とＭＯＳトランジスタ１
４の間のノードＡにはブースタ（ブート回路）２２−１
が接続される。また、リミッタ１３とＭＯＳトランジス
タ１４の間のノードＢは、昇圧電位転送ゲート用のＮＭ
ＯＳトランジスタ（切り替え回路）２１−１を経由して
昇圧電位供給先１２−１に接続されており、上記トラン
ジスタ２１−１のゲートにはブースタ２２−１の出力信
号が入力される。

【０１６１】上記ブースタ２２−１は制御信号ＣＮＴが
入力され、制御信号ＣＮＴが例えば“Ｈ”の時には、ブ
ースタ２２−１がブート動作を行い、その出力信号によ
り前記トランジスタ２１−１をオン状態に駆動し、制御
信号ＣＮＴが“Ｌ”の時にはブート動作を行わない。

【０１６２】図５は、本発明の第４実施例に係る半導体
回路を示している。

【０１６３】図５の半導体回路は、図４を参照して前述
した第３実施例の半導体回路と比べて、２個のブースタ
２２−１，２２−２および昇圧電位供給先が異なる２個
の昇圧電位転送ゲート用のＮＭＯＳトランジスタ２１−
１，２１−２が設けられている点が異なり、その他は同
じであるので図１中と同一符号を付している。

【０１６４】即ち、図５の半導体回路において、昇圧回
路２０とＭＯＳトランジスタ１４の間のノードＡにはブ
ースタ２２−１，２２−２がそれぞれ接続されており、
また、リミッタ１３とＭＯＳトランジスタ１４の間のノ
ードＢは昇圧電位転送ゲート用のＮＭＯＳトランジスタ
２１−１，２１−２をそれぞれ経由して昇圧電位供給先
１２−１，１２−２に接続されている。そして、上記昇
圧電位転送ゲート用のトランジスタ２１−１，２１−２
のゲートに対応して前記ブースタ２２−１，２２−２の
出力信号が入力される。

【０１６５】上記ブースタ２２−１，２２−２は、それ
ぞれ制御信号ＣＮＴが入力され、制御信号ＣＮＴが例え
ば“Ｈ”の時にはブート動作を行い、それぞれの出力信
号により対応して前記トランジスタ２１−１をオン状態
に駆動し、制御信号ＣＮＴが“Ｌ”の時にはブート動作
を行わない。

【０１６６】図６は、図１、図３乃至図５中のリミッタ
１３の構成の一例を示している。

【０１６７】図６において、入力端子６１に供給される
昇圧電圧Ｖを抵抗素子Ｒ１、Ｒ２により分割した電位お
よびリファレンス電位Ｖref がオペアンプ６２の非反転
入力端（＋）および反転入力端（−）に対応して入力さ
れている。

【０１６８】ＮＭＯＳトランジスタＭ１は、一端（ドレ
イン）が前記入力端子６１に接続されており、ゲートが
前記オペアンプ６２の出力端に接続されており、上記ド
レインとゲートとの間に位相補償用の容量Ｃが接続され
ている。

【０１６９】いま、入力端子６１の電圧が（Ｒ１＋Ｒ
２）Ｖref ／Ｒ２よりも高くなると、オペアンプ６２の
出力電圧が上昇し、ＮＭＯＳトランジスタＭ１がオンに
なるので、入力端子６１の電圧は下降する。

【０１７０】これに対して、入力端子６１の電圧が（Ｒ
１＋Ｒ２）Ｖref ／Ｒ２よりも低くなると、オペアンプ
６２の出力電圧が降下し、ＮＭＯＳトランジスタＭ１が
オフになるので、昇圧回路２０から供給された電荷が入
力端子６１のノードに蓄積され、入力端子６１の電圧は
上昇する。

【０１７１】このような動作により、入力端子６１の電
圧は、抵抗分割に応じて決まる電位（Ｒ１＋Ｒ２）Ｖre
f ／Ｒ２にリミットされる。

【０１７２】図７は、図４中のブースタ２２−１および
図５中のブースタ２２−１，２２−２の構成の一例を示
している。

【０１７３】ブースタは、制御信号に基づいて、昇圧電
位を転送させるための転送ゲート用のトランジスタをオ
ンさせるのに必要な電圧（転送電圧＋ＮＭＯＳトランジ
スタの閾値）あるいは転送ゲート用のトランジスタをオ
フさせる電圧（０Ｖ）を生成して、転送ゲート用のトラ
ンジスタのゲートに供給するものである。

【０１７４】このようなブースタと転送ゲート用のトラ
ンジスタとからなる回路は、ＮＭＯＳトランジスタのみ
の組み合わせにより構成できるので、高電圧に対する耐
性の強いＰＭＯＳトランジスタがないような半導体装置
で使用されることが多い。

【０１７５】図７に示すブースタにおいて、ＮＭＯＳト
ランジスタＭ１〜Ｍ４のうちトランジスタＭ１，Ｍ２
は、閾値が正のエンハンスメント型トランジスタ（Ｅタ
イプ）であり、トランジスタＭ３は、閾値がほぼ０のイ
ントリンジック型トランジスタ（Ｉタイプ）であり、ト
ランジスタＭ４は、閾値が負のデプレション型トランジ
スタ（Ｄタイプ）である。

【０１７６】昇圧電位が供給される入力端子７１は、Ｅ
タイプのトランジスタＭ１およびＩタイプのトランジス
タＭ３を直列に介して出力端子７２に接続されており、
また、入力端子７１は転送ゲート用のＥタイプのトラン
ジスタＭ２を介して出力端子７２に接続されている。こ
の場合、前記トランジスタＭ１およびＭ２のゲートは出
力端子７２に接続されており、トランジスタＭ３のゲー
ト・ドレイン相互が接続されている。

【０１７７】制御信号が供給される制御入力端７３は、
ゲートに電源電圧が印加されているＤタイプのトランジ
スタＭ４を介して出力端子７２に接続されており、上記
制御信号およびクロック信号φは二入力のナンドゲート
７４に入力され、このナンドゲート７４の出力端（ノー
ドＮ３）は容量 を介して前記トランジスタＭ３のゲー
ト・ドレイン相互接続ノード（トランジスタＭ１のソー
スとトランジスタＭ３のドレインとの接続ノード）Ｎ１
に接続されている。

【０１７８】いま、上記制御信号が“Ｈ”レベルの場合
は、出力端子７２（ノードＮ２）も“Ｈ”レベルとな
り、トランジスタＭ１、Ｍ３の接続ノードＮ１には入力
端子７１の電圧からトランジスタＭ１の閾値電圧だけ低
い電位が転送される。

【０１７９】この状態において、クロック信号によりナ
ンドゲートの出力端（ノードＮ３）の電位が振動するの
で、ノードＮ１に蓄えられた電荷はトランジスタＭ３を
介してノードＮ２に転送される。

【０１８０】このような動作を繰り返すことによってノ
ードＮ２の電位は上昇していき、（入力端子７１の電圧
＋ＮＭＯＳトランジスタの閾値電圧Ｖth）まで達した段
階で、転送ゲート用のトランジスタＭ２による閾値落ち
のない転送が可能となり、このトランジスタＭ２は、ノ
ードＮ２の電位が上がり過ぎないように電位をリミット
する役割を持つ。なお、この状態では、トランジスタＭ
４はオフしている。

【０１８１】一方、前記制御信号が“Ｌ”レベルの場合
は、クロック信号がノードＮ３に伝達されず、また、制
御信号の“Ｌ”レベルがトランジスタＭ４を介して直接
に転送ゲート用のトランジスタＭ２のゲート（ノードＮ
２）に伝達されるので、この転送ゲート用のトランジス
タＭ２はオフすることになる。

【０１８２】上記したように図４に示した第３実施例の
半導体回路および図５に示した第４実施例の半導体回路
では、リミッタ１３は、昇圧回路２０の出力端にダイオ
ード接続されたＭＯＳトランジスタ１４を介して接続さ
れている、つまり、ＭＯＳトランジスタ１４のドレイン
側（昇圧回路２０側）ではなく、ＭＯＳトランジスタ１
４のソース側（昇圧回路２０に対して反対側）に接続さ
れている。

【０１８３】これにより、昇圧電位供給先１２−１の電
位がカップリングにより上昇しても、ノードＢがフロー
ティング状態になることはなく、昇圧電位供給先１２−
１の電位を安定させることができる。

【０１８４】また、第３実施例および第４実施例の半導
体回路では、転送電圧よりもＮＭＯＳトランジスタ１４
の閾値分だけ高い電位がブースタ２２−１，２２−２に
入力されることにより、ブースタ２２−１，２２−２の
出力電圧、即ち、昇圧電位転送ゲート用のトランジスタ
２１−１，２１−２のゲート電圧がより早く上昇する。

【０１８５】これにより、ブースタ２２−１，２２−２
に制御信号が入力されてから昇圧電位供給先１２−１，
１２−２へ昇圧電位が転送されるまでの遅延時間を短縮
させることができる。

【０１８６】なお、前記各実施例において、切り替え回
路１１−１，１１−２間に接続される降圧用のＮＭＯＳ
トランジスタ１４あるいはＮＭＯＳトランジスタ列１５
のトランジスタがＩタイプである場合には、図８に示す
ような接続を行った時のＶＤ−ＶＳ特性が図９に示すよ
うに分かっていれば、図９のＶＤ−ＶＳ特性にしたがっ
て各電位供給先に与える電位を調節できる。

【０１８７】また、図１０に示すように、降圧用のＮＭ
ＯＳトランジスタ１４あるいはＮＭＯＳトランジスタ列
１５のトランジスタに並列に低抵抗のヒューズ素子２３
を設けておけば、ヒューズ素子２３の切断の有無により
昇圧電位供給先に与える電位を調節することができる。

【０１８８】さらに、降圧用のＮＭＯＳトランジスタ１
４あるいはＮＭＯＳトランジスタ列１５のトランジスタ
として、ＩタイプとＥタイプのトランジスタを組み合わ
せれば、より多くの電位を作ることができる。

【０１８９】このような電位の決め方は、トランジスタ
の閾値Ｖthに依存するため、リミッタ１３に直接につな
がるノードＢ以外のノード電位は、完全に望みの電位に
設定することができないが、複数の昇圧電位供給先に対
応させて複数の昇圧回路を設ける場合に比べて、回路面
積を大幅に縮小することができる。 また、図１１に示
すように、昇圧回路１０の出力端と切り替え回路１１−
１の入力端およびリミッタ回路との間にダイオード接続
のＮＭＯＳトランジスタ１４−１を挿入接続するだけで
なく、さらに、昇圧回路１０の出力端と切り替え回路１
１−２の入力端およびリミッタ回路との間にダイオード
接続のＮＭＯＳトランジスタ１４−２を挿入接続すれ
ば、リカバリ動作の際に、昇圧回路１０と昇圧電位供給
先１２−１，１２−２の電位を同時に落すことが可能と
なる。これにより、リカバリ時間を短縮すると共にクロ
ックを簡素化することができる。

【０１９０】なお、図１１において、図１中と同一部分
には同一符号を付してその説明を省略する。

【０１９１】次に、本発明の半導体回路を適用した第１
応用例に係るＮＡＮＤセル型ＥＥＰＲＯＭの昇圧系制御
回路について説明する。

【０１９２】この第１の応用例に係るＮＡＮＤセル型Ｅ
ＥＰＲＯＭの昇圧系制御回路は、図２４乃至図３５を参
照して前述した従来例の昇圧系制御回路にと比べて、基
本的には同様であるが、図１２に示すように電圧切替供
給回路の構成の一部が異なり、図１４に示すように書き
込みタイミングの設定の一部が図３３に示した書き込み
タイミングの設定と異なることにより、動作が若干異な
る。

【０１９３】即ち、図１２に示す電圧切替供給回路は、
図３２を参照して前述した従来例の電圧切替供給回路と
比べて、Ｖmsg 昇圧回路５３の出力端に接続されている
昇圧電位供給配線５５に挿入されたダイオード接続のＮ
ＭＯＳトランジスタ１４を介して第２の切り替え回路Ｓ
Ｗ２および第３の切り替え回路ＳＷ３が接続されている
点が異なり、その他は同じであるので図３２中と同一符
号を付している。

【０１９４】図１３は、図１２中の切換回路ＳＷ１〜Ｓ
Ｗ３のうちの１個を代表的に取り出して一例を示してい
る。

【０１９５】この切換回路は、制御信号入力を反転する
インバータＩＮＶと、制御信号入力およびその反転信号
を受けてラッチするＣＭＯＳラッチ回路ＬＴからなる。

【０１９６】制御信号入力が“Ｌ”レベルになると、制
御信号出力が“Ｌ”レベルになり、対応する昇圧電位転
送ゲート用のＰＭＯＳトランジスタをオンにし、これを
介して高電圧（昇圧電圧Ｖmbl あるいはＶmsg ）を転送
させる。

【０１９７】図１４は、図１２の電圧切替供給回路を用
いた書き込み動作のタイミングの設定例を示すタイミン
グ図である。

【０１９８】図１２の電圧切替供給回路によれば、第１
の切り替え回路ＳＷ１と第２の切り替え回路ＳＷ２・第
３の切り替え回路ＳＷ３との間にダイオード接続のＮＭ
ＯＳトランジスタ１４が挿入されているので、図１４に
示すように、書き込み時に制御信号線（ＢＬＣＤ、ＢＬ
ＴＲ）、電源ノードＶB1TH、選択ゲート線ＳＧＤに対す
る昇圧電位の供給タイミングを異ならせるように設定す
ることが可能になる。

【０１９９】つまり、選択ゲート線ＳＧＤに昇圧電位Ｖ
msg を供給するタイミングを、制御信号線（ＢＬＣＤ、
ＢＬＴＲ）に昇圧電位Ｖmsg を供給するタイミングより
も遅らせることにより、ＢＬＣＤ、ＢＬＴＲ側から選択
ゲート線ＳＤＧ側への電荷の移動はなく、転送ゲート用
のＰＭＯＳトランジスタにフォワード電流が流れること
もない。また、図３５中に示したような最もビット線Ｂ
Ｌ寄りのセルトランジスタのドレイン・制御ゲート間に
電圧ストレスが加わらなくなる。

【０２００】したがって、最もビット線ＢＬ寄りのセル
トランジスタが非書き込み状態であった時にその閾値が
電圧ストレスによって変化することはなくなり、正常な
読み出し動作が可能になる。

【０２０１】即ち、第１の応用例に係る昇圧系制御回路
を適用した図１２の電圧切替供給回路によれば、昇圧電
位転送ゲート用のＰＭＯＳトランジスタのフォワード電
流を避けてラッチアップを防止するために課せられてい
た従来のタイミング設定上の制約（ＢＬＣＤ、ＢＬＴ
Ｒ、ＶB1TH、ＳＧＤのタイミングを同一に設定するとい
う制約）をなくすることが可能になる。

【０２０２】また、Ｖmsg 昇圧回路５３の出力端に電圧
リミッタ５４が接続されているので、選択ゲート線ＳＤ
Ｇがフローティング状態になることを防止でき、選択ゲ
ート線ＳＤＧの電位を正確に制御することが可能にな
る。

【０２０３】一方、制御信号線ＢＬＣＤ、ＢＬＴＲの電
位は、ダイオード接続のＮＭＯＳトランジスタ１４の閾
値Ｖ_T 分だけ昇圧電位Ｖmsg からずれる。上記ダイオー
ド接続のＮＭＯＳトランジスタ１４の閾値が温度等によ
り変動することを考えると、制御信号線ＢＬＣＤ、ＢＬ
ＴＲの電位を正確に制御できないことになるが、制御信
号線ＢＬＣＤ、ＢＬＴＲは昇圧電位Ｖmbl の電位を転送
できさえすればよいので、正確な制御電位は必要ない。

【０２０４】なお、上記第１応用例はＮＡＮＤ型ＥＥＰ
ＲＯＭの書き込み動作を例にとって説明したが、本発明
の半導体回路は、ＮＡＮＤ型ＥＥＰＲＯＭの適用に限定
されるものではなく、昇圧回路を使用する半導体装置全
般に対して適用可能である。

【０２０５】次に、本発明の半導体回路を適用した第２
応用例に係るＮＡＮＤセル型ＥＥＰＲＯＭの昇圧系制御
回路について説明する。

【０２０６】図１５に示す第２応用例に係る昇圧系制御
回路は、図３６を参照して前述した従来例のＮＡＮＤセ
ル型ＥＥＰＲＯＭの昇圧系制御回路と比べて、昇圧回路
３０の出力端とリミッタ・昇圧電位転送ゲート用のＮＭ
ＯＳトランジスタの転送入力端側の一端との間に、降圧
素子（本例では、ダイオード接続された１個のＮＭＯＳ
トランジスタ）１４が挿入接続されている点が異なり、
その他は同じであるので図３６中と同一符号を付してい
る。

【０２０７】即ち、図１５に示す昇圧系制御回路は、第
１の電圧ＶppH を生成して出力端（ノードＡ）に出力す
る昇圧回路３０ａと、前記第１の電圧ＶppH を降圧して
ノードＢに第２の電圧Ｖppを生成する降圧用のダイオー
ド接続された高耐圧のＮＭＯＳトランジスタ１４と、前
記第２の電圧Ｖppをリミットするリミッタ３１と、前記
第１の電圧ＶppH が入力し、ブートにより第３の電圧Ｖ
ppH'を生成するブート回路３３と、前記第３の電圧Ｖpp
H'がゲートに供給され、前記第２の電圧Ｖppを転送する
昇圧電位転送ゲート用のＮＭＯＳトランジスタ３２とを
具備することを特徴とするものであり、図４に示した昇
圧系制御回路を詳細に示したものに相当する。

【０２０８】図１５の昇圧系制御回路によれば、昇圧回
路３０ａで生成する第１の昇圧電圧ＶppH を降圧させる
ことによって第２の昇圧電圧Ｖppを生成し、第１の昇圧
電圧ＶppH からブート電圧ＶppH'を生成し、このブート
電圧ＶppH'により昇圧電位転送ゲート用のＮＭＯＳトラ
ンジスタ３２を駆動して第２の昇圧電圧Ｖppを転送す
る。

【０２０９】換言すれば、実際のデバイス動作で必要と
する昇圧電圧Ｖppより高い電圧ＶppH を昇圧回路３０ａ
で生成することにより、実際のデバイス動作で必要とす
る所望の第２の昇圧電圧Ｖppを転送する。

【０２１０】したがって、ブート回路３３のブート効率
が低下したとしても、ブート電圧ＶppH'により昇圧電位
転送ゲート用のＮＭＯＳトランジスタ３２を十分に駆動
することができるので、転送の立ち上がりが遅くなるの
を防ぐことができるとともに電源電圧の低下にも強くな
る。また、リミッタ３１のフィードバック系回路の発振
を防止し、ノイズを低減する効果が期待される。

【０２１１】＜第２応用例の具体例＞図１６は、第２応
用例に係る昇圧系制御回路を用いたロウ系回路の具体例
を示している。

【０２１２】図１６中に示す昇圧系制御回路３６ａは、
図３７乃至図４１を参照して前述した従来例の昇圧系制
御回路３６と比べて、昇圧回路３０１ａ〜３０３ａとリ
ミッタ３１１〜３１３の転送入力端側の一端との間にそ
れぞれ対応して１個のダイオード接続されたＮＭＯＳト
ランジスタ１４１〜１４３が挿入接続され、上記ＮＭＯ
Ｓトランジスタ１４１〜１４３と対応するリミッタ３１
１〜３１３との接続ノードにそれぞれ対応して昇圧電位
転送ゲート用のＮＭＯＳトランジスタ３２１〜３２３の
各一端が接続変更されており、その他は同じである。

【０２１３】前記昇圧回路３０１ａ〜３０３ａは、昇圧
回路用オシレータ３４から出力されるクロック信号が入
力され、その構成要素であるキャパシタの面積、クロッ
ク周波数、電源電圧、転送ゲートの電流転送能力によっ
て決まる昇圧電圧として、書き込み電圧ＶpgmH、書き込
み中間電圧ＶpassH 、読み出し電圧ＶreadH を対応して
生成する。

【０２１４】上記昇圧電圧ＶpgmH、ＶpassH 、ＶreadH
はＮＭＯＳトランジスタ１４１〜１４３により降圧され
てＶpgm 、Ｖpass、Ｖreadとなり、これらの降圧電圧Ｖ
pgm、Ｖpass、Ｖreadはリミッタ３１１〜３１３により
制限される。

【０２１５】この場合、リミッタ３１１〜３１３は、そ
れぞれ対応する降圧電圧Ｖpgm 、Ｖpass、Ｖreadが所望
のレベルかどうかを検知してフラグ信号を出力し、所望
のレベルより低い場合には対応する昇圧回路３０１ａ〜
３０３ａで昇圧動作を行わせ、所望のレベルより高い場
合には対応する昇圧回路３０１ａ〜３０３ａの昇圧動作
を停止させることにより、昇圧回路３０１ａ〜３０３ａ
の昇圧電圧ＶpgmH、ＶpassH 、ＶreadH が一定となるよ
うにフィードバック制御する。

【０２１６】ブート回路３３１〜３３３は、図３８に示
したように構成されており、ブート回路用オシレータ３
５で生成されたクロックによってそれぞれ対応して昇圧
電圧ＶpgmH、ＶpassH 、ＶreadH をブートする。但し、
このクロックは、モード信号がイネーブル状態となった
場合のみ動作するので、モード信号によりブート回路３
３１〜３３３を動作させたり停止したりできる。

【０２１７】ブート回路３３１〜３３３がモード信号に
応じて選択的に動作すると、昇圧電圧ＶpgmH、ＶpassH
、ＶreadH はそれぞれブートされてＶpgmH' 、Ｖpass
H'、Ｖread' が生成され、これらのブート電圧ＶpgmH'
、ＶpassH'、Ｖread' は対応して昇圧電位転送ゲート
３２１〜３２３をオンにするので、ワード線ドライバ回
路３８の出力に昇圧電圧ＶpgmH、ＶpassH 、ＶreadH が
選択的に出力されることになる。

【０２１８】上記したように図１６中の昇圧系制御回路
３６ａは、従来例の図３７の昇圧系制御回路３６では昇
圧回路３０の出力電圧をブートした電圧により昇圧電位
転送ゲートを駆動して昇圧回路３０の出力電圧を転送し
ているのに対して、昇圧回路３６ａの出力電圧（Ｖpgm
H、ＶpassH 、ＶreadH ）をブートした電圧ＶpgmH' 、
ＶpassH'、Ｖread' により昇圧電位転送ゲート３２１〜
３２３を駆動して降圧電圧Ｖpgm 、Ｖpass、Ｖreadを転
送している。

【０２１９】したがって、仮に電源電圧の低下によって
ブート回路３３１〜３３３のブート効率が落ちて昇圧電
位転送ゲート３２１〜３２３による降圧電圧Ｖpgm 、Ｖ
pass、Ｖreadの転送能力が低下したとしても、ブート電
圧ＶpgmH' 、ＶpassH'、Ｖread' と降圧電圧Ｖpgm 、Ｖ
pass、Ｖreadの電圧差があるので、Ｖppドライバの抵抗
成分は小さくて済む。

【０２２０】また、ブート回路３３１〜３３３のブート
効率は、それを構成するキャパシタの面積の増加によっ
て改善できるが、ブート回路３３１〜３３３は設計ルー
ルの厳しいコア領域にあるので現実には難しい。

【０２２１】これに対して、周辺部に配置される昇圧回
路３０１ａ〜３０３ａの昇圧能力を高めるために、それ
らを構成するキャパシタの面積を増大するように改善す
ることは容易である。

【０２２２】また、ローデコーダ部のワード線ドライバ
３８のゲートを駆動するためのブート回路（図示せず）
は、各ワード線もしくは数ワード線毎にまとまっている
各ブロックに個々に設けられているので、ブート回路用
オシレータ３５から出力するクロック信号の寄生容量は
かなり大きくなる（不利となる）。これに対して、図１
６に示したロウ系回路のように昇圧回路３０１ａ〜３０
３ａで予め昇圧する方が安全なことが分かる。

【０２２３】また、昇圧回路３０１ａ〜３０３ａに４相
クロック式昇圧回路を用いると、２相クロック式昇圧回
路を用いる場合に比べて昇圧効率が上がるので、回路的
なマージンが改善されることになり、従来例に比べて回
路の改善が容易になる。

【０２２４】さらに、図１６のロウ系回路では、昇圧回
路３０１ａ〜３０３ａとリミッタ３１１〜３１３との間
に降圧素子１４１〜１４３を挿入しているので、リミッ
タ３１１〜３１３と昇圧回路３０１ａ〜３０３ａとで組
まれるフィードバック回路系のノイズに関して従来より
改善されるという効果もある。

【０２２５】また、図１６のロウ系回路では、リミッタ
３１１〜３１３を降圧素子１４１〜１４３の降圧出力側
に接続することによって、降圧電圧Ｖpgm 、Ｖpass、Ｖ
readをリミットしているので、降圧素子１４１〜１４３
の特性のばらつきの影響を受けず、降圧電圧Ｖpgm 、Ｖ
pass、Ｖreadを精度良く生成して転送することが可能に
なっている。

【０２２６】＜第２応用例の変形例１＞図１７は、第２
応用例の変形例１に係る昇圧系制御回路を示している。

【０２２７】図１７の昇圧系制御回路は、図１５に示し
た昇圧系制御回路と比べて、昇圧電圧ＶppH を降圧電圧
Ｖppに降圧する素子として、トランジスタから抵抗素子
Ｒに変更されているが、図１５の昇圧系制御回路と同様
の効果が期待できる。

【０２２８】＜第２応用例の変形例２＞図１８は、第２
応用例の変形例２に係る昇圧系制御回路を示している。

【０２２９】図１８の昇圧系制御回路は、図１５に示し
た昇圧系制御回路と比べて、降圧素子として、複数段の
トランジスタ１４ａ、１４ｂが用いられている点が異な
るが、図１５の昇圧系制御回路と同様の効果が期待でき
る。

【０２３０】＜第２応用例の変形例３＞図１９は、第２
応用例の変形例３に係る昇圧系制御回路を示している。

【０２３１】図１９の昇圧系制御回路は、図１５に示し
た昇圧系制御回路と比べて、降圧素子としてダイオード
Ｄが用いられている点が異なるが、図１５の昇圧系制御
回路と同様の効果が期待できる。この場合、上記ダイオ
ードＤとして、前記変形例２のように複数段のダイオー
ドを用いることも可能である。

【０２３２】＜第２応用例の変形例４＞図２０は、第２
応用例の変形例４に係る昇圧系制御回路を示している。

【０２３３】図２０の昇圧系制御回路は、図１５に示し
た昇圧系制御回路と比べて、ＶDD電源ノードと昇圧回路
３０の出力端とを接続するダイオード接続のＩタイプト
ランジスタＰＲ１を追加している点が異なる。

【０２３４】これにより、図１５の昇圧系制御回路と同
様の効果が期待できるとともに、昇圧回路３０の動作停
止時には、ＶDD電源ノードからＩタイプトランジスタＰ
Ｒ１を充電経路として昇圧回路３０の出力端を電源電圧
ＶDDに充電し、昇圧回路３０の出力端の立ち上がり時間
を早くすることができる。この場合、上記トランジスタ
ＰＲ１として、Ｉタイプに限定することなく、他のタイ
プのトランジスタを用いてもよい。

【０２３５】＜第２応用例の変形例５＞図２１は、第２
応用例の変形例５に係る昇圧系制御回路を示している。

【０２３６】図２１の昇圧系制御回路は、図１５に示し
た昇圧系制御回路と比べて、ＶDD電源ノードと降圧ノー
ド（降圧素子とリミッタとの接続ノード）とを接続する
ダイオード接続のＩタイプトランジスタＰＲ２を追加し
ている点が異なる。

【０２３７】これにより、図１５の昇圧系制御回路と同
様の効果が期待できるとともに、昇圧回路３０の動作停
止時には、ＶDD電源ノードからＩタイプトランジスタＰ
Ｒ２を充電経路として降圧ノードを電源電圧ＶDDに充電
し、降圧ノードの立ち上がり時間を早くすることができ
る。この場合、上記トランジスタＰＲ２として、Ｉタイ
プに限定することなく、他のタイプのトランジスタを用
いてもよい。

【０２３８】＜第２応用例の変形例６＞図２２は、第２
応用例の変形例６に係る昇圧系制御回路を示している。

【０２３９】図２２の昇圧系制御回路は、図２０に示し
た変形例４の昇圧系制御回路と図２１に示した変形例５
の昇圧系制御回路とを組み合わせて実施したものであ
り、ＶDD電源ノードと昇圧回路３０の出力端とを接続す
るダイオード接続のＩタイプトランジスタＰＲ１を追加
するとともに、ＶDD電源ノードと降圧ノードとを接続す
るダイオード接続のＩタイプトランジスタＰＲ２を追加
している。

【０２４０】これにより、図１５の昇圧系制御回路と同
様の効果が期待できるとともに、昇圧回路３０の動作停
止時には昇圧回路３０の出力端および降圧ノードをそれ
ぞれ電源電圧ＶDDに充電することよりそれぞれの立ち上
がり時間を早くすることができる。

【０２４１】

【発明の効果】以上、説明したように、本発明の半導体
回路によれば、各切り替え回路の間に１個あるいは複数
個のダイオード接続のＮＭＯＳトランジスタが接続され
ていることにより、電位供給先の電位が昇圧回路の出力
端の電位よりも高くなっても、その電位供給先が接続さ
れる切り替え回路から昇圧回路側の他の切り替え回路へ
電荷が逆流することがない。

【０２４２】したがって、一つの昇圧回路から複数の昇
圧電位供給先へ昇圧電位を供給する際に、ある電位供給
先に昇圧電位を供給した後に、それよりも昇圧回路側の
電位供給先に昇圧電位を供給するということが可能にな
り、昇圧電位供給時におけるタイミング設定上の制約が
大幅に緩和され、複数の昇圧電位供給先へ昇圧電位を簡
便に供給することができる。

【０２４３】また、昇圧回路の出力端にダイオード接続
のＮＭＯＳトランジスタを介して電圧リミッタが接続さ
れているので、電圧リミッタ側の電位供給先の電位がカ
ップリングにより上昇しても、切り替え回路の入力端が
フローティング状態になることはなく、その電位供給先
の電位を安定させることができる。

【０２４４】さらに、本発明の半導体回路を適用した半
導体メモリの昇圧系制御回路によれば、昇圧電位転送ゲ
ート用のＭＯＳトランジスタのフォワード電流を避けて
ラッチアップを防止するためのタイミング設定上の制約
をなくすることができる。

【０２４５】さらに、本発明の半導体回路を適用した半
導体メモリの昇圧系制御回路によれば、昇圧電位転送ゲ
ートを駆動するためのブート回路のブート効率が電源電
圧の低下によって低下した場合でも、昇圧電圧をワード
線に十分に転送できるようになる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体回路を示す回
路図。

【図２】図１の基礎となる半導体回路を示す回路図。

【図３】本発明の第２実施例に係る半導体回路を示す回
路図。

【図４】本発明の第３実施例に係る半導体回路を示す回
路図。

【図５】本発明の第４実施例に係る半導体回路を示す回
路図。

【図６】図１、図３乃至図５中の電圧リミッタの一例を
示す回路図。

【図７】図４および図５中のブースタの一例を示す回路
図。

【図８】ゲートとドレインが接続されたトランジスタを
示す図。

【図９】図８のトランジスタのＶＤ−ＶＳ特性を示す
図。

【図１０】本発明の半導体回路の 例を示す回路図。

【図１１】本発明の半導体回路の 例を示す回路図。

【図１２】本発明の半導体回路を適用した第１の応用例
に係るＮＡＮＤセル型ＥＥＰＲＯＭの昇圧系制御回路を
適用した電圧切替供給回路を示す回路図。

【図１３】図１２中の切換回路のうちの１個を代表的に
取り出して一例を示す回路図。

【図１４】図１２の電圧切替供給回路を用いた書き込み
動作のタイミングの設定例を示すタイミング図。

【図１５】本発明の半導体回路を適用した第２応用例に
係るＮＡＮＤセル型ＥＥＰＲＯＭの昇圧系制御回路を示
す回路図。

【図１６】図１５の昇圧系制御回路の具体例を示す回路
図。

【図１７】図１５の昇圧系制御回路の変形例１を示す回
路図。

【図１８】図１５の昇圧系制御回路の変形例２を示す回
路図。

【図１９】図１５の昇圧系制御回路の変形例３を示す回
路図。

【図２０】図１５の昇圧系制御回路の変形例４を示す回
路図。

【図２１】図１５の昇圧系制御回路の変形例５を示す回
路図。

【図２２】図１５の昇圧系制御回路の変形例６を示す回
路図。

【図２３】従来の昇圧回路、電圧リミッタ、切り替え回
路からなる半導体回路を示す回路図。

【図２４】図２３に示した半導体回路が適用されたＥＥ
ＰＲＯＭの昇圧系制御回路を示す回路図。

【図２５】ＥＥＰＲＯＭのメモリセルを示す断面図。

【図２６】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ
における１つのＮＡＮＤセル部の等価回路を示す図。

【図２７】図２６のＮＡＮＤセルユニットがマトリクス
状に配列されたメモリセルアレイの等価回路を示す図。

【図２８】ＮＡＮＤ型ＥＥＰＲＯＭのデータ書込み動作
を説明するために示す電圧波形図。

【図２９】ＮＡＮＤ型ＥＥＰＲＯＭのデータ読み出し動
作を説明するために示す電圧波形図。

【図３０】図２７中の１個のＮＡＮＤセルユニット、１
本のビット線ＢＬ、１個のセンスアンプを代表的に取り
出して一例を示す回路図。

【図３１】図３０中のデータラッチ回路の電源ノードＶ
B1THに電源電圧Ｖcc、昇圧電圧Ｖmbl を切り替え供給す
るための電圧切換供給回路を示す回路図。

【図３２】図３０中の制御信号線ＢＬＴＲ、ＢＬＣＤ、
選択ゲート線ＳＧＤに電源電圧Ｖcc、昇圧電圧Ｖmsg 、
接地電位Ｖssにレベルを切り替えて供給するための電圧
切換供給回路を示す回路図。

【図３３】図３０中のデータラッチ回路の電源ノードＶ
B1TH、制御信号線ＢＬＴＲ、ＢＬＣＤ、選択ゲート線Ｓ
ＧＤ、選択セルトランジスタの制御ゲート線ＣＧＮ、非
選択セルトランジスタの制御ゲート線ＣＧＮ' に対して
昇圧電圧を供給するタイミングの一例を示す図。

【図３４】図３２中に示した電圧切換供給回路の昇圧電
位転送ゲート用のＰＭＯＳトランジスタを示す断面図。

【図３５】図３３に示したな書き込み動作のタイミング
設定によるクロック４からクロック５の間において最も
ビット線寄りのセルトランジスタのドレインに昇圧電圧
Ｖmbl が印加される状態の時の電圧関係を示す断面図。

【図３６】図２４に示した従来のＮＡＮＤ型ＥＥＰＲＯ
Ｍにおける昇圧系制御回路の他の例を示すブロック図。

【図３７】図３６の昇圧系制御回路を使用したロウ系回
路の具体例を示す回路図。

【図３８】図３７中の１組のブート回路のうちの１個を
代表的に取り出して一具体例を示す回路図。

【図３９】図３７中のリミッタ回路のうちの１個を代表
的に取り出して一具体例を示す回路図。

【図４０】図３７中の昇圧回路のうちの１個を代表的に
取り出して二つの異なる例を示す回路図。

【図４１】図４０に示した２相式、４相式の昇圧回路に
用いられる昇圧駆動のための２相クロック、４相クロッ
クを示す波形図。

【符号の説明】

１０ …昇圧回路、 １１−１，１１−２…切り替え回路、 １２−１，１２−２…電位供給先、 １３ …リミッタ、 １４ …ダイオード接続のＮＭＯＳトラン
ジスタ、 Ｐ１〜Ｐ３ …ＰＭＯＳトランジスタ、 Ｎ１，Ｎ２ …ＮＭＯＳトランジスタ、 ＩＮＶ …インバータ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０２Ｍ 3/07 (72)発明者 中村 寛 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 竹内 健 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 細野 浩司 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 昇圧回路と、ゲートおよびドレインが互
   いに接続されたＮチャネルトランジスタ部と、電圧リミ
   ッタとを具備し、 第１端子に前記昇圧回路の出力端子と前記Ｎチャネルト
   ランジスタ部のドレインとが接続され、第２端子に前記
   Ｎチャネルトランジスタ部のソースと前記電圧リミッタ
   とが接続されたことを特徴とする半導体回路。
2. 【請求項２】 請求項１記載の半導体回路において、さ
   らに、 入力端に前記第１端子が接続され、第１制御信号に基づ
   いて前記第１端子の電位を第１電位供給先へ供給する第
   １切り替え回路と、 入力端に前記第２端子が接続され、第２制御信号に基づ
   いて前記第２端子の電位を第２電位供給先へ供給する第
   ２切り替え回路とを具備したことを特徴とする半導体回
   路。
3. 【請求項３】 請求項１記載の半導体回路において、さ
   らに、 入力端に前記第１端子が接続され、制御信号に基づいて
   前記第２端子の電位を電位供給先へ供給する切り替え回
   路とを具備したことを特徴とする半導体回路。
4. 【請求項４】 前記Ｎチャネルトランジスタ部は、ゲー
   トおよびドレインが接続されたＮチャネルトランジスタ
   が複数個直列接続されたものから構成されることを特徴
   とする請求項１または２または３記載の半導体回路。
5. 【請求項５】 入力端に第１昇圧電位が入力され、第１
   制御信号に基づいて前記第１昇圧電位を第１電位供給先
   へ供給する第１切り替え回路と、 入力端に第２昇圧電位が入力され、第２制御信号に基づ
   いて前記第２昇圧電位を第２電位供給先へ供給する第２
   切り替え回路と、 ゲートおよびドレインが互いに接続され、かつ、互いに
   直列接続され、ソース側が前記第１切り替え回路の入力
   端に接続され、ドレイン側が前記第２切り替え回路の入
   力端に接続される複数のＮチャネルトランジスタと、 前記複数のＮチャネルトランジスタのドレイン側に接続
   され、前記第２昇圧電位を出力する昇圧回路とを具備
   し、前記第１昇圧電位は、前記複数のＮチャネルトラン
   ジスタのソース側から得られ、前記第２昇圧電位よりも
   前記複数のＮチャネルトランジスタの閾値分だけ低く設
   定されることを特徴とする半導体回路。
6. 【請求項６】 入力端に第１昇圧電位が入力され、第１
   制御信号に基づいて前記第１昇圧電位を第１電位供給先
   へ供給する第１切り替え回路と、 入力端に前記第１昇圧電位と同じかまたはそれよりも高
   い第２昇圧電位が入力され、第２制御信号に基づいて前
   記第２昇圧電位を第２電位供給先へ供給する第２切り替
   え回路と、 ゲートおよびドレインが互いに接続され、ソースが前記
   第１切り替え回路の入力端に接続され、ドレインが前記
   第２切り替え回路の入力端に接続されるＮチャネルトラ
   ンジスタと、 前記Ｎチャネルトランジスタのドレインに接続され、前
   記第２昇圧電位を出力する昇圧回路と、 前記Ｎチャネルトランジスタのソースに接続される電圧
   リミッタとを具備することを特徴とする半導体回路。
7. 【請求項７】 第１の電圧を生成する昇圧回路と、 前記第１の電圧を降圧して第２の電圧を生成する降圧素
   子と、 前記第２の電圧をリミットする電圧リミッタ回路と、 前記第１の電圧が入力し、ブートにより第３の電圧を生
   成するブート回路と、 前記第３の電圧がゲートに供給され、前記第２の電圧を
   転送する昇圧電位転送ゲートとを具備することを特徴と
   する半導体回路。
8. 【請求項８】 請求項７記載の半導体回路において、 前記降圧素子は、１段ないし複数段直列接続のダイオー
   ド接続トランジスタによって構成されることを特徴とす
   る半導体回路。
9. 【請求項９】 請求項７記載の半導体回路において、 前記降圧素子は抵抗素子で構成されることを特徴とする
   半導体回路。
10. 【請求項１０】 請求項７記載の半導体回路において、 前記降圧素子はダイオードで構成されることを特徴とす
    る半導体回路。
11. 【請求項１１】 請求項７乃至１０のいずれか１つに記
    載の半導体回路において、 前記第１の電圧が生成されるノードに対して電源電圧か
    らの充電経路を持つことを特徴とする半導体回路。
12. 【請求項１２】 請求項７乃至１１のいずれか１つに記
    載の半導体回路において、 前記第２の電圧が生成されるノードに対して電源電圧か
    らの充電経路を持つことを特徴とする半導体回路。