KR930004173B1

KR930004173B1 - Nand형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치

Info

Publication number: KR930004173B1
Application number: KR1019900006222A
Authority: KR
Inventors: 야스오 이토; 마사키 모모도미; 요시히사 이와타; 도모하루 다나카; 후지오 마스오카
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1989-05-02
Filing date: 1990-05-01
Publication date: 1993-05-21
Also published as: DE4014117C2; DE4014117A1; US5075890A; KR900019243A

Abstract

내용 없음.

Description

NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치

제1도는 본 발명의 1실시예에 따른 전기적 소거가능한 프로그래머블 ROM(EEPROM)의 회로구성에서 주요부분을 나타낸 도면.

제2도는 제1도에 도시된 EEPROM에 제공되면서 상호 직렬로 접속되어 선택트랜지스터와 함께 "NAND 셀부"를 구성하는 NAND셀부의 평면도.

제3도는 제2도의 III-III선을 따르는 NAND셀부의 단면구성을 나타낸 도면.

제4도는 제2도의 IV-IV선을 따르는 NAND셀부의 단면구성을 나타낸 도면.

제5도는 셀블럭부에 대해 제공되는 주변회로부의 상세한 내부회로구성을 나타낸 도면.

제6도는 전압신호가 시간이 흐름에 따라 승압전위를 갖도록 변화되는 상태를 설명하기 위한 EEPROM의 주게이트제어선에 발생되는 전압신호의 파형을 나타낸 도면.

제7도는 데이터소거모드와 데이터기록모드시 EEPROM의 주요부분에서 발생되는 주요전기신호의 전체적인 파형을 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

10a, 10b : 셀블럭부 14 : P형실리콘칩기판

16 : 알루미늄배선층 18 : 절연층(소자분리층)

20 : 제1다결정실리콘층 22 : 열산화절연층

24 : 제2다결정실리콘 26 : 열산화절연층

28 : 다결정실리콘층 30 : 다결정실리콘

40 : CVD실리콘층 52 : 열디코더회로

50 : 감지증폭회로 54 : 공통행디코더회로

60a : 제1승압회로부 60b : 제2승압회로부

62a : 제1전압부스터회로 62b : 제2전압부스터회로

[산업상의 이용분야]

본 발명의 불휘발성 반도체기억장치에 관한 것으로, 특히 대규모의 데이터기억용량을 갖추고 있으면서 데이터를 전기적으로 소거할 수 있는 프로그래머블 ROM에 관한 것이다.

[종래의 기술과 그 문제점]

디지탈컴퓨터시스템의 높은 실행능력과 신뢰성에 대한 요구가 증가됨에 따라 마그네틱플로피디스켓구동장치라던지 고정디스크장치등과 같이 디지탈컴퓨터시스템에 대한 현재의 외부 데이터기억장치를 대체시킬 수 있는 고체기억장치의 개발이 강력하게 요망되고 있는 바, 현재 입수할 수 있는 소거가능한 프로그래머블독출전용메모리(EPROM)는 마그네틱데이터기억장치보다 높은 신뢰성과 높은 데이터기록/독출 비와 같은 기술적인 장점을 갖고 있는 반면 이러한 형태의 메모리에서 데이터의 기억용량은 마그네틱데이터기억장치를 대체할 수 있는 정도로 크지는 않다.

또, 종래의 전기적으로 소거가능한 프로그래머블 독출전용 메모리(이하 EEPROM이라 함)에서는 각 메모리셀이 전형적으로 2개의 트랜지스터로 이루어진 구성으로 되어 있어, 상기한 주변데이터기억장치를 대체할 수 있는 대용량을 제공하는 고집적도를 기대할 수는 없게 된다.

최근에는 고집적화와 그에 따른 대용량의 불휘발성반도체기억장치로서 NAND셀을 갖춘 EEPROM이 개방되어 있던 바, 이러한 기억장치에 따르면 각 메모리셀이 전형적으로 부유게이트와 제어게이트를 갖춘 단지 1개의 트랜지스터로 구성되고, 기판상에서 "NDND 셀"구조를 구성하도록 배열된 메모리셀어레이와 각 메모리셀에 접속되는 대응하는 비트선사이에는 단지 1개의 접속부가 형성되며, 이에 따라 기판표면상의 셀영역은 종래 EEPROM보다 상당히 감소되게 되어 EEPROM의 집적도가 향상된다.

그러나, 이러한 형식의 EEPROM에서는 그 메모리셀블럭에서의 데이터기록/소거/독출을 수행하기 위한 행디코더회로 및 열디코더회로를 포함하는 주변구동회로의 고집적화는 지체되고 있고, 현상태에서는 기본적으로 말해 각 메모리블럭마다 대응되는 주변회로가 설치되어야만 하므로 유한한 면적의 칩상에서 큰 면적을 점유해 버리게 되며, 이러한 주변회로부의 증가된 칩면적의 점유는 NAND형 EEPROM의 고집적화를 확실하게 저해하는 요인으로 되고 있다.

[발명의 목적]

본 발명은 상기한 종래기술을 감안해서 이루어진 것으로, 집적도가 우수한 새롭게 개선된 불휘발성반도체기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위해 본 발명은 상기 칩기판상에 형성되는 병렬의 데이터전송선과 이 데이터전송선에 접속된 미리 선정된 수의 메모리셀부로 구성되고, 각 메모리셀부는 제1메모리셀부와 제1메모리셀부에 인접하는 제2메모리셀부를 포함하면서 각 메모리셀부는 각각 미리 선택된 수의 데이터기억트랜지스터와 스위칭트랜지스터의 직렬회로를 갖춘 다수의 NAND형 메모리셀부로 구성되며, 상기 데이터기억트랜지스터는 각각 전하축적층과 제어게이트를 갖추고, 있고, 상기 디코더부는 상기 제1 및 제2메모리셀부에 공통으로 접속되면서 하이레벨을 나타내는 제1전압을 발생시키게 되며, 전압제어회로가 상기 각 제1 및 제2메모리셀부에 접속되어 상기 제1전압에 응답해서 스위칭트랜지스터와 데이터기억트랜지스터에 공급되는 충분히 높은 승압전압전위인 제2전압을 발생시키도록 구성되어 있다.

[실시예]

이하, 본 발명을 예시도면에 의거해서 상세히 설명한다. 제1도는 후술하는 칩기판상에 형성된 다수의 셀 블럭부(10)를 갖춘 본 발명의 1실시예에 따른 전기적으로 소거가능한 프로그래머블 ROM이 도시되어 있는 바, 이 제1도에는 도면의 간단화를 도모하기 위해 단지 2개의 인접하는 셀블럭부(10a, 10b)만이 도시되어 있고, 이하의 셀블럭구성에 관한 설명은 특정 한 셀블럭부(10a)에 대해서만 설명하기로 하는 바, 다른 셀블럭의 각 구성은 셀블럭(10a)과 기본적으로 동일하므로 그 구성에 대한 중복적인 설명은 생략하기로 한다.

상기 셀블럭부(10a)에서 상기 기판상에는 선택된 수의 평행한 비트선(BL1, BL2, ..., BLm; 이하 비트선중에서 임의의 비트선에 대해서는 "BLi"를 사용하여 표시함)이 절연적으로 형성되고, 이들 각 비트선(BLi)은 다수의 메모리셀과 접속된다. 또, 상기 다수의 메모리셀은 각기 선택트랜지스터(Qs1, Qs2)와 임의 수의 메모리셀(M)을 갖춘 소정수의 서브어레이 (이하 "NAND셀부" 또는 단지 "NAND셀"로 표시함)로 분할되고, 상기 선택트랜지스터(Qs)는 단일 게이트형 MOSFET로 구성되며, 각 메모리셀(M)은 기본적으로 부유게이트와 제어게이트를 가지는 이중게이트 MOSFET로 구성된다. 실제의 응용에서 기술적인 필요에 따라 변경될 수 있기는 하지만 또 본 실시예에서 1개의 셀블럭(10a)는 제1도에 도시된 바와같이 메모리셀트랜지스터(M1, M2, ..., M8)를 포함하여 구성된 1024NAND셀부(U1, U2, ..., U1024)를 갖추고 있다.

그리고, 각 NAND셀부(Uji)에서 트랜지스터의 직렬어레이의 일단(즉, 메모리셀트랜지스터(M)의 드레인)에는 제1선택트랜지스터(Qs1)를 매개로 대응하는 비트선(BLi)이 접속됨과 더불어, 다른단(즉, 메모리셀트랜지스터(M8)의 소오스)에는 제2선택트랜지스터(Qs2)를 통해 기판전압(Vs)으로 접지되어 있다. 또, 본 실시예에서 메모리셀트랜지스터(M1, M2, ..., M8)로 이루어진 각 NAND셀부(Uij)의 메모리셀(M)은 상호 직렬로 접속되어 소위"NAND셀"구조로 구성되어 있다.

또한, 평행한 워드선(WL1, WL2, ..., WL4)이 비트선(BL)과 교차 또는 직교하도록 기판상에서 절연적으로 형성되는 데, 이들 워드선은 셀블럭부(10a)내에서 "제어게이트선(CG)"로 칭해지고, 선택트랜지스터(Qs)와 메모리셀트랜지스터(M)은 제1도에 도시된 바와같이 각각 비트선(BL)과 워드선(WL)의 노드에 접속되어 셀매트릭스를 구성하게 된다. 이 경우 각 NAND셀부(Uij)의 선택트랜지스터(Qs1, Qs2)에 접속된 SG1과 SG2는 본 실시예의 설명에서 경우에 따라 "선택게이트제어선"으로 칭하게 된다.

그리고, 제2도에 도시된 바와같이 1개의 NAND셀부 "U"는 불순물이 소량으로 도우프된 P형실리콘칩기판(14)상에 접속구멍(12)을 갖추고 있는 바, 이에 대해 좀 더 구체적으로 설명하자면 배선층(16)이 상기 직렬접속의 트랜지스터(Qs, M)상에 절연적으로 연장되는 한편, 이 배선층(16)은 NAND셀부(U1)에 포함된 트랜지스터(Qs, M)의 게이트에 중첩되면, 더욱이 배선층(16)은 전형적으로 알루미늄층으로 제조된다.

제3도와 제4도에서는 NAND셀부(U1)의 트랜지스터어레이는 소자 분리층으로서 기능하는 절연층(18)에 의해 에워싸인 P형실리콘칩기판(14)의 표면상에 형성되고, 제3도에 명백하게 도시된 바와같이 1개의 메모리셀을 구성하는 MOSFET(M1); 잔여메모리셀들도 동일하게 구성)는 11mm두께의 열산화절연층(22)에 의해 절연적으로 반도체칩기판(14)상에 배치되고, 제1다결정실리콘층(20)과 35mm두께의 열산화절연층(26)에 의해 상기 절연층(18)에 절연적으로 배치된 제2다결정실리콘층(24)을 갖추고 있고, 여기서 상기 제1다결정실리콘층(20)은 MOSFET(Mi)의 부유게이트로서 기능하는 반면 상기 제2다결정실리콘층(24)은 MOSFET(Mi)의 제어게이트로서 기능하게 되면, 이 제어게이트층(24)은 대응하는 워드선[메모리셀(M1)의 경우에는 워드선(W11)]에 접속된다.

그리고, 제3도에 도시된 바와같이 부유게이트(20)는 소자 분리영역에 연장되고, 이에 따라 부유게이트(20)와 P형다결정실리콘칩기판(14)사이의 결합캐패시턴스(Cfs)는 부유게이트(20)와 제어게이트(24)사이의 결합캐패시턴스(Cfs)는 부유게이트와 제어게이트(24)사이의 결합캐패시턴스(Cfs)보다 작게 결정되므로 부유게이트(20)와 P형다결정실리콘칩기판(14)사이의 터널링효과에 의한 전자의 이동만으로 데이터의 기록/소거가 이루어질 수 있게 된다. 여기서, 제2도에는 각 메모리셀트랜지스터(Mi)의 부유게이트(20)가 그 폭에 있어서 제어게이트(24)보다도 넓게 도시되어 있는 데, 이는 도면의 명료화를 위한 변형으로, 실제로는 각 셀트랜지스터(Mi)에서 상기 부유게이트(20)와 제어게이트(24)는 동일하게 되어 있으면서 자기 정합되어 있는 것으로 이해하여야 함에 유의해야 하고 실제이들 게이트층(20, 24)은 전형적으로 1㎛의 폭으로 형성되어 있다.

또, 제4도에 도시된 바와같이 제1선택트랜지스터(Qs1)는 상기 P형실리콘칩기판(14)상에 절연적으로 배치된 다결정실리콘층(28)을 갖추고 있는 바, 이 다결정실리콘층(28)은 상기 선택트랜지스터(Qs1)의 제어게이트로서 기능하게 된다. 이와 유사하게 제2선택트랜지스터(Qs2)는 이 선택트랜지스터(Qs2)의 제어게이트로서 기능하도록 상기 P형실리콘칩기판(14)상에 절연적으로 배치된 다결정실리콘층(30)을 갖추고 있다.

또한, 이 제4도에 도시된 바와같이 불순물이 다량으로 도우프된 N형(N⁺형)확산층(32, 34, 36, 38, ..., 40, 42, 44, 48)이 트랜지스터(Qs, M)의 게이트와 약간 겹쳐지도록 형성되어 있는데, 이들 N⁺확산층(32, 34, 36, 38, ..., 40, 42, 44, 48)은 대응하는 트랜지스터의 소오스와 드레인으로 작용하게 되는 바, 예컨대 N⁺형확산층(32, 34)은 선택트랜지스터(Qs1)의 드레인과 소오스로서 가능하게 되고, 이와 유사하게 N⁺확산층(34, 38)은 셀트랜지스터(M1)의 드레인과 소오스로서 기능하게 된다.

이러한 층구조는 CVD절연층(48)에 의해 전체적으로 덮여지게 되고, 또 제4도에 도시된 바와같이 관통 구멍이 직렬의 트랜지스터어레이에 대한 접속구멍(12; 관통구멍)으로서 작용하도록 형성되며, 이 관통구멍(12)은 선택트랜지스터(Qs1)의 소오스확산층(32)상에 위치된다. 또 알루미늄배선층(16)이 절연층(46)상에 배치됨과 더불어 상기 관통구멍(12)을 통해 선택트랜지스터(Qs1)의 드레인확산층(32)과 접속되고, 또 이 알루미늄배선층(16)은 NAND셀부(U1)에 결합된 비트선으로서 기능하게 되면서 데이터입력/출력선에 선택적으로 접속된다.

다시, 상기 제1도를 참조해서 설명하면 각 비트선(BLi)은 열디코더회로(52)에 접속된 감지증폭회로(50)에 접속되고, 이 감지증폭회로(50)는 상기 열디코더회로(52)에 의해 선택된 비트선(BL1)상에 나타나는 데이터전압은 증폭하게 되며 이에 따라 EEPROM의 데이터독출모드에서 논리레벨 즉 데이터의 "0"또는 "1"을 검출하게 된다. 또 제1도에 도시된 바와같이 워드선(WL1∼WL8)이 각각 스위칭트랜지스터(T1∼T8)를 매개해서 제어단자(CG1∼CG8)에 접속되고, 게이트제어선(SG1)이 스위칭트랜지스터(T9)를 매개해서 제어단자(SD1)에 접속되며, 게이트제어선(SG2)이 제어단자(SS1)에 직접 접속된다. 그리고, 트랜지스터(T1∼T9)의 게이트는 제어신호(

)가 공급되는 제어선(CL)에 접속되고, 디코더회로(54)의 단자(SD1, CG1, G2, ..., CG8, SS1)에는 워드선(WL)과 제어선(SG)이 접속되며, 이 경우 스위칭트랜지스터(T)는 D(Depression)형 FET를 사용하여 구성할 수 있다.

여기서, 워드선(WL)은 셀블럭부(10a, 10b, ...)에 공통화되어 있는 바, 이에 대해 좀더 구체적으로 설명하자면 제1도 도시된 바와같이 셀블럭부(10a, 10b)의 상호 대응하는 비트선(BL)은 상호 공통접속되는 한편 행디코더회로(54)의 동일한 신호출력단자에 접속되어 있다. 예컨대 셀블럭부(10a)의 워드선(W11)은 셀블럭부(10a)의 제어게이트단자(CG1)에 접속될 뿐만 아니라 그 인접 셀블럭부(10b; 제1도에는 도시되어 있지 않지만 동일한 비트선(BL)에 결합되어 있는 또 다른 셀블럭부(10c, 10d, ...))의 대응하는 제어게이트단자(CG1)에도 접속되어 있고, 이러한 행디코더회로(54)의 공통화특징을 강조하는 의미로서 이 실시예 따른 EEPROM의 행디코더(50)는 "공통행디코더"라 칭하기로 한다.

그리고, 승압회로부가 셀블럭부(10a, 10b)마다 독립되게 설치되어 있는바, 좀 더 상세히 설명하면 제1승압회로부(60a)는 셀블럭부(10a)에 접속되고, 제2승압회로부(60b)는 셀블럭부(10b)에 접속되어 있으며, 각 승압회로부(60a:60b)는 2개의 승압회로를 갖추고 있는바, 선택트랜지스터(Qs1)를 포함하는 제1선택트랜지스터에 접속되는 제1선택게이트제어선(SG1)에 대한 제1전압부스터회로(62a, 62b)와, 메모리셀트랜지스터(M)에 접속된 워드선(WL)예컨대 제어게이트단자(CG)에 대한 제2전압부수터회로(64a, 64b)를 갖추고 있다. 이 경우 상기 제1전압부스터회로(62)는 선택게이트제어선(SG1)에 하이레벨전압으로서 공급되는 출력전압을 생성하는 반면, 제2전압부스터회로(64)는 대응하는 워드선(WL1)에 공급되어지면서 이하에서 상세히 설명하는 바와같이 제1전압부스터회로(62)의 출력전압에 응답해서 제어되는 승압전압전위를 갖는 출력전압을 생성하게 된다.

그리고, 제5도에 도시된 바와같이 상기 제1전압부스터회로(62a)는 본질적으로 캐패시터(C1)와 2개의 FET(Q1, Q2)로 이루어진 차아지펌프회로(charge-pump circuit)로 구성되고, 상기 FET(Q1)는 전압(Vpp)에 접속된 소오스와, 캐패시터(C)에 접속된 드레인 및, 선택게이트제어선(SG1)에 접속된 게이트를 갖추고 있는 반면, 상기 FET(Q2)는 상기 FET(Q1)의 게이트에 접속된 소오스와, 상기 FET(Q1)의 드레인에 공통으로 접속된 게이트와 드레인을 갖추고 있다.

또한 상기 제2전압부스터회로(64a)는 각기 제1전압부스터회로(62a)와 동일하게 구성된 8셋트의 차아지펌프회로로 구성되고, 여기서 동일한 참조부호는 동일한 구성요소를 나타내는 바, 이하 그에 대한 상세한 설명은 생략하기로 한다. 또, 상기 차아지펌프회로는 각각 워드선(WL1∼WL8)에 접속된다.

또, 제1전압부스터회로(62a)에서 FET(Q1)의 게이트와 FET의 소오스의 공통접속점, 바꾸어 말하면 제1선택트랜지스터(Qs1)의 게이트에 접속되어 있는 선택게이트제어선(SG1)은 FET(3)와 NAND게이트회로(G1)를 매개해서 제2전압부스터회로(64a)의 차아지펌프회로에 그 캐패시터(C)가 함께 접속되어 있는 점이 중요하다.

또, 상기 공통접속점(J)는 FET(Q3)를 매개해서 출력이 제2전압부스터회로(64a)에 제공된 모든 차아지펌프회로의 캐패시터(C)에 접속되는 NAND게이트(G)의 제1입력에 접속되고, FET(Q3)는 그 게이트에 EEPROM의 직류전원공급전압(Vcc)이 공급되며, 이에 따라 워드선(WL1∼WL8)에 결합된 제2전압부스터회로(64a)는 선택게이트제어선과 결합된 제1전압부스터회로(62a)에 응답해서 동작하게 된다.

즉, 예컨대 제5도에 도시된 바와같이 인버터(G2)와 NAND게이트(G3)에 의해 구성된 논리게이트회로(66)는 제1전압부스터회로(62a)의 캐패시터(C)에 접속되어 있고, 출력게이트 회로(66)는 그 NAND게이트(G3)의 제1입력에 기록제어신호(

W)를 공급받게 되며, 그 NAND게이트(G3)의 제2입력에는 도시되지 않은 공지의 링발진기회로에 의해 공급되는 반복적인 출력신호(

W)가 "하이레벨"로 될때 클럭게이트회로(68)는 클럭신호(

R)가 제1전압부스터회로(62a)에 전송되는 것을 허용하게 된다.

한편, 제2전압부스터회로(64a)는 그 전단에 클럭게이트회로(68)가 설치되어 있고, 클럭게이트회로(68)는 예컨대 인버터(G4)와 NOR게이트(G5) 및 NOR게이트(G6)에 의해 구성되며, 그 중 NOR게이트(G5)는 그 제1입력에 반복적인 클럭신호(

R)가 인가되는 한편, 그 제2입력에는 NOR게이트(G6)의 출력신호가 인가되고, 이 경우 상기 NOR게이트(G6)는 그 제1입력에 기록제어신호(

R)가 입력되는 한편, 그 제2출력에 소거제어신호(

E)가 인가된다. 또, 상기 기록제어신호(

W), 또는 소거제어신호(

E)가 하이레벨일때 클럭세이트회로(68)는 클럭신호(

R)가 제2전압부스터회로(64a)에 전송되는 것을 허가해 주게 되고, 상기 인버터(G4)의 출력은 상기 NAND게이트(G1)의 제2입력에 접속되어 있다.

이러한 구성에 따르면 NAND게이트는 제1전압부스터회로(62a)가 하이레벨출력신호(이는 제어선(SG1)에 전송되어 선택트랜지스터(Qs1)가 도통상태로 되도록 작용)를 생성할 때만 클럭신호(

R)가 제2전압부스터회로(64a)의 차아지펌프회로에 공급되도록 기능하게 된다. 바꾸어 말하면 제2전압부스터회로(64a)와 결합된 게이트회로(68)의 출력신호는 제1전압부스터회로(62a)의 출력신호가 고전압으로 되어 있을 때 비로소 FET(Q3)를 경유해서 NAND게이트(G1)에 제어신호로서 입력되고, 그 후 워드선(WL1∼WL8)과 결합되는 제2전압부스터회로(62a)의 병렬접속차아지펌프회로에 전송된다.

이어, 제6도와 제7도의 타이밍차트를 참조해서 EEPROM의 동작모드를 설명한다. 이 타이밍챠트에서 비트선(BL)의 전압은 Vbit로 나타내고, 단자(SD1, SS1)에 나타내는 전압은 각각 "Vsg1"과 "Vsg2"로 나타내며, 단자(CG1, Cg2, CG3, ..., CG8)를 경유해서 워드선(WL)에 공급되는 전압은 각각 "Vcg1", "Vcg2", "Vcg3", ..., "Vcg8"로 표시된다.

그리고, 본 실시예의 EEPROM은 이하에서 설명하는 형태로 메모리셀블럭(10a)의 모든 메모리셀에 대한 데이터소거동작이 수행되는 바, EEPROM이 데이터소거모드로 설정되면 먼저 공통행디코더회로(54)가 예컨데 제6도의 t1기간에서 5V의 하이레벨을 발생시키게되고, 이 하이레벨전압은 메모리셀블럭부(10a)의 선택게이트제어선(SG1)과 모든 워드선(WL1∼WL8)에 공급되며, 이때 인접하는 메모리셀블럭부(10b)의 대응하는 선택게이트제어선(SG1')에는 예컨대 제6도에 도시된 바와같이 로우레벨전압(OV)이 공급된다.

이어, 상기한 바와같이 선택된 메모리셀블럭부(10a)에서 선택게이트제어선(SG1)이 하이레벨전압이 공급됨과 더불어 제1전압부스터회로(62a)의 FET(Q1)가 도통상태로 되고, 그 결과 이트회로(68)에 공급되면서 전형적으로 5V진폭의 구형파를 갖는 링발진기(제5도에 도시되지 않음)의 출력클럭신호(

R)가 게이트회로(66)에 의해 메모리셀블럭(10a)에 결합된 제1전압부스터회로(62a)에 전송되고, 이어 제1전압부스터회로(62a)에서는 차아지펌핑동작이 실행되므로 예컨대 제6도에 도시된 바와 같이 t2기간에서 전압(Vpp)의 전위인 17V로 상승된 일정한 전압전위의 부스터전압(Vpp)이 생성된다. 이 부스트된 전압(Vpp=17V)은 선택게이트제어선(SG1)에 인가되므로 제1선택트랜지스터(Qs1)가 도통상태로 되고, 이에 따라 NAND셀부(U1∼U1024)가 각각 대응하는 비트선(BL1∼BL8)에 접속된다.

또, 부스트된 전압(Vpp)이 제어게이트선(SG1)에 공급됨에 따라, 접속점(J)에도 전압(Vpp)이 공급되어 제2전압부스터회로(84a)에 제공된 FET(Q3)를 매개해서 NAND게이트(G1)에 공급되며, 상기 NAND게이트(G1)는 제1입력에서 Vcc-Vth로 표시되는 전위의 전압을 수신하게 된다. 여기서 "Vth"는 FET(Q3)의 임계치전압이 나타내고, 상기 NAND게이트(G1)의 입력전압은 전형적으로 4V이며, NAND게이트(G1)는 게이트회로(68)를 매개로 공급되는 링발진기(도시되지 않음)의 출력신호(

R)를 제2전압부스터회로(84a)에 전송하게 된다. 이에 따라 부스터전압(Vpp)이 선택게이트제어선(SG1)에 공급됨에 따라 제2전압부스트회로(64a)의 차아지펌프회로에는 클럭신호(

R)가 공급되므로 워드선(WL1∼WL8)상의 전압전위가 일제히 전압(Vpp) 예컨데 17V로 상승되도록 차아지펌핑작용이 개시된다. 그 결과, 선택게이트제어선(SG1)상의 전압(Vsg1)과 메모리셀트랜지스터(M)에 대한 워드선(WL1∼WL8) 즉 게이트제어선이 제7도에 도시된 바와 같이 전압전위가 17V로 되고, 셀블럭부(10a)의 메모리셀을 구성하는 모든 메모리셀트랜지스터(M)에서 일괄데이터소거가 수행된다.

그리고, 셀블럭부(10a)에서 데이터소거가 이루어지는 경우 인접하는 메모리셀블럭(10b)의 선택게이트제어선(SG1')이 로우레벨전압으로 유지되고, 제1도에 도시된 바와 같이 셀블럭부(10b)에 결합된 제1전압부스트회로(62b)가 그 펌핑동작의 실행이 방지되므로 메모리셀블럭부(10a)와 결합된 제1전압부스터회로(62a)의 FET(Q1)에 상당하는 FET는 게이트전압이 로우레벨로 유지됨에 따라 비동작상태로 된다.

그러므로 제2전압부스터회로(64b)가 비활성상태로 되고, 메모리셀블럭(10b)의 워드선에 접속된 제어게이트단자(CG1∼CG8')상의 전압은 5V에서 17V로 증가되지 않게 되며, 이에따라 인접하는 메모리셀블럭부(10b)의 메모리셀부에 관한 데이터소거동작은 발생되지 않게 된다.

이후, EEPROM이 데이터기록모드로 설정되면, 메모리셀(M8)이 선택된 셀블럭부(Ui)와 대응하는 비트선(BLi)사이의 공통노드로 부터 가장 멀리 위치하는 메모리셀트랜지스터(M1∼M8)의 위치에 대한 반대순서로 메모리셀블럭부(10a)로 부터 선택된 필요한 메모리셀부(Ui)에 순서적으로 데이터기록되고, 상기 노드에 인접되게 위치하는 메모리셀트랜지스터(M1)에서 최종의 데이터기록이 이루어지게 된다.

이 데이터기록모드에서 전압(Vpp)은 예컨대 17V로 부터 22V로 전위가 변경된다/

또, 제7도에 도시된 바와 같이 NAND셀부(U1)가 셀블럭부(10a)에서 선택된 경우 그에 포함된 메모리셀트랜지스터(M)가 그 위치의 반대순서로 데이터기록의 대상으로 되는 바, 우선 NAND셀부(U1)의 메모리셀트랜지스터(M8)에 데이터를 기록하기 위해 공통행디코더(54)가 하이레벨전압(=5V)을 발생시키게 되고, 이 하이레벨전압은 선(CL)에 의해 공급되는 제어신호(

)에 응답해서 도통되는 FET(T9, T1, ..., T7; T7은 제1도에 도시되지 않음)를 매개해서 선택게이트제어선(SG1)과 워드선(WL1∼WL7)에 공급된다. 또한 공통행디코더(54)는 로우레벨전압을 발생시켜 그 디코더(54)에 직접 접속된 선택게이트제어선(SG2)을 매개해서 제2선택트랜지스터(Qs2)에 공급해 주게 된다. 이때 디코더(54)는 인접하는 셀블럭부(10b)에 결합된 제1 및 제2선택게이트제어선(SG1', Sg2')에 로우레벨을 공급해 주게 된다.

그리고, 선택된 NAND셀부(U1)를 포함하는 메모리셀블럭(10a)에 접속된 제1전압부스터회로(62a)만이 활성화되어 상기한 데이터독출모드에서 동일한 차아지펌핑동작을 실행하게 되는 데, 이 차아지펌핑동작은 제1선택게이트제어선(SG1)에 공급되는 부스트된 전압(Vpp=22V)을 발생시키게 되므로 선택된 NAND셀부(U1)에 대한 트랜지스터(Qs1)를 포함하는 제1선택트랜지스터가 도통상태로 되고, 이에 따라 NAND셀부(U1)가 그에 대응하는 비트선(BL1)에 접속된다.

또, 제1전압부스터회로(62a)의 출력전압(Vpp=22V)에 응답해서 제1전압부스터회로(64a)에서 차아지펌핑동작이 재개되고, 그 부스트된 전압 Vpp(=22V)은 제1선택트랜지스터(Qs1)와 선택된 메모리셀트랜지스터(M8)사이에 위치하는 비선택메모리셀트랜지스터(M1∼M7)에 접속된 워드선(WL1∼WL7)에 공급되며, 이에 따라 상기 메모리셀트랜지스터(M1∼M7)가 도통 상태로 된다. 이러한 상태에서 논리 "1" 레벨 또는 "0"레벨을 갖는 데이터전압이 통상의 형태로 비트선(BL1)에 공급되는 경우 데이터전압은 선택된 트랜지스터(Qs1)와 메모리셀트랜지스터(M1∼M7)을 경유해서 선택된 메모리셀트랜지스터(M8)에 기록된다.

이러한 상태하에서는 인접하는 NAND셀블럭(10b)에서의 동일한 비트선(BL1)에 접속된 대응하는 셀부(U1')에는 데이터가 기록되지 않게 되므로 제1도에 도시된 바와 같이 인접하는 셀블럭부(10b)에 대한 제1전압부스터회로(62b)뿐만 아니라 잔여의 셀블럭에 결합된 잔여의 전압부스터회로가 활성화 되지 않게 되어 셀블럭부(10b)의 워드선과 결합된 제2전압부스터회로(64b)가 비동작상태로 유지됨에 유의해야 한다. 이는 비록 워드선이 선택된 메모리셀블럭(10a)의 워드선(WL1∼WL7)에 공통으로 함께 접속되더라도 비선택메모리셀블럭(10b, ...)에서 의도하지 않는 데이터기록이 방지될 수 있음을 위미한다.

이어, 데이터기록이 완료된 트랜지스터(M8)에 인접된 메모리트랜지스터(M7)가 선택되어 소정의 데이터 기록순서에 따라 데이터기록의 대상으로 되는 데, 이 데이터기록모드의 단계에서 공통행디코더(54)는 워드선(WL7)에 공급되는 전압전위를 하이레벨로부터 로우레벨전압으로 변경시키는 데, 이 경우 제7도에 명백하게 도시된 바와 같이 다른 워드선(WL1∼WL6)은 동일한 전압 예컨대 하이레벨전압으로 유지됨과 더불어 워드선(WL1)은 동일한 전압 예컨대 로우레벨전압으로 유지된다. 이 결과 메모리셀트랜지스터(M7)에 기록되는 데이터인 논리 "1" 또는 "0"이 선택트랜지스터(Qs1)와 NAND셀부(U1)에서 현재 선택된 셀트랜지스터(M7)사이에 위치되는 셀트랜지스터(M1∼M6)를 통해 목표인 트랜지스터(M7)에 전송되고, 이에 따라 선택된 메모리셀트랜지스터(M7)내에 데이터가 기록될 수 있다.

이어, 잔여의 메모리셀트랜지스터(M6, M5, ..., M1)는 이 순서대로 상기한 바와 유사한 형태로 데이터기록 대상으로 되는 데, 예컨대 메모리셀트랜지스터(M6)는 워드선(WL∼WL5)에 하이레벨전압을 공급함과 더불어 워드선(WL7, WL8)에 로우레벨전압을 인가함으로써 데이터를 기록할 수 있게 되고, 또 이와 유사하게 후속의 셀트랜지스터(M5)에 데이터를 기록하는 경우에도 워드선(WL1∼WL4)에 하이레벨전압을 공급하는 반면 워드선(WL5∼WL8)에 로우레벨전압을 공급하게 된다.

또한 NAND셀부(U1)에서의 데이터기록동작은 모든 워드선(WL1∼WL8)에 로우레벨을 공급함으로써 셀트랜지스터(M1)에 기록될 데이터전압이 인가되는 경우 완료되게 된다. 이때 비트선(BL1)상의 데이터전압은 단지 선택트랜지스터(Qs1)를 경유해서 셀트랜지스터(M1)에 전송된다.

그리고, 데이터기록모드시 제2전압부스트회로(64a)에 의해 부스트된 전압(Vpp)이 발생되어 선택된 메모리셀트랜지스터(M)에 접속된 워드선에 공급되는 경우 메모리셀블럭(10a)과 공통행디코더회로(54)사이에 제공된 D형스위칭트랜지스터(T)에 의해 공통행디코더회로(54)에 의도하지 않는 승압전압이 인가되어 손상받게 되는 것을 방지할 수 있게 되고, 또 승압전압이 공통행디코더회로(54)에 공통으로 접속된 대응하는 워드선에 불필요하게 공급되어 EEPROM의 동작신뢰도가 저하되는 것을 D형트랜지스터(T)에 의해 방지할 수 있게 된다.

상기한 바와 같이 구성된 EEPROM에 따르면 비트선(BL1, BL2, …, BL1024)과 동일한 셋트로 결합된 다수의 메모리셀블럭(10a, 10b, …)를 위한 주변제어회로의 구성을 대폭적으로 간략화할 수 있고, 주변회로의 실제 회로구성의 간략화는 유한한 칩기판상에서 메모리부와 그 구동제어회로부의 점유면적비를 대폭 감소시킬 수 있다. 이 결과 만일 칩크기가 동일하게 되면 메모리용량의 증대를 기대할 수 있고, 만일 메모리용량이 일정하게 되면 필요한 칩면적을 감소시킬 수 있는 것을 기대할 수 있는 바, 어떠한 경우에도 EEPROM의 고집적도화는 크게 개선될 수 있다.

또, 상기 실시예에 따르면 각 메모리셀블럭부(10a 또는 10b)에 설치된 승압전압을 생성하는 주변회로가 선택게이트제어선(SG1)을 위한 제1전압부스터회로(62)와 워드선(WL)을 위한 제2전압부스터회로(64)로 구성되고, 이 제2전압부스터회로(64)는 제1전압부스터회로(62)로부터 승압전압이 출력되는 것을 검출해서 그 출력에만 응답하여 자동적으로 동작상태로 된다. 또 이러한 구성에 따르면 데이터기록시 임의 셋트의 비트선(BL)과 결합되는 복수의 메모리셀블럭부(10)중에서 선택된 예컨대 특정한 메모리셀블럭부(10a)에 포함되는 임의 메모리셀부(10i)에 데이터의 순차기록이 수행되고 있는 기간에 동일셋트의 비트선(BL)과 결합된 잔여의 비선택메모리셀블럭부(10b)에서 상기 공통행디코더회로(54)에 공통으로 접속되어 있는 대응하는 워드선상에서의 잘못된 데이터기록 즉, 데이터프로그래밍이 의도하지 않은 상태로 실행되어 버리는 것을 확실하게 방지할 수 있다. 왜냐하면, 선택된 셀블럭부(10a)에서 데이터기록에 대한 선택게이트제어선(SG1)에 승압전압(Vpp)이 제1전압부스터회로(62a)에 의해 발생되어도 각 비트선택메모리셀블럭부(10b, …)에 선택게이트제어선(SG1')은 공통행디코더(54)에 의해 승압전압(Vpp)이 공급되지 않게 되고, 이에 따라 제1전압부스터회로(62b)는 비동작상태로 유지되는 결과 제2전압부스터회로(64b)의 활성화가 금지되기 때문이다.

상기한 승압전압발생회로의 구성은 워드선(WL)에 대한 제2전압부스터회로(64a, 64b, …)를 독립적으로 제어하는 회로의 불필요화를 의미하는 바, 이는 EEPROM에 대한 주변회로구성의 간략화에 공헌하게 되고, 상기한 특징의 조합에 의해 높은 동작신뢰성 특히 데이터기록신뢰성을 기대하는 정도로 높게 유지하면서 집적도가 우수한 EEPROM을 제공할 수 있게 된다.

[발명의 효과]

상기한 바와 같이 본 발명에 따르면, 주변회로에 구성이 간략해지게 되고, 동작신뢰성 특히 데이터기록신뢰성이 높으면서 집적도가 우수한 불휘발성 반도체기어장치를 제공할 수 있게 된다.

Claims

P형실리콘칩기판(14)과, 이 P형실리콘칩기판(14)상에 형성된 병렬의 데이터전송선(BL), 이 데이터전송선에 접속되면서, 캐리어축적층(20)과 제어게이트를 갖춘 미리 설정된 수의 데이터기억트랜지스터(M1∼M8)와 스위칭트랜지스터(Qs1)의 직렬회로를 갖춘 다수의 NAND형 셀부(U)로 이루어진 제1메모리셀부(10a)와 제2메모리셀부(10b)로 구성된 소정수의 메모리셀블럭부(10), 상기 제1 및 제2메모리셀부(10a, 10b)에 공통으로 접속되어 하이레벨을 나타내는 제1전압을 발생시키는 디코더수단(54) 및, 상기 제1 및 제2메모리셀블럭부(10a, 10b)에 접속되어 상기 제1전압에 응답해서 상기 스위칭트랜지스터(Qs1)와 데이터기억트랜지스터(M)에 인가되는 충분히 높은 승압전위를 갖는 제2전압(Vpp)을 발생시키는 전압제어수단(60a, 60b)으로 구성된 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
제1항에 있어서, 상기 전압제어수단(60a, 60b)은 상기 스위칭트랜지스터(Qs1)에 접속되어 그 스위칭트랜지스터(Qs1)에 공급되는 제1전압을 검출하여 제2전압(Vpp)으로서 상기 제1스위칭트랜지스터(Qs1)에 공급되는 출력전압을 발생시키는 제1전압발생수단(62)과, 상기 데이터기억트랜지스터(M)의 제어게이트와 상기 전압발생수단제어수단(62)에 접속되어 상기 전압발생수단(62)의 출력전압에 응답해서 제2전압(Vpp)을 발생시키는 제2전압발생수단(64)으로 구성된 것을 특징으로 하는 NAND형메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
제2항에 있어서, 상기 제2전압발생수단(64)은 각각 상기 데이터기억트랜지스터(M)의 제어게이트에 접속되어 제2전압을 발생시키는 전압발생회로와, 상기 제1전압제어수단(62)과 상기 전압발생회로에 접속되어 상기 제1전압제어수단(62)의 출력전압을 검출해서 상기 전압발생회로를 활성화시키는 검출수단(63)으로 구성된 것을 특징으로 하는 NAND형메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
제3항에 있어서, 상기 검출수단은 상기 제1전압발생수단(62)에 의해 출력전압이 공급되는 제1입력과 외부적으로 동작모드제어신호(
R,
W,
E)가 공급되는 제2입력을 갖춘 게이트회로(G1)로 구성된 것을 특징으로 하는 NAND형메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
제4항에 있어서, 상기 검출수단에는 상기 제1전압발생수단(62)의 출력과 상기 게이트회로(G1)의 제1입력사이에 접속되어 전원공급전압을 인가받는 게이트를 갖춘 트랜지스터(Q3)가 더 구비된 것을 특징으로 하는 NAND형메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
제5항에 있어서, 상기 게이트회로에는 NAND게이트(G1)가 포함된 것을 특징으로 하는 NAND형메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
제4항에 있어서, 상기 디코더수단(54)이 상기 스위칭트랜지스터(Qs1)와 데이터기억트랜지스터(M) 및 제1전압발생수단(62)에 제1전압을 공급하도록 하면서 상기 디코더수단(54)에 제2전압이 공급되지 않도록 하는 게이트수단이 더 구비된 것을 특징으로 하는 NAND형메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
제7항에 있어서, 상기 게이트수단은 상기 디코더수단(54)과 상기 스위칭트랜지스터(Qs1)사이에 접속된 전압제어트랜지스터(T)로 구성되고, 상기 데이터기억트랜지스터(M)는 각각 상기 메모리셀부(10)에 포함된 것을 특징으로 하는 NAND형메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
제8항에 있어서, 상기 임의의 메모리셀부(U1)는 상기 제1메모리셀부(10a)에서 필요한 데이터기억트랜지스터(M2)에 데이터를 기록하는 순서로 선택되고, 상기 디코더수단(54)은 스위칭트랜지스터(Qs1)와 이 스위칭트랜지스터(M1)와 소정의 트랜지스터(M2) 사이에 위치하는 데이터기억트랜지스터 또는 트랜지스터(M1)에 제1전압을 공급함과 더불어 상기 선택된 메모리셀부(U1)에서 잔여의 트랜지스터(M3, …, M8)에는 로우레벨을 나타내는 제3전압을 공급해줌으로써 상기 선택된 메모리셀부(U1)에 접속된 대응하는 데이터전송선(BL1)상에 나타나는 데이터가 상기 전압제어수단(60a)에 의해 공급되는 제2전압(Vpp)에 응답해서 도통상태로 되는 트랜지스터(Qs1, M1)를 통해 소정의 트랜지스터(M2)에 공급되도록 된 것을 특징으로 하는 NAND형메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
제9항에 있어서, 상기 소정의 선택된 메모리셀부(U1)내에 포함된 데이터기억트랜지스터(M1∼M8)는 배열된 역순으로 데이터기록동작이 순차 수행됨으로써 상기 스위칭트랜지스터(Qs1)로 부터 가장 멀리 위치하는 데이터기억트랜지스터(M8)에 대해 우선적으로 데이터기록이 수행되는 반면, 상기 스위칭트랜지스터(Qs1)에 인접되게 위치하는 데이터기억트랜지스터(M1)에 대해 최종적으로 데이터기록이 수행되도록 된 것을 특징으로 하는 NAND형메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
제9항에 있어서, 상기 디코더수단(54)은 데이터소거시 스위칭트랜지스터(Qs1)와 상기 각 제1 및 제2메모리셀부(10a, 10b)에 포함된 모든 데이터기억트랜지스터(M1∼M8)에 제2전압을 공급해줌으로써 상기 모든 데이터기억트랜지스터(M)에 상기 전압제어수단(60)에 의해 제2전압(Vpp)이 공급되어 상기 모든 데이터기억트랜지스터(M)에 기억된 데이터가 일제히 일괄소거되도록 된 것을 특징으로 하는 NAND형메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
반도체기판(14)과, 이 반도체기판(14)상에 형성된 비트선(BL), 이 비트선(BL)과 교차되는 교차점을 갖고서 상기 반도체기판(14)상에 형성된 워드선(WL), 상기 교차점에 설치되면서 제어게이트(24)와 데이터기억층(20)을 구비한 미리 설정된 수의 메모리셀트랜지스터(M1, M2, …, M8)를 갖춘 NAND셀부(U)로 구성되어 소정수의 메모리블럭부(10a, 10b)로 분할된 재기록이 가능한 메모리셀트랜지스터(M), 상기 메모리셀부에 대해 제공되어 그 메모리셀부를 대응하는 비트선에 선택적으로 접속시키기 위한 스위치수단(Qs1), 상기 워드선(WL1, …, WL8)과 상기 스위칭수단(Qs1)에 접속되어 하이레벨전압을 발생시켜 선택된 선으로서 상기 워드선(WL)중 하나 또는 그 이상의 워드선을 선택적으로 지정하는 행디코더수단(54), 상기 메모리셀그룹(10)의 각각에 결합되면서 상기 트랜지스터(Qs1, M)를 도통상태로 하는 충분히 높은 소정의 전압전위로 상승되는 하이레벨전압을 발생시켜 그 승압된 전압(Vpp)을 선택된 선에 공급해주는 전압승압수단(60)을 구비하고 있으면서, 상기 전압승압수단은 상기 승압전압(Vpp)을 스위치수단(Qs1)에 공급해서 그 스위치수단(Qs1)을 턴온시키는 제1전압부스터수단(62)과, 이 제1전압부스터수단(62)에 응답해서 상기 승압전압(Vpp)을 선택된 선에 공급해 줌으로써 상기 데이터기억층과 상기 기판사이에서의 터널링에 의해 상기 전하캐리어를 상기 선택선에 접속된 메모리셀트랜지스터에 이동시키는 제2전압부스터수단(64)으로 구성된 것을 특징으로 하는 프로그래머블 ROM.
제12항에 있어서, 상기 워드선(WL)은 상기 대응하는 메모리셀트랜지스터(M1, M1')의 제어게이트에서 다른 메모리블럭(10a, 10b)에 속하는 대응하는 메모리셀부(U1, U1')에 각각 포함된 대응하는 메모리셀트랜지스터(M1, M1')와 공통으로 접속된 소정수의 게이트제어선(WL1, …WL8)으로 구성된 것을 특징으로 하는 프로그래머블 ROM.
제12항에 있어서, 상기 제1전압부스터수단(62)은 차아지펌프회로를 포함해서 구성된 것을 특징으로 하는 프로그래머블 ROM.
제14항에 있어서, 상기 제2전압부스터수단(64)은 상기 게이트제어선에 접속된 병렬의 차아지펌프회로와, 상기 제1전압부스터수단(62)과 상기 병렬의 차아지펌프회로사이에 접속되어 상기 제1전압부스터수단(62)이 승압전압을 발생시키는 경우 상기 차아지펌프회로를 동작상태로 하는 게이트회로수단(Q3, G1)으로 구성된 것을 특징으로 하는 프로그래머블 ROM.
제15항에 있어서, 상기 게이트회로수단에는 NAND게이트(G1)가 포함된 것을 특징으로 하는 프로그래머블 ROM.
제16항에 있어서, 상기 메모리셀트랜지스터는 각각 데이터기억층으로서의 부유게이트를 갖춘 이중게이트 전계효과트랜지스터로 구성된 것을 특징으로 하는 프로그래머블 ROM.
제17항에 있어서, 상기 스위치수단은 상기 공통행디코더수단(54)과 제1전압부스터수단(62)에 접속된 게이트를 갖추고서 상기 승압전압(Vpp)에 응답해서 도통상태로 되는 전계효과트랜지스터(Qs1)로 구성된 것을 특징으로 하는 프로그래머블 ROM.