TWI569374B - 積體電路及其操作方法與製造方法 - Google Patents

Description

積體電路及其操作方法與製造方法

本發明是有關於一種積體電路及其操作方法與製造方法，且特別是有關於一種三維記憶陣列及其操作方法與製造方法。

在美國專利公開號2010/0226195之發明中，提出一具有與實際的陣列分離之Z方向(或深度方向)解碼功能的三維記憶陣列。一例中，一字元線(WL型結構僅電性連接位於三維記憶陣列同一階層之電晶體的閘極，而不電性連接位於三維記憶陣列不同階層之電晶體的閘極。另一例中，位於三維記憶陣列同一階層之NAND串列的一端係彼此電性連接，而位於三維記憶陣列不同階層之NAND串列的一端彼此電性不連接。這些例子中，皆不執行對於三維記憶陣列之階層的解碼。取而代之地，實際的解碼係由位於遠端的電路來執行，該遠端電路並隨後決定要選擇該些NAND串列階層中何者以進行一特定作業。複雜性即由此種將解碼階層訊號連接至三維記憶陣列不同階層的結構與互連而生。

根據一實施例，揭露一種積體電路，其包括一三維記憶陣列與複數條選擇線。三維記憶陣列包括複數階層。階層各包括一第一NAND串列、一第二NAND串列、與連接開關電晶體之二維陣列。第一與第二NAND串列包括記憶胞及串列開關電晶體。連接開關電晶體偶接至第一NAND串列的串列開關電晶體其中串聯的兩個之間。選擇線電性耦接至串列開關電晶體與連接開關電晶體。

根據另一實施例，揭露一種積體電路，其包括數個條紋堆疊、數個連接堆疊、數個導電線、與一介電層。條紋堆疊各包括不同階層的數個導電條紋。連接堆疊各包括電性連接導電條紋的不同階層的數個導電連接。導電線與條紋堆疊交錯配置，且導電線中不位在最外側的一個係同時覆蓋連接堆疊。介電層配置在導電線與導電條紋之間，並配置在導電連接與導電線之間。

根據又另一實施例，揭露一種積體電路的操作方法，其包括以下步驟。施加偏壓至一區域開關區中電性連接至數個連接開關電晶體之閘極的一區塊選擇線，以開啟連接開關電晶體並使連接開關電晶體之間的數個位元線彼此電性導通。施加偏壓至一串列開關區中電性連接至數個串列開關電晶體之閘極的數個串列選擇線，並施加偏壓至不同階層的位元線，藉此使位於相同條紋堆疊上之不同階層的串列開關電晶體具有不同的臨界電壓。

根據又再另一實施例，揭露一種積體電路的製造方法，其包括以下步驟。圖案化一堆疊結構，以形成數個條紋堆疊與連接在條紋堆疊之間的數個連接堆疊。條紋堆疊包括不同階層的數個導電條紋。連接堆疊包括不同階層的數個導電連接。進行一第一斜角摻雜製程，朝導電連接未接觸導電條紋的數個側壁植入一第一摻雜質至導電連接。進行一熱製程，以使植入至導電連接中的第一摻雜質擴散至導電條紋鄰接導電連接的部分中。進行一第二斜角摻雜製程，朝導電連接未接觸導電條紋的側壁植入一第二摻雜質至導電連接。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102‧‧‧條紋堆疊

104‧‧‧連接堆疊

106‧‧‧位元線

108‧‧‧介電條紋

110‧‧‧導電連接

112‧‧‧導電元件

114‧‧‧導電階梯

116‧‧‧導電插塞

118‧‧‧開口

120‧‧‧板堆疊

122‧‧‧介電層

124‧‧‧階梯堆疊

126‧‧‧位元線插塞

128‧‧‧共同源極插塞

130‧‧‧連接開關電晶體

132‧‧‧陣列區

134‧‧‧記憶胞

136‧‧‧串列開關區

138‧‧‧區域開關區

140‧‧‧串列開關電晶體

142‧‧‧串列開關電晶體

144‧‧‧串列開關電晶體

146‧‧‧串列開關電晶體

148‧‧‧串列開關電晶體

150‧‧‧第一節點

152‧‧‧第二節點

154‧‧‧堆疊結構

156‧‧‧接觸墊

158‧‧‧接觸墊

SSL0、SSL1、SSL2‧‧‧串列選擇線

BSL‧‧‧區塊選擇線

W1、W2‧‧‧寬度

WL‧‧‧字元線

GSL‧‧‧接地選擇線

V_L1、V_LN、V_B1、V_BN、V_W1、V_WN、V_SSL0、V_SSL1、V_SSL2、V_BSL、V_GSL、V_CSL‧‧‧偏壓

第1圖繪示根據根據一實施例之積體電路的平面圖。

第2圖繪示根據根據一實施例之積體電路的立體圖。

第3圖繪示根據根據一實施例之積體電路。

第4圖至第9圖繪示根據根據一實施例之積體電路的製造流程。

第10圖繪示根據根據一實施例之積體電路的平面圖。

第1圖繪示根據根據一實施例之積體電路的平面圖。積體電路包括數個往Z方向延伸且互相分開的條紋堆疊102， 與沿著X長軸方向連接在條紋堆疊102之間的連接堆疊104。如第2圖所示，條紋堆疊102包括在Y方向不同階層、且於實施例中作用位元線106的數個導電條紋，其藉由介電條紋108互相分開。請參照第1圖，連接堆疊104也類似條紋堆疊102，各包括在Y方向不同階層且藉由介電連接(類似介電條紋108)分開的數個導電連接110(結構上類似第2圖單一個堆疊中的位元線106)。導電連接110係電性連接對應階層的位元線106(或導電條紋)。

請參照第1圖，積體電路還可包括數個導電元件112，分別電性連接不同階層的導電連接110，並可藉由填充在導電元件112與位元線106之間的溝槽中的介電材料(未繪示)分開於位元線106。一實施例中，導電元件112各包括導電階梯114與導電插塞116。導電階梯114(電性)連接導電連接110中對應階層的一個，並分開於位元線106。導電插塞116電性連接對應的導電階梯114。舉具有八階層的導電連接110的例子來說，電性連接至第一階層導電連接110的導電插塞116，係穿過第一階層上方的第二階層至第八階層導電階梯114的開口118而登陸(landing)並連接至第一階層的導電階梯114。

請參照第1圖，積體電路還可包括板堆疊120，其與導電元件112分別配置在條紋堆疊102的相對側。實施例中，介電層122(如第2圖所示)覆蓋在所有堆疊(包括條紋堆疊102、連接堆疊104、階梯堆疊124與板堆疊120)上。

請參照第1圖，往X方向延伸且互相分開的數個導 電線係形成在堆疊上的介電層122(第2圖)上，與條紋堆疊102呈交錯配置，並填充在條紋堆疊102與階梯堆疊124、板堆疊120之間的溝槽、條紋堆疊102之間的溝槽(如第2圖所示)。實施例中，導電線可包括選擇線，其包括串列選擇線SSL0、SSL1、SSL2與區塊選擇線BSL。導電線還可包括字元線WL與接地選擇線GSL。如第1圖所示，區塊選擇線BSL係同時覆蓋條紋堆疊102與連接堆疊104。

位元線插塞126與共同源極插塞128係成對地分別配置在位元線106的相對末端側。共同源極插塞128與位元線插塞126各短接相同一個條紋堆疊102中的所有位元線106。舉例來說，共同源極插塞128與位元線插塞126中最左邊的一個係穿過條紋堆疊102所有的位元線106，而使得不同階層的位元線106彼此電性短接。

實施例的積體電路為一三維記憶陣列，包括在Y方向上的複數個階層。請參照第3圖，其繪示單一階層的電路示意圖，包括第一NAND串列、第二NAND串列、與連接開關電晶體130之二維陣列。第一NAND串列與第二NAND串列包括位在陣列區132中的記憶胞134，以及位在串列開關區136與區域開關區138中的串列開關電晶體140、142、144、146、148。記憶胞134係形成在位元線106與字元線WL之間。串列開關電晶體140、142、144(或串列開關電晶體146、148)係由串列選擇線SSL0、SSL1、SSL2(或區塊選擇線BSL)、位元線106與之間的介電層 122(第2圖)所構成，其中串列選擇線SSL0、SSL1、SSL2(或區塊選擇線BSL)係耦接至串列開關電晶體140、142、144(或串列開關電晶體146、148)的閘極。連接開關電晶體130係由區塊選擇線BSL、導電連接110與之間的介電層122(第2圖)所構成，其中區塊選擇線BSL係耦接至連接開關電晶體130的閘極。區域開關區138中的連接開關電晶體130中最外側的一個，係偶接至串列開關電晶體146與148之間串聯的第一節點150與對應階層的導電階梯114與導電插塞116(第1圖)。舉例來說，連接開關電晶體130中非位在最外側的一個，係耦接相鄰之NAND串列的串列開關電晶體146與148之間串聯的第一節點150與第二節點152之間。串列選擇線SSL0、SSL1、SSL2與區塊選擇線BSL分別電性耦接至串列開關電晶體140、142、144，與串列開關電晶體146、148及連接開關電晶體130。

請參照第3圖，實施例中，區域開關區138中的串列開關電晶體146、148的臨界電壓(例如-1V)係小於連接開關電晶體130的臨界電壓(例如3V)。實現的方法包括使導電連接110(第1圖)的寬度W1小於位元線106的寬度W2，亦即，使區域開關區138中的串列開關電晶體146、148的通道寬度大於連接開關電晶體130的通道寬度。或者/以及，使導電連接110的導電型相反於位元線106鄰接導電連接110的部分，亦即，使區域開關區138中的串列開關電晶體146、148的主動區導電型(例如N+型)相反於連接開關電晶體130的主動區導電型(例如P-型)。在一較佳實施 例中，區域開關區138中的串列開關電晶體146、148係設計成常開型(normally on)的開關裝置，並利用施加在區塊選擇線BSL的偏壓V_BSL(第1圖)，控制連接開關電晶體130的開啟、關閉狀態，藉此控制位元線106之間的電性導通與否。

請參照第1圖與第3圖，積體電路的操作方法包括對三維記憶陣列之階層進行Z方向的解碼。實施例中，解碼的方法包括程式化串列選擇線SSL1、SSL2(或其對應的串列開關電晶體142、144)，以使串列選擇線SSL1、SSL2的不同階層(或其對應之不同階層的串列開關電晶體142、144)具有不同的臨界電壓。舉例來說，方法包括施加偏壓V_BSL至區域開關區138中電性連接至連接開關電晶體130之閘極的區塊選擇線BSL，以開啟連接開關電晶體130，並使連接開關電晶體130之間的位元線106彼此電性導通。此外，施加偏壓V_SSL0、V_SSL1、V_SSL2至串列開關區136中電性連接至串列開關電晶體140、142、144之閘極的串列選擇線SSL0、SSL1、SSL2，以關閉最外側的串列開關電晶體140，並開啟串列開關電晶體142、144。此外，施加偏壓V_L1、V_LN(其中偏壓V_L1是指施加至第一階層的偏壓，偏壓V_LN例如V_L2至V_L8是指施加至其他上方階層例如第二階層至第八階層的偏壓)至不同階層的位元線106，藉此使位於相同條紋堆疊102上之不同階層的串列開關電晶體140、142具有不同的臨界電壓Vt。

以下舉例說明選擇最底層的第一階層程式化串列選擇線SSL1的方法。在此步驟中，係提供偏壓V_W1、V_WN至陣列區 132中的字元線WL(其中V_W1是指施加至最靠近區塊選擇線BSL之第一字元線WL的偏壓，偏壓V_WN例如V_W2至V_W8是指施加至其他依序逐漸遠離區塊選擇線BSL的字元線WL的偏壓)，並提供偏壓V_SSL0至串列開關區136中的最外側且可用作區域選擇元件的串列選擇線SSL0，以關閉字元線WL與串列選擇線SSL0。分別施加偏壓V_B1、V_BN與V_CSL至位元線插塞126與共同源極插塞128(其中偏壓V_B1是指施加至最左邊位元線插塞126的偏壓，偏壓V_BN是指施加至其他位元線插塞126的偏壓)。並且，提供偏壓V_BSL與V_SSL2至區塊選擇線BSL與串列選擇線SSL2，以開啟區塊選擇線BSL與串列選擇線SSL2。此外，透過導電插塞116提供偏壓V_L1至其電性連接的第一階層之位元線106，以選擇第一階層的位元線106。其他第二至第八階層的未選擇的位元線106則提供偏壓V_LN。此外，提供偏壓V_SSL1至串列選擇線SSL1。透過偏壓V_L1與偏壓V_SSL1的設計，能調控串列選擇線SSL1之第一階層的臨界電壓。根據一實施例之偏壓的設計如表1列示如下，然本揭露並不限於此。類似的概念亦可應用至程式化選擇其他階層至串列選擇線SSL1。

以下舉例說明選擇第一階層程式化串列選擇線SSL2的方法。在此步驟中，偏壓的設計係類似參照表1所述的步驟，其中差異在於提供的偏壓V_SSL1係選擇用以開啟串列選擇線SSL1，此外，透過偏壓V_L1與偏壓V_SSL2的設計，能控制串列選擇線SSL2之第一階層的臨界電壓。此步驟根據一實施例之偏壓的設計如表2列示如下，然本揭露並不限於此。類似的概念亦可應用至程式化選擇其他階層至串列選擇線SSL2。

階層的解碼是根據串列選擇線SSL1與串列選擇線SSL2的臨界電壓Vt與施加在其上的偏壓V_SSL1與V_SSL2而定。表3列示根據一實施例之具有八階層臨界電壓之兩個串列選擇線SSL1、SSL2(如第1圖或第3圖所示)。在一示範例中，舉例來說，施加至串列選擇線SSL1之3V偏壓V_SSL1打開位於第一階層至第四階層的串列開關電晶體142。施加至串列選擇線SSL2之3V偏壓V_SSL2打開第四階層至第八階層的串列開關電晶體144。這些階層的交集只有第四層，從而解碼第四階層。在另一示範例中，舉例來說，施加至串列選擇線SSL1之3V偏壓V_SSL1打開位於第一階層 至第四階層的串列開關電晶體142。施加至串列選擇線SSL2之6V偏壓V_SSL2打開所有階層的串列開關電晶體144。這些階層的交集為第一至第四階層，從而解碼第一至第四階層。

在實施例中，在解碼步驟之後，可讀取串列選擇線SSL1(或串列選擇線SSL2)的臨界電壓VR1(或臨界電壓VR2)。舉例來說，表4列示根據一實施例之讀取串列選擇線SSL1的臨界電壓VR1，其中係選擇第一階層與最左邊的第一條位元線。表5則列示根據一實施例之讀取串列選擇線SSL2的臨界電壓VR2，其中係選擇第一階層與最左邊的第一條位元線。

亦可對串列選擇線SSL1、SSL2進行抹除。實施例中，抹除的步驟可僅針對串列選擇線SSL1、SSL2進行，而不對串列選擇線SSL0、區域開關區138中的串列選擇線、區塊選擇線BSL、陣列區132中的記憶胞、與接地選擇線GSL執行。舉例來說，表6列示根據一實施例之抹除所有的串列選擇線SSL1、SSL2的偏壓。

在抹除之後，可重新對串列選擇線SSL1、SSL2進行程式化，再設定適當的不同階層的臨界電壓，藉此編碼三維記憶體陣列。

在實施例中，對串列選擇線SSL1、SSL2進行解碼(程式化)、讀取與抹除的過程中，皆開啟區塊選擇線BSL，藉此透過導電元件112提供適當的偏壓至不同階層的導電連接110，與透過導電連110接彼此電性連接的位元線106。

在解碼之後，可對陣列區132中，藉由串列選擇線SSL1與串列選擇線SSL2被解碼之階層的記憶胞134進行程式化步驟。而在程式化陣列區132中的記憶胞134的過程中，選擇的偏壓係大於串列開關電晶體146、148的臨界電壓，且小於連接開關電晶體130的臨界電壓，藉此關閉導電連接110，使得位元線106的操作彼此獨立，且不再電性連接至導電元件112。舉例來說，表7列示根據一實施例之程式化記憶胞的偏壓，其中係選擇第一條位元線106(施加在其上的偏壓為V_B1，其他未選擇的位元線106則施加偏壓V_BN)，並選擇最靠近區塊選擇線BSL之第一頁字元線WL(施加在其上的偏壓為V_W1，其他未選擇的字元線WL則施加偏壓V_BN)。

亦可對陣列區132中的記憶胞134進行讀取。讀取步驟中，選擇的偏壓V_BSL亦是使得導電連接110關閉，藉此使位 元線106的操作彼此獨立，且不再電性連接至導電元件112。舉例來說，表8列示根據一實施例之讀取記憶胞134的偏壓，其中係選擇第一條位元線106(施加在其上的偏壓為V_B1，其他未選擇的位元線106則施加偏壓V_BN)，並選擇最靠近區塊選擇線之第一頁字元線WL(施加在其上的偏壓為V_W1，其他未選擇的字元線WL則施加偏壓V_BN)。

實施例中，記憶胞134的程式化與讀取操作係有關於導電特性佳例如金屬的位元線插塞126與共同源極插塞128，而與由多晶矽材料形成的導電階梯114無關，因此，程式化與讀取記憶胞134具有高的操作效率。

亦可對陣列區132中的記憶胞134進行抹除。實施例中，抹除的步驟可僅針對記憶胞134進行，而不對串列選擇線SSL0~SSL2、區塊選擇線BSL、與接地選擇線GSL執行，並可維持串列選擇線SSL1、SSL2不同階層的偏壓。此步驟中，係開啟區塊選擇線BSL，藉此透過導電元件112提供適當的偏壓V_L1、V_LN至不同階層的導電連接110，與透過導電連接110彼此電性連接的位元線106。舉例來說，表9列示根據一實施例之抹除所有記 憶胞134的偏壓。

實施例並不限於上述八階層之不同臨界電壓的兩個串列選擇線SSL1、SSL2(例如參照表3，臨界電壓的變化有八種層次)，亦可視實際需求設計成不同數目的元件與臨界電壓的配置。舉例來說，表10列示三個串列選擇線，其八階層臨界電壓的分佈，其中臨界電壓的變化有四種層次。表11列示四個串列選擇線，其九階層臨界電壓的分佈，其中臨界電壓的變化有三種層次。表12列示六個串列選擇線，其中臨界電壓的變化有兩種層次。而表13則顯示對應表3、10至13之具有不同臨界電壓的串列選擇線的數目、臨界電壓變化層次、與解碼階層數的關係，其中解碼階層數可等於臨界電壓變化層次^{(不同臨界電壓的串列選擇線的數目/2)}。以表3數據舉例來說，解碼階層數等於8，其也等於8^(2/2)。又以表10數據舉例來說，解碼階層數等於8，其也等於4^(3/2)。

第4圖至第9圖繪示根據一實施例之積體電路的製造流程。

請參照第4圖，提供一堆疊結構154，其係由交互堆疊的數個介電層與導電層構成。在堆疊結構154中形成位元線插塞126與共同源極插塞128，其穿過堆疊結構154中所有的導電層，藉此短接不同階層的導電層。位元線插塞126與共同源極插塞128的形成方法可包括在堆疊結構154中形成穿孔，並以導電材料例如金屬或其他導電性佳的材料填充穿孔。

請參照第5圖，圖案化堆疊結構154，以形成條紋堆疊102、連接在條紋堆疊102之間的連接堆疊104、以及與連接堆疊104相連的階梯堆疊124與板堆疊120。一實施例中，調整區域開關區138(第1圖與第3圖)之串列開關電晶體146、148與連接開關電晶體130具有不同的臨界電壓的方法，係藉由蝕刻製程，控制導電連接110與位元線106分別具有不同的寬度W1、W2(臨界尺寸CD)。舉例來說，導電連接110的寬度W1可設計成比位元線106的寬度W2小，藉此使串列開關電晶體146、148(第3圖)的臨界電壓Vt小於連接開關電晶體130。而連接位元線106的導電連接110能強化具有大的深寬比值的位元線106，避免位元線106發生倒塌的問題，也避免因位元線106倒塌造成產品良率下降的問題。

請參照第6圖，一實施例中，進行第一斜角摻雜製 程，朝連接堆疊104(或導電連接110)未接觸條紋堆疊102(或含矽材料例如多晶矽材料的位元線106)(或未被條紋堆疊102遮蔽)的側壁植入第一摻雜質至導電連接110。然後，在所有堆疊上形成介電層122(可參照第2圖)。一實施例中，介電層122為氧化物-氮化物-氧化物(ONO)多層堆疊，其形成方法可涉及熱製程，藉由此熱製程，能將植入至導電連接110中的第一摻雜質擴散至位元線106鄰接導電連接110的部分中。然後，進行第二斜角摻雜製程，朝連接堆疊104(或導電連接110)未接觸條紋堆疊102(或位元線106)(或未被條紋堆疊102遮蔽)的側壁植入第二摻雜質至導電連接110。一實施例中，舉例來說，由於第二斜角摻雜製程之後並未進行熱製程，因此其摻雜的區域係限制在比第一斜角摻雜製程更狹窄的區域中，例如限制在導電連接110的區域中，而未擴散至位元線106。藉由上述第一斜角摻雜製程、熱製程與第二斜角摻雜製程，可調整區域開關區138(第1圖或第3圖)之串列開關電晶體146、148與連接開關電晶體130具有不同的臨界電壓。一實施例中，第一斜角摻雜製程係用以N+型摻雜區，第二斜角摻雜製程係用以P-型摻雜區，藉此使串列開關電晶體146、148的臨界電壓小於連接開關電晶體130。一實施例中，可同時使用上述摻雜方法與參照第5圖說明的寬度W1、W2設計，來調變串列開關電晶體146、148與連接開關電晶體130的臨界電壓。

請參照第7圖，形成導電線，其包括串列選擇線SSL0、SSL1、SSL2、區塊選擇線BSL、字元線WL與接地選擇線 GSL。方法可包括形成導電材料覆蓋如第6圖所示的結構上，並填充結構中不同元件之間的溝槽，然後，利用蝕刻製程圖案化導電材料，藉此形成串列選擇線SSL0、SSL1、SSL2、區塊選擇線BSL、字元線WL與接地選擇線GSL。蝕刻的方式可以直接蝕刻、或孔洞形式的蝕刻製程達成。實施例中，所有的導電線皆覆蓋在各堆疊的上表面上，並不需要對例如串列選擇線SSL0、SSL1、SSL2進行額外的蝕刻步驟，來移除位在堆疊之上表面上的部分以形成島狀的串列選擇線，因此，製程簡單的成本低。

請參照第8圖，可利用蝕刻製程移除部分的階梯堆疊124，以形成分別露出不同階層之導電階梯114的開口118。

請參照第9圖，形成導電插塞116，其分別連接至不同階層的導電階梯114。導電插塞116的形成方法可包括，以介電材料填充開口118，然後例如以蝕刻製程移除部分的介電材料以形成露出不同階層之導電階梯114的穿孔。然後，利用導電材料填充穿孔以形成導電插塞116。實施例中，可以導電性佳的材料例如金屬，形成接觸墊(如156、158)於露出的位元線插塞126、共同源極插塞128與導電插塞116上。

第10圖繪示根據一實施例之積體電路的平面圖，其與第1圖所示的積體電路差異在於，區塊選擇區中的導電連接110係以錯開的排列方式連接在位元線106之間。相較於第1圖，第10圖的設計對於參照第6圖所述的斜角摻雜製程是具有較大的製程視窗，以形成臨界電壓較大的導電連接110。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧條紋堆疊

104‧‧‧連接堆疊

106‧‧‧位元線

110‧‧‧導電連接

112‧‧‧導電元件

114‧‧‧導電階梯

116‧‧‧導電插塞

118‧‧‧開口

120‧‧‧板堆疊

124‧‧‧階梯堆疊

126‧‧‧位元線插塞

128‧‧‧共同源極插塞

132‧‧‧陣列區

136‧‧‧串列開關區

138‧‧‧區域開關區

SSL0、SSL1、SSL2‧‧‧串列選擇線

BSL‧‧‧區塊選擇線

W1、W2‧‧‧寬度

WL‧‧‧字元線

GSL‧‧‧接地選擇線

V_L1、V_LN、V_B1、V_BN、V_W1、V_WN、V_SSL0、V_SSL1、V_SSL2、V_BSL、V_GSL、V_CSL‧‧‧偏壓

Claims (9)

1. 一種積體電路，包括：一三維記憶陣列，包括複數階層，該些階層各包括一第一NAND串列、一第二NAND串列、與連接開關電晶體之二維陣列，該些第一與第二NAND串列包括記憶胞及串列開關電晶體，該些連接開關電晶體偶接至該第一NAND串列的該些串列開關電晶體其中串聯的兩個之間；以及複數條選擇線，電性耦接至該些串列開關電晶體與該些連接開關電晶體。
2. 如申請專利範圍第1項所述之積體電路，其中該些連接開關電晶體其中一個係耦接在該第一NAND串列的該些串列開關電晶體其中串聯的該兩個之間的一第一節點與該第二NAND串列的該些串列開關電晶體其中串聯的兩個之間的一第二節點之間。
3. 如申請專利範圍第1項所述之積體電路，包括該些記憶胞所在的一陣列區，該些串列開關電晶體其中一部分所在的一串列開關區，以及該些串列開關電晶體其中另一部分與該些連接開關電晶體所在的一區域開關區，其中該區域開關區位於該陣列區與該串列開關區之間，該區域開關區中的該些串列開關電晶體的臨界電壓係小於該些連接開關電晶體。
4. 如申請專利範圍第1項所述之積體電路，其中，該區域開關區中的該些串列開關電晶體的通道寬度係大於該些連接開關電晶體；及/或 該區域開關區中的該些串列開關電晶體的主動區導電型係相反於該些連接開關電晶體。
5. 一種積體電路，包括：數個條紋堆疊，各包括不同階層的數個導電條紋，該些導電條紋用作位元線；數個連接堆疊，各包括電性連接該些導電條紋的不同階層的數個導電連接；數個導電線，與該些條紋堆疊交錯配置，且該些導電線中不位在最外側的一個係同時覆蓋該些連接堆疊，該些導電線包括數個串列選擇線、數個字元線、一區塊選擇線、一接地選擇線，該區塊選擇線配置於該些串列選擇線與該些字元線之間，該區塊選擇線與該些位元線交錯配置，並同時覆蓋該些導電連接，該接地選擇線配置在該些字元線相對於該區塊選擇線的一側；一介電層，配置在該些導電線與該些導電條紋之間，並配置在該些導電連接與該些導電線之間；數個位元線插塞；數個共同源極插塞，與該些位元線插塞成對地分別配置在該些位元線的相對末端側，該些共同源極插塞與該些位元線插塞各短接該些條紋堆疊中相同一個的該些導電條紋；以及數個導電元件，分別電性連接不同階層的該些導電連接，並分開於該些導電條紋，該些導電元件各包括：一導電階梯，連接該些導電連接中對應階層的一個，並 分開於該些導電條紋；以及一導電插塞，連接該導電階梯。
6. 如申請專利範圍第5項所述之積體電路，其中，該些導電連接的寬度係小於該些導電條紋的寬度；或/及該些導電連接的導電型係相反於該些導電條紋鄰接該些導電連接的部分。
7. 一種積體電路的操作方法：施加偏壓至一區域開關區中電性連接至數個連接開關電晶體之閘極的一區塊選擇線，以開啟該些連接開關電晶體並使該些連接開關電晶體之間的數個位元線彼此電性導通；以及施加偏壓至一串列開關區中電性連接至數個串列開關電晶體之閘極的數個串列選擇線，並施加偏壓至不同階層的該些位元線，藉此使位於相同條紋堆疊上之不同階層的該些串列開關電晶體具有不同的臨界電壓。
8. 一種積體電路的製造方法，包括：圖案化一堆疊結構，以形成數個條紋堆疊與連接在該些條紋堆疊之間的數個連接堆疊，該些條紋堆疊包括不同階層的數個導電條紋，該些連接堆疊包括不同階層的數個導電連接；進行一第一斜角摻雜製程，朝該些導電連接未接觸該些導電條紋的數個側壁植入一第一摻雜質至該些導電連接； 進行一熱製程，以使植入至該些導電連接中的該第一摻雜質擴散至該些導電條紋鄰接該些導電連接的部分中；以及進行一第二斜角摻雜製程，朝該些導電連接未接觸該些導電條紋的該些側壁植入一第二摻雜質至該些導電連接。
9. 如申請專利範圍第8項所述之積體電路的製造方法，包括利用該熱製程形成一介電層於該連接堆疊與條紋堆疊上，其中該第一摻雜質與該第二摻雜質具有不同的導電型。