TWI706516B - 三維記憶體元件及其形成方法 - Google Patents

三維記憶體元件及其形成方法 Download PDF

Info

Publication number
TWI706516B
TWI706516B TW108145209A TW108145209A TWI706516B TW I706516 B TWI706516 B TW I706516B TW 108145209 A TW108145209 A TW 108145209A TW 108145209 A TW108145209 A TW 108145209A TW I706516 B TWI706516 B TW I706516B
Authority
TW
Taiwan
Prior art keywords
layer
cutting
memory device
source contact
source
Prior art date
Application number
TW108145209A
Other languages
English (en)
Other versions
TW202109763A (zh
Inventor
王清清
徐偉
黃攀
嚴萍
霍宗亮
周文斌
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Application granted granted Critical
Publication of TWI706516B publication Critical patent/TWI706516B/zh
Publication of TW202109763A publication Critical patent/TW202109763A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

一種三維（3D）記憶體元件，包括基底之上的記憶體堆疊層。記憶體堆疊層包括交錯的導體層和絕緣層。3D記憶體元件還包括在記憶體堆疊層中豎直延伸的通道結構。3D記憶體元件還包括在記憶體堆疊層中延伸的源極結構。源極結構包括由支撐結構分隔的第一源極接觸點和第二源極接觸點。源極結構還包括黏合層。該黏合層的至少一部分在第一源極接觸點和第二源極接觸點之間，並將第一源極接觸點和第二源極接觸點電連接。

Description

三維記憶體元件及其形成方法
本發明關於一種三維(3D)記憶體元件的領域，特別是關於一種具有減小的電阻的源極結構的三維（3D）記憶體元件及其製作方法。
通過改善製程技術、電路設計、程式設計演算法和製造製程，平面儲存單元被縮放到更小尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構能夠解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制發往和發自記憶體陣列的訊號的週邊元件。
提供了3D記憶體元件和用於形成3D記憶體元件的方法的實施例。
一個示例中，3D記憶體元件包括基底之上的記憶體堆疊層。記憶體堆疊層包括交錯的複數個導體層和複數個絕緣層。3D記憶體元件還包括在記憶體堆疊層中豎直延伸的複數個通道結構。3D記憶體元件還包括在記憶體堆疊層中延伸的源極結構。源極結構包括由支撐結構分隔的第一和第二源極接觸點。源極結構還包括黏合層。黏合層的至少一部分在第一和第二源極接觸點之間並將第一和第二源極接觸點電連接。
在另一個示例中，3D記憶體元件包括基底之上的記憶體堆疊層。記憶體堆疊層包括交錯的複數個導體層和複數個絕緣層。3D記憶體元件還包括在記憶體堆疊層中豎直延伸的複數個通道結構。3D記憶體元件還包括在記憶體堆疊層中沿橫向方向平行延伸的複數個源極結構。複數個源極結構均包括沿橫向方向佈置的複數個源極接觸點。複數個源極結構中的每個還包括沿橫向方向佈置的複數個支撐結構。複數個支撐結構中的每個分隔兩個相鄰的源極接觸點。複數個源極結構中的每個還包括將由支撐結構中的至少一個分隔的複數個源極接觸點中的至少兩個源極接觸點電連接的黏合層。
在另一示例中，用於形成3D記憶體元件的方法包括在堆疊結構中形成切割結構。堆疊結構包括交錯的複數個初始犧牲層和複數個初始絕緣層。該方法還包括去除堆疊結構的與切割結構相鄰的部分以形成縫隙結構和初始支撐結構。初始支撐結構將縫隙結構分成複數個縫隙開口。該方法還包括通過複數個縫隙開口在初始支撐結構中形成複數個導體部分。該方法還包括在複數個縫隙開口的每個中形成源極接觸點。該方法還包括去除初始支撐結構的部分以形成支撐結構。支撐結構包括延伸穿過支撐結構的黏合部分。此外，該方法包括在複數個縫隙開口中的每個中的源極接觸點之上形成黏合層。至少兩個黏合層電連接到延伸穿過支撐結構的黏合部分。
雖然討論了特定的配置和佈置，但應當理解，這是僅為了說明的目的。相關領域的通常知識者將認識到的是：在不脫離本公開內容的精神和範圍的情況下可以使用其它配置和佈置。對於相關領域的通常知識者來說顯而易見的是，本公開內容還可以用於各種其它應用。
應指出的是：說明書中對「一個實施例」、「實施例」、「示例實施例」、「一些實施例」等的引用指示所描述的實施例可包括特定特徵、結構或特性，但是每個實施例可以不一定包括特定的特徵、結構或特性。此外，這些短語不一定指的是相同的實施例。另外,當結合實施例來描述特定特徵、結構或特性時，無論是否明確描述，結合其它實施例實現這樣的特徵、結構或特性將會在相關領域的通常知識者的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如：本文中所使用的術語「一個或多個」，至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義來描述特徵、結構或特性的組合。類似地，諸如「一」、「一個」或「這個」之類的術語可以被理解為傳達單數用法或傳達複數用法，這至少部分取決於上下文。此外，術語「基於」可以被理解為不一定旨在傳達因素的排他性集合，而是可以至少部分根據上下文，允許存在不一定明確描述的其它因素。
如本文中所使用的，術語「標稱/名義上」是指在產品或製程的設計階段期間設定的元件或製程操作的特徵或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製程或公差的微小變化。如本文中所使用的，術語「約」表示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「約」可以表示給定量的值，其在例如值的10-30％內變化（例如：值的±10％，±20％或±30％）。
如本文所用，階梯結構是指一組表面，其包括至少兩個水平表面（例如，沿x-y平面）和至少兩個（例如，第一和第二）豎直表面（例如，沿z軸），以使得每個水平表面鄰接到從水平表面的第一邊緣向上延伸的第一豎直表面，並鄰接到從水平表面的第二邊緣向下延伸的第二豎直表面。「臺階」或「階梯」是指一組鄰接的表面的高度的豎直偏移。在本公開中，術語「階梯」和術語「臺階」是指階梯結構的一個層級，並且可互換使用。在本公開中，水平方向可以指與基底（例如，提供用於在其之上形成結構的製造平臺的基底）的頂表面平行的方向（例如，x軸或y軸），並且豎直方向可以指垂直於基底的頂表面的方向（例如，z軸）。
各種電子產品中廣泛使用的NAND快閃記憶體記憶體元件是非揮發性的、重量輕、功耗低且性能好。當前，平面NAND快閃記憶體記憶體元件已達到其儲存極限。為了進一步增加其儲存容量並減小每位元的儲存成本，已經提出了3D NAND記憶體元件。現有3D NAND記憶體元件常常包括複數個儲存塊。相鄰的儲存塊常常被閘線縫隙（gate line slit, GLS）分隔，其中形成了陣列共用源極（ACS）。在形成現有3D NAND記憶體元件的製造方法中，由於層級（或導體/絕緣體對）的數量增加，形成GLS的蝕刻製程變得具有挑戰性。例如，GLS可能更容易變形，例如，特徵尺寸發生波動，導致與GLS相鄰的儲存塊變形，或甚至塌陷。3D NAND記憶體元件的性能可能受到影響。
第21圖示出了具有變形的GLS和變形的儲存塊的現有3D記憶體元件2100。如第21圖所示，記憶體堆疊層2111形成於基底2102之上。複數個GLS，例如，2106-1和2106-2，延伸穿過記憶體堆疊層2111以暴露基底2102。複數個通道結構2104被佈置在GLS 2106-1和2106-2之間的儲存塊中。由於變形的原因，GLS（例如，2106-1或2106-2）的橫向尺寸（例如直徑D）會沿著豎直方向（例如，z方向）產生變化，導致儲存塊和通道結構2104從其期望的位置/取向移動。後續在GLS中形成ACS的製造流程中，上述變形可能導致微影失準和漏電流。
本公開提供了具有電阻減小的源極結構的3D記憶體元件（例如，3D NAND記憶體元件）以及用於形成該3D記憶體元件的方法。例如，示例性3D記憶體元件採用了將縫隙結構分成複數個縫隙開口的一個或複數個支撐結構，在縫隙開口中形成了源極接觸點。支撐結構均與相鄰的儲存塊接觸，從而在形成導體層/部分和源極接觸點期間向3D記憶體元件的整個結構提供支撐。使得3D記憶體元件在製造流程期間較不容易發生變形或損傷。
在本文公開的示例性3D記憶體元件中，由支撐結構分隔的源極接觸點中的至少兩個會通過黏合層而彼此電連接。黏合層（也稱為「襯墊層」或「膠黏層」）是在其上形成主要層的中間層。黏合層的施加可以提高主要層的黏合。可以在沉積主要層之前沉積黏合層，以增強諸如ACS的主要層的黏合。黏合層可以包括多個子層。
黏合層是導電的，並可以包括金屬（例如，鈦（Ti）、鉭（Ta）、鉻（Cr）、鎢（W）等）、金屬化合物（例如，氮化鈦（TiN x）、氮化鉭（TaN x）、氮化鉻（CrN x）、氮化鎢（WN x）等）和/或金屬合金（例如，TiSi xN y、TaSi xN y、CrSi xN y、WSi xN y等）。可以基於主要層的材料（例如，W或Cu）確定黏合層的具體材料。在一些實施例中，可以基於基礎層/基底（例如，在其之上沉積黏合層的層，包括矽、電介質、金屬等）確定黏合層的具體材料。黏合層充當電連接至少兩個源極接觸點的導電連結。並非使用相應的接觸插塞在複數個源極接觸點中的每個上施加源極電壓，而是可以通過一個或複數個黏合層向電連接在一起的源極接觸點中的任一個施加源極電壓。結果，需要更少的接觸插塞來施加源極電壓，從而減小了源極結構的電阻。黏合層和源極接觸點之間的接觸區域可以充分大，以進一步減小源極結構的電阻。在一些實施例中，黏合層與源極結構中的所有源極接觸點接觸並與其電連接，從而進一步減小了源極結構的電阻。
在一些實施例中，黏合層還可以充當阻障層，其可以減輕主要層的金屬原子（例如，Cu）直接擴散到元件中、或者（例如，通過絕緣層或電介質層）間接到元件中的向外擴散。
第1圖示出了根據一些實施例的示例性3D記憶體元件100的平面圖。第2A圖示出了第1圖中所示的3D記憶體元件100的沿C-D方向的截面圖。第2B圖示出了第1圖中所示的3D記憶體元件100的沿A-B方向的截面圖。如第1圖所示，3D記憶體元件100可以包括核心區，其中一個或複數個（例如一對）源極區22沿x方向延伸。源極結構可以形成於每個源極區22中。其中形成了複數個儲存單元的一個或複數個區塊21可以在該對源極區22之間。儲存塊可以形成於每個區塊21中。
如第1圖、第2A圖和第2B圖所示，3D記憶體元件100可以包括基底102和基底102之上的堆疊結構111。在區塊21中，堆疊結構111（也稱為「記憶體堆疊層」）可以包括在基底102之上交錯的複數個導體層123和複數個絕緣層124。堆疊結構111還可以包括覆蓋複數個導體層123和絕緣層124的介電蓋層125。在區塊21中，堆疊結構111還可以包括沿豎直方向（例如，Z方向）從介電蓋層125延伸到基底102中的複數個通道結構110。每個通道結構110可以包括底部處的磊晶部分、頂部處的汲極結構以及磊晶部分和汲極結構之間的半導體通道。半導體通道可以包括記憶體膜、半導體層和電介質核心。磊晶部分可以接觸並電連接到基底102。半導體通道可以接觸並電連接到汲極結構和磊晶部分。可以由半導體通道和控制導體層形成複數個儲存單元。
源極結構可以形成於源極區22中以沿x方向延伸。源極結構可以包括由一個或複數個支撐結構（例如，220）分隔的複數個源極接觸點（例如，104、104’）。如本文所用，在兩個源極接觸點被支撐結構物理分隔時（例如，沒有直接的物理接觸），兩個源極接觸點被支撐結構分隔。然而，兩個源極接觸點可以通過導電連結彼此導電（例如，電氣）連接，導電連結可以直接（例如，通過物理接觸）或間接（例如，通過一個或複數個其它導電介質）電連接到兩個源極接觸點中的每一者。本申請的實施例公開了各種導電連結，其電連接複數個物理分隔的源極接觸點，使得單個接觸插塞能夠對電連接在一起的複數個源極接觸點供應源極電壓。
形成於同一源極區22（例如，在同一源極結構內）的複數個源極接觸點（例如，104、104’）可以沿x方向對準。每個源極結構可以豎直延伸（沿z方向）穿過堆疊結構111並接觸基底102。可以通過源極結構和基底102將源極電壓施加到儲存單元。
3D記憶體元件100可以包括沿x方向對準並且將源極結構分成複數個源極接觸點（例如，104、104’）的一個或複數個支撐結構220。在一些實施例中，支撐結構220包括蓋層115、切割層114和部分堆疊層221。部分堆疊層221可以包括基底102之上的交錯的複數個導體部分223和絕緣部分224。支撐結構220可以與沿y方向的相鄰儲存塊（或區塊21）接觸，並且沿x方向將相鄰的源極接觸點（例如，104、104’）分隔。在形成源極結構和導體層123期間，支撐結構220可以為3D記憶體元件100提供支撐。3D記憶體元件100還可以包括設置於源極接觸點（例如，104、104’）之上，並且電連接到對應源極接觸點的連接層（例如，108、108’）。相鄰的連接層（例如，108、108’）可以由支撐結構220分隔，支撐結構220還將相應的源極接觸點（例如，104、104’）分隔。在一些實施例中，可以通過其對應的連接層（例如，108）向源極接觸點（例如，104）施加源極電壓。在一些實施例中，可以通過例如切割層114和/或黏合層232（例如，黏合層232可以包含複數個黏合部分232a-232g）電連接複數個連接層（例如，108和108’）。通過這種方式，可以將物理分隔的源極接觸點/連接層電連接在一起，使得能夠通過單個接觸插塞向複數個連接的源極接觸點施加源極電壓。與使用獨立的接觸插塞向每個源極接觸點上施加源極電壓相比，可以減小源極結構的電阻。下文描述第1圖、第2A圖和第2B圖中所示的各結構的細節。
基底102可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣層上覆矽（SOI）、絕緣層上覆鍺（GOI）、或任何其它適當材料。在一些實施例中，基底102是減薄基底（例如，半導體層），其通過研磨、蝕刻、化學機械研磨（CMP）或其任何組合而被減薄。在一些實施例中，基底102包括矽。
通道結構110可以形成陣列並可以均在基底102上方豎直延伸。通道結構110可以延伸穿過多個對，每個對包括導體層123和絕緣層124（也稱為「導體/絕緣層對」）。至少在沿水平方向（例如，x方向和/或y方向）的一側上，堆疊結構111可以包括階梯結構（未示出）。堆疊結構111中的導體/絕緣層對的數量（例如，32、64、96或128）可以確定3D記憶體元件100中的儲存單元的數量。在一些實施例中，在區塊21中沿豎直方向交替佈置堆疊結構111中的導體層123和絕緣層124。導體層123可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。絕緣層124可以包括介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，導體層123可以包括具有複數個頂部選擇導體層的頂部導體層和具有複數個底部選擇導體層的底部導體層。頂部選擇導體層可以充當頂部選擇柵電極，並且底部選擇導體層可以充當底部選擇柵電極。頂部和底部導體層之間的導體層123可以充當選擇柵電極並與相交的通道結構110形成儲存單元。頂部選擇柵電極和底部選擇柵電極可以分別被施加以期望電壓，以選擇期望的儲存塊/指/頁。
通道結構110可以包括豎直延伸穿過堆疊結構111的半導體通道。半導體通道可以包括填充有通道形成結構的通道孔，例如，通道形成結構為半導體材料（例如，作為半導體層）和介質材料（例如，作為記憶體膜）。在一些實施例中，半導體層包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜是包括穿隧層、記憶體層（也稱為「電荷捕獲層」）和阻障層的複合層。半導體通道的通道孔的剩餘空間可以部分或完全填充有包括諸如氧化矽的介質材料的電介質核心。半導體通道可以具有圓柱形狀（例如，柱形）。根據一些實施例，電介質核心、半導體層、穿隧層、記憶體層和阻障層從柱的中心向外表面按照這種次序沿徑向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。記憶體層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數（高k）電介質或其任何組合。在一個示例中，記憶體層可以包括氧化矽/氮氧化矽（或氮化矽）/氧化矽（ONO）的複合層。
在一些實施例中，通道結構110還包括通道結構110的下部中（例如，底部的下端處）的磊晶部分（例如，半導體插塞）。如本文所使用的，在基底102被定位在3D記憶體元件100的最下平面中時，部件（例如，通道結構110）的「上端」是在豎直方向（z方向）上更遠離基底102的端部，並且部件（例如，通道結構110）的「下端」是在豎直方向上更接近基底102的端部。磊晶部分可以包括諸如矽的半導體材料，其是在任何適當方向上從基底102磊晶生長的。要理解的是，在一些實施例中，磊晶部分包括單晶矽，即與基底102相同的材料。換言之，磊晶部分可以包括從基底102生長的磊晶生長的半導體層。磊晶部分還可以包括與基底102不同的材料。在一些實施例中，磊晶部分包括矽、鍺和矽鍺中的至少一種。在一些實施例中，磊晶部分的部分在基底102的頂表面上方並且與半導體通道接觸。磊晶部分可以電連接到半導體通道。在一些實施例中，磊晶部分的頂表面位於底部絕緣層124（例如，堆疊結構111的底部處的絕緣層）的頂表面和底表面之間。
在一些實施例中，通道結構110還包括通道結構110的上部中（例如，上端處）的汲極結構（例如，通道插塞）。汲極結構可以與半導體通道的上端接觸，並且可以電連接到半導體通道。汲極結構可以包括半導體材料（例如，多晶矽）或導電材料（例如，金屬）。在一些實施例中，汲極結構包括開口，該開口被填充有Ti/TiN或鉭/氮化鉭（Ta/TaN）作為黏合層，並且填充有鎢作為導體材料。通過在製造3D記憶體元件100期間覆蓋半導體通道的上端，汲極結構可以充當蝕刻停止層，以防止蝕刻半導體通道中填充的電介質，例如氧化矽和氮化矽。
如第1圖、第2A圖和第2B圖所示，可以在源極區22中形成源極結構。沿x方向對準的源極結構可以包括由一個或複數個支撐結構（例如，220）分隔的複數個源極接觸點（例如，104、104’）。每個源極接觸點（例如，104、104’）可以接觸並電連接到基底102。可以在源極接觸點和相鄰的儲存塊之間形成絕緣結構（未示出）以使相應的源極接觸點與區塊21中的相鄰儲存塊中的導體層123絕緣。在一些實施例中，源極接觸點104、104’包括多晶矽、鋁、鈷、銅、鎢或矽化物中的至少一種。絕緣結構可以包括適當的介質材料，例如氧化矽、氮化矽和氮氧化矽中的一種或多種。
源極結構還可以包括沿x方向分佈的一個或複數個支撐結構（例如，220）。在一些實施例中，每個源極結構包括將相應的源極結構分成複數個源極接觸點（例如，104和104’）的至少一個支撐結構（例如，220）。例如，由支撐結構220將第一源極接觸點104與第二源極接觸點104’（例如，相鄰的源極接觸點）分隔。
在一些實施例中，源極結構可以包括在源極結構的各個部件之間的黏合層232。例如，如第2A圖所示，黏合層232可以包括複數個黏合部分232a-232g。黏合部分232a可以在源極接觸點104和支撐結構220之間。例如，黏合部分232a可以與源極接觸點104接觸並且將源極接觸點104與黏合層232的其它部分電連接。類似地，黏合部分232b可以在源極接觸點104’和支撐結構220之間。黏合部分232b可以與源極接觸點104’接觸並且將源極接觸點104’與黏合層232的其它部分電連接。在一些實施例中，黏合部分232c可以在源極接觸點104和104’之間建立導電連結。例如，部分232c可以延伸穿過支撐結構220並且將黏合部分232a和黏合232b電連接。黏合部分232c可以在切割層114和部分堆疊層221之間。通過這種方式，源極接觸點104、104’可以通過源極接觸點104和源極接觸點04’之間的黏合層232的黏合部分（例如，黏合部分232a、232c和232b）彼此電連接。
在一些實施例中，源極接觸點104、104’可以經由黏合層232的其它部分或部分的其它組合彼此電連接。例如，黏合部分232f可以在連接層108和源極接觸點104之間。黏合部分232f可以與連接層108和源極接觸點104接觸並且將連接層108和源極接觸點104電連接。通過這種方式，源極接觸點104可以通過連接層108和/或黏合部分232f與源極結構的其它部件電連接。類似地，黏合部分232g可以在連接層108’和源極接觸點104’之間。黏合部分232g可以與連接層108和源極接觸點104’接觸並且將連接層108’和源極接觸點104’電連接。源極接觸點104’可以通過連接層108’和/或黏合部分232g電連接到源極結構的其它部件。
黏合部分232f和/或連接層108可以通過多種方式，而被電連接到黏合部分232g和/或連接層108’。例如，延伸穿過支撐結構220的黏合部分232c可以在連接層108/黏合部分232f和連接層108’/黏合部分232g之間建立導電連結，因為黏合部分232c可以與連接層108/黏合部分232f接觸並與連接層108’/黏合部分232g接觸。換言之，黏合部分232f、232c和232g可以是同一黏合層232的部分。在另一個示例中，切割層114可以在108/232f和108’/232g之間建立導電連結。例如，黏合部分232d可以在連接層108和切割層114之間並與連接層108和切割層114接觸。因此，連接層108可以通過黏合部分232d電連接到切割層114。類似地，黏合部分232e可以在連接層108’和切割層114之間並與連接層108’和切割層114接觸。因此，連接層108’可以通過黏合部分232e電連接到切割層114。通過這種方式，連接層108和108’可以通過部分232d、切割層114和部分232e而彼此電連接。替代地，或透過其他方式，連接層108和108’可以通過黏合部分232d、232c和232e彼此電連接。因為黏合層232、切割層114和源極接觸點104和104’全部導電，源極接觸點104和104’儘管在物理上由支撐結構220分隔，但可以通過形成跨越支撐結構220的導電路徑的黏合部分232a-232g、切割層114和/或連接層108和108’的任何適當組合而彼此電連接，由此將支撐結構220的兩側上的導電部件導電連結。
在一些實施例中，連接層108、108’、切割層114和/或源極接觸點104、104’可以包括一種或多種導電材料，例如，包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一種。例如，在一些實施例中，切割層114可以包括多晶矽。在另一個示例中，連接層108和108’可以包括鎢。
在一些實施例中，切割層114可以包括諸如氧化矽的介質材料。在該情況下，可以通過黏合層232（例如，通過黏合部分232c）建立跨越支撐結構220的導電連結。
在一些實施例中，蓋層115可以在切割層114之上。蓋層115可以包括諸如氧化矽的介質材料。在一些實施例中，蓋層115可以與切割層114接觸。如第2A圖所示，蓋層115和切割層114可以在連接層108和108’之間並分隔連接層108、108’。在一些實施例中，黏合部分232d、232e可以沿支撐結構220豎直延伸，使得黏合部分232d在連接層108和蓋層115之間，並且黏合部分232e在連接層108’和蓋層115之間。在一些實施例中，蓋層115的上表面和連接層108或108’的上表面可以是共平面的。在一些實施例中，蓋層115可以與電介蓋層125在同一製造流程中形成，並可以是電介蓋層125的部分，如第2B圖所示。
支撐結構220可以與相鄰區塊21中的堆疊結構111的部分接觸。在一些實施例中，部分堆疊層221可以包括交錯的複數個導體部分223和複數個絕緣部分224。在一些實施例中，複數個導體部分223中的每一個可以接觸與源極結構相鄰的區塊21中的儲存塊中的對應導體層。複數個絕緣部分中的每一個可以接觸與源極結構相鄰的區塊21中的儲存塊中的對應絕緣層。
在一些實施例中，切割層114沿x方向的寬度d1可以小於黏合部分232c之下的支撐結構的寬度d2。在一些實施例中，支撐結構220包括在切割層114之下並接觸交錯的導體部分223和絕緣部分224（例如，圍繞部分堆疊層221）的間隔體層225。間隔體層225可以包括介質材料以在部分堆疊層221和相鄰源極接觸點104和104’之間提供絕緣。
至少兩個源極接觸點（例如，104、104’）可以沿x方向連續佈置或沿x方向單獨分佈。例如，至少兩個源極接觸點（例如，104、104’）可以由不與連接層（例如，108、108’）和/或黏合層232接觸的一個或複數個其它源極接觸點分隔。在一些實施例中，連接層可以在源極結構中的複數個源極接觸點中的每個之上並與之接觸。在一些實施例中，黏合層232可以將源極結構中的所有源極接觸點電連接。可以通過相應的連接層（例如，108、108’）為一個或複數個源極接觸點（例如，104、104’）施加源極電壓。在一些實施例中，一個或複數個連接層（例如，108、108’）可以包括複數個部分。連接層108、108’中的部分的具體數量應當基於3D記憶體元件100的設計和/或製造來確定，且不應受到本公開的實施例的限制。
在一些實施例中，切割層114包括與犧牲層不同的適當材料。在形成導體層123和導體部分223的閘極置換製程期間，切割層114可以保持不被犧牲層的蝕刻影響。例如，切割層114可以包括鎢、鋁、鈷、銅、多晶矽和矽化物中的一種或多種，並且犧牲層可以包括氮化矽。在一些實施例中，導體部分223可以包括與相鄰區塊21中的導體層123相同的材料，並且絕緣部分224可以包括與相鄰區塊21中的絕緣層124相同的材料。例如，導體部分223可以包括鎢、鋁、鈷、銅、多晶矽和矽化物中的一種或多種，並且絕緣部分224可以包括氧化矽、氮化矽和氮氧化矽中的一種或多種。在一些實施例中，連接層108、108’包括鎢、鋁、鈷、銅、多晶矽和矽化物中的一種或多種。在一些實施例中，源極接觸點104/104’包括多晶矽，並且連接層108/108’包括鎢。在一些實施例中，電介蓋層125包括氧化矽。在一些實施例中，黏合層232可以包括TiN以提高連接層（例如，108）和源極接觸點（例如，104）之間和/或連接層（例如，108）和切割層114之間的黏合和/或導電性。在一些實施例中，黏合層232可以提高絕緣結構和導電結構之間（例如，源極接觸點104/104’和支撐結構220（或間隔體層225）之間、切割層114和部分堆疊層221（或間隔體層225）之間、以及連接層108/108’和蓋層115之間）的黏合。
3D記憶體元件100可以是單片式3D記憶體元件的部分。術語「單片式」表示3D記憶體元件的部件（例如，週邊元件和記憶體陣列元件）形成於單個基底上。對於單片式3D記憶體元件而言，由於週邊元件處理和記憶體陣列元件處理的錯綜複雜，製造遇到了額外的限制。例如，記憶體陣列元件（例如，NAND通道結構）的製造受到與已形成或將形成於同一基底上的週邊元件相關聯的熱預算的約束。
替代地，3D記憶體元件100可以是非單片式3D記憶體元件的部分，其中，部件（例如，週邊元件和記憶體陣列元件）可以單獨形成在不同基底上，然後例如以面對面方式接合。在一些實施例中，記憶體陣列元件基底（例如，基底102）仍然是接合的非單片式3D記憶體元件的基底，並且週邊元件（例如，包括用於方便3D記憶體元件100的操作的任何適當的數位、類比和/或混合信號週邊電路，例如頁面緩存、解碼器和鎖存器；未示出）被反轉，並向下朝向記憶體陣列元件（例如，NAND儲存串）以進行混合接合。可理解的是，在一些實施例中，記憶體陣列元件基底（例如，基底102）被反轉並向下面向週邊元件（未示出）以進行混合接合，使得在接合的非單片式3D記憶體元件中，記憶體陣列元件在週邊元件上方。記憶體陣列元件基底（例如，基底102）可以是減薄的基底（其不是接合的非單片式3D記憶體元件的基底），並且非單片式3D記憶體元件的後段製程（BEOL）互連可以被形成於減薄的記憶體陣列元件基底的後側上。
第3A圖示出了用於形成製造流程中使用的蝕刻遮罩的示例性圖案集300。第3B圖示出了圖案集的單元350的放大視圖。圖案集300中的圖案可以用於製造流程的不同階段中以形成3D記憶體元件100。在各種實施例中，取決於圖案化製程中使用的光阻劑的類型，圖案集300中的圖案均可以是蝕刻遮罩的部分或用於確定蝕刻遮罩的圖案。例如，如果使用負型光阻進行圖案化，則可以使用圖案集300中的圖案作為蝕刻遮罩的部分；如果使用正性光阻劑進行圖案化，圖案集300中的圖案可以是用於確定蝕刻遮罩的互補圖案。應當指出，第3A圖和第3B圖中所示的形狀、尺寸和比率係用於例示的目的，並且不成比例。
如第3A圖所示，圖案集300包括圖案302、306和308。具體而言，圖案302可以用於使縫隙結構的縫隙開口圖案化，圖案306可以用於使切割結構（由其形成切割層114）圖案化，並且圖案308可以用於形成將連接層108/108’和週邊電路連接的接觸插塞。圖案集300可以包括用於形成切割結構、縫隙開口和連接層108的複數個重複單元。第3B圖示出了重複單元350，其示出了例如每個圖案的覆蓋情況的詳情。如第3B圖所示，沿著x方向，圖案306（用於形成切割結構）的長度D1可以小於、等於或大於圖案302（用於形成縫隙開口）的長度D2。例如，如果採用切割結構作為蝕刻遮罩以形成縫隙開口，則長度D1可以小於、大於或等於長度D2，並且圖案306的寬度W1可以大於圖案302的寬度W2；如果採用單獨的蝕刻遮罩（例如，圖案302）作為蝕刻遮罩來形成縫隙開口，則長度D1可以大於或等於長度D2，並且寬度W1可以小於、等於或大於寬度W2。在一些實施例中，D1>D2且W1>W2。圖案306和302中的D1、D2、W1和W2的組合可以確保切割結構（或支撐結構220）與相鄰區塊21接觸並在x-y平面中具有期望的尺寸，並且不應受到本公開的實施例的限制。
根據一些實施例，第4A圖和第4B圖示出了形成3D記憶體元件100的示例性製造流程400的流程圖，並且第5圖-第20圖示出了製造流程400。將與第5圖-第20圖一起討論第4A圖和第4B圖，以描述製造流程。如第4A圖和第4B圖所示，製造流程400包括操作步驟402-430。一些操作步驟可以被省略，並且可以按照與第4A圖和第4B圖中所示次序不同的次序執行操作步驟。可以同時執行一些操作步驟（例如，在製造流程的相同操作步驟中）。
在操作步驟402，可以在堆疊結構中形成一個或複數個切割開口。第5圖示出了形成於示例性堆疊結構111中的示例性切割開口510。堆疊結構111可以具有形成於基底102之上的交錯的初始犧牲層533和初始絕緣層534的電介質堆疊層。初始犧牲層533可以用於接下來形成導體層123。初始絕緣層534可以用於接下來形成絕緣層124。在一些實施例中，堆疊結構111包括堆疊結構111的頂表面上的第一電介蓋層。
堆疊結構111可以具有階梯結構。可以通過在材料堆疊層之上使用蝕刻遮罩（例如，圖案化PR層）反復蝕刻包括複數個交錯的犧牲材料層和絕緣材料層的材料堆疊層來形成階梯結構。通過在基底102之上交替沉積犧牲材料層和絕緣材料層直到達到期望的層數，可以形成交錯的犧牲材料層和絕緣材料層。犧牲材料層和絕緣材料層可以具有相同或不同的厚度。在一些實施例中，犧牲材料層和下方的絕緣材料層被稱為電介質對。在一些實施例中，一個或複數個電介質對可以形成一個層級/階梯。在形成階梯結構期間，PR層被修剪（例如，從材料堆疊層的邊界，常常從所有方向遞增地向內蝕刻）並用作蝕刻遮罩，以用於蝕刻材料堆疊層的暴露部分。被修剪的PR的量可以直接與階梯的尺寸相關（例如，由其確定）。可以使用適當的蝕刻（例如，等向乾式蝕刻，例如濕式蝕刻）來獲得PR層的修剪。可以連續形成並修剪一個或複數個PR層以用於形成階梯結構。在蝕刻PR層之後，可以使用適當的蝕刻劑蝕刻每個電介質對，以去除犧牲材料層和下方絕緣材料層兩者的一部分。被蝕刻的犧牲材料層和絕緣材料層可以形成初始犧牲層533和初始絕緣層534。然後可以去除PR層。
在後續的閘極置換製程期間，絕緣材料層和犧牲材料層可以具有不同的蝕刻選擇性。在一些實施例中，絕緣材料層和犧牲材料層包括不同的材料。在一些實施例中，絕緣材料層包括氧化矽，並且絕緣材料層的沉積包括化學氣相沉積（CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）和濺鍍中的一種或多種。在一些實施例中，犧牲材料層包括氮化矽，並且絕緣材料層的沉積包括CVD、PVD、ALD和濺鍍中的一種或多種。在一些實施例中，犧牲材料層和絕緣材料層的蝕刻包括一種或多種適當的非等向性蝕刻製程，例如，乾式蝕刻。
參考第5圖，切割開口510可以形成於源極區22（第1圖）中。圖案306可以用於對切割開口510進行圖案化。切割開口510的深度可以介於兩個初始犧牲/絕緣層對的厚度和四個初始犧牲/絕緣層對的厚度之間。切割開口510的深度值基於3D記憶體元件100的設計和/或製造來確定，且不應受到本公開的實施例的限制。在一些實施例中，執行非等向性蝕刻製程，例如乾式蝕刻，以去除堆疊結構111的一部分，直到達到期望的深度。在一些實施例中，使用一種或多種選擇性蝕刻製程來去除堆疊結構111的該部分，使得切割開口510的底表面能夠沿z方向停止於期望位置（例如，在期望的初始絕緣層534或初始犧牲層533的頂表面上）。在一些實施例中，切割開口510可以與在堆疊結構111中形成其它結構（例如用於形成頂部選擇柵（Top Select Gate, TSG）切口的開口520）在相同操作中形成。因此，不需要額外的操作來形成切割開口510。
在操作步驟404，在切割開口中沉積適當的介質材料，例如氧化矽。第6圖示出了沉積於切割開口510中的示例性介質材料610。可以執行適當的沉積製程，例如CVD、ALD、PVD、濺鍍或其組合，以沉積介質材料。在一些實施例中，介質材料610是通過ALD沉積的。任選地，執行平面化製程，例如CMP和/或凹陷蝕刻，以去除堆疊結構111之上的任何多餘材料。在一些實施例中，切割開口510的尺寸充分大，使得介質材料610不會填滿切割開口510。另一方面，比切割開口510小的開口520被介質材料610填滿，以形成TSG切口。
在操作步驟406，在介質材料之上沉積黏合材料。第7圖示出了介質材料610之上沉積的示例性黏合材料710。黏合材料710可以包括例如Ti和/或TiN。在一些實施例中，黏合材料710包括TiN。
在操作步驟408，在黏合材料之上沉積導電材料。第8圖示出了在黏合材料710之上沉積的示例性導電材料810。導電材料810可以包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一種。在一些實施例中，導電材料810可以包括多晶矽。可以使用任何適當的沉積方法在黏合材料710之上沉積導電材料810。
在操作步驟410，去除所沉積的導電材料的一部分和所沉積的黏合材料的一部分，以形成切割結構。例如，執行平坦化製程，例如CMP和/或凹陷蝕刻，以去除任何多餘的導電材料和黏合材料。第9圖示出了在去除多餘的導電材料和黏合材料之後的堆疊結構111。形成切割結構910，其包括填滿切割開口510（第5圖）的介質材料610、黏合材料710和導電材料810的剩餘部分。
可以在形成切割結構910之前或之後在區塊21（第1圖）中形成複數個通道結構110（第1圖）。可以在形成導體層123之前形成通道結構110。作為示例，在形成切割結構910之前形成通道結構110。為了形成通道結構110，可以形成豎直延伸穿過堆疊結構111的複數個通道孔。在一些實施例中，穿過交錯的初始犧牲層533和初始絕緣層534形成複數個通道孔。通過使用諸如圖案化PR層的蝕刻遮罩執行非等向性蝕刻製程，以去除堆疊結構111的部分，並暴露基底102，可以形成複數個通道孔。在一些實施例中，在切割結構910的每側上沿y方向形成至少一個通道孔。在一些實施例中，在每個區塊21中形成複數個通道孔。可以通過在基底102上方形成通道孔的相同蝕刻製程和/或通過單獨的凹陷蝕刻製程在每個通道孔的底部形成凹陷區，以暴露基底102的頂部。在一些實施例中，例如，在凹陷區之上，在每個通道孔的底部形成半導體插塞。可以通過磊晶生長製程和/或沉積製程形成半導體插塞。在一些實施例中，半導體插塞是通過磊晶生長形成的，並被稱為磊晶部分。任選地，可以執行凹陷蝕刻（例如，乾式蝕刻和/或濕式蝕刻）以去除通道孔側壁上的多餘半導體材料和/或將磊晶部分的頂表面控制在期望位置。在一些實施例中，磊晶部分的頂表面位於底部初始絕緣層534的頂表面和底表面之間。
在一些實施例中，通過執行適當的蝕刻製程，例如，非等向性蝕刻製程（例如，乾式蝕刻）和/或等向蝕刻製程（濕式蝕刻）來形成通道孔。在一些實施例中，磊晶部分包括通過從基底102磊晶生長而形成的單晶矽。在一些實施例中，磊晶部分包括通過沉積製程形成的多晶矽。磊晶生長的磊晶部分的形成可以包括但不限於氣相磊晶（VPE）、液相磊晶（LPE）、分子束磊晶（MPE）或其任何組合。沉積的磊晶部分的形成可以包括但不限於CVD、PVD和/或ALD。
在一些實施例中，半導體通道形成在通道孔中的磊晶部分之上並與之接觸。半導體通道可以包括通道形成結構，通道形成結構具有記憶體膜（例如，包括阻障層、記憶體層和穿隧層）、形成於磊晶部分上方並連接磊晶部分的半導體層、以及填充通道孔的其餘部分的電介質內核。在一些實施例中，首先沉積記憶體膜以覆蓋通道孔的側壁和磊晶部分的頂表面，並且然後在記憶體膜之上和磊晶部分上方沉積半導體層。接下來可以使用一種或多種薄膜沉積製程，例如ALD、CVD、PVD、任何其它適當製程、或其任何組合按照該順序沉積阻障層、記憶體層和穿隧層，以形成記憶體膜。然後可以使用諸如ALD、CVD、PVD、任何其它適當的製程或其任何組合的一種或多種薄膜沉積製程在穿隧層上沉積半導體層。在一些實施例中，在沉積諸如氧化矽的半導體層之後，通過沉積介質材料在通道孔的剩餘空間中填充電介質內核。
在一些實施例中，在每個通道孔的上部中形成汲極結構。在一些實施例中，可以通過CMP、研磨、濕式蝕刻和/或乾式蝕刻去除記憶體膜、半導體層和電介質內核的設置於堆疊結構111的頂表面上並且設置於每個通道孔的上部中的部分，以在通道孔的上部中形成凹陷，使得半導體通道的頂表面可以在第一電介蓋層的頂表面和底表面之間。然後可以通過諸如CVD、PVD、ALD、電鍍、無電鍍或其任何組合的一種或多種薄膜沉積製程，向凹陷中沉積諸如金屬的導電材料，來形成汲極結構，由此形成通道結構110。接下來可以通過半導體通道和控制導體層的交叉來形成複數個儲存單元。任選地，執行平坦化製程，例如乾式/濕式蝕刻和/或CMP，以去除堆疊結構111的頂表面上的任何多餘材料。
重新參考第4A圖，在形成切割結構之後，施行操作步驟412，在切割結構和堆疊結構之上沉積帽蓋材料。第10圖示出了沉積於切割結構910和堆疊結構111之上的帽蓋材料1010。帽蓋材料1010可以包括任何適當的介質材料，例如氧化矽，並可以使用諸如CVD、ALD、PVD、濺鍍或其組合的製程來沉積。
在操作步驟414中，去除與切割結構相鄰的所沉積的帽蓋材料的部分和堆疊結構的部分，以形成縫隙結構和將縫隙結構分成複數個縫隙開口的至少一個初始支撐結構。第11圖示出了示例性初始支撐結構1110，其包括帽蓋材料1010的剩餘部分、切割結構910的剩餘部分、以及交錯的複數個犧牲部分1123和複數個絕緣部分1104。被稱為黏合材料1132的剩餘部分在導電材料810的剩餘部分與交錯的複數個犧牲部分1123和絕緣部分1124之間。黏合材料1132延伸穿過初始支撐結構1110，並可以用作導電連結以連接初始支撐結構1110的兩側上的部件。
如第11圖所示，與切割結構910相鄰的堆疊結構111的部分與沉積於其之上的任何帽蓋材料一起被去除，以形成縫隙結構1120，縫隙結構被初始支撐結構1110分成縫隙開口1104。圖案302可以用於對縫隙結構1120進行圖案化。亦即，去除源極區22中與切割結構910相鄰的堆疊結構111的部分以形成縫隙結構1120。帽蓋材料1010的剩餘部分、切割結構910的剩餘部分以及下方的交錯的犧牲部分1123和絕緣部分1124（例如，在蝕刻縫隙結構1120之後的初始犧牲層533和初始絕緣層534的剩餘部分）可以形成初始支撐結構1110。犧牲部分1123和絕緣部分1124均可以接觸相鄰區塊21中的同一層級的犧牲層和絕緣層124。一個或複數個初始支撐結構可以將縫隙結構1120分成複數個縫隙開口1104，每個縫隙開口暴露基底102和相鄰區塊21的交錯的犧牲層和絕緣層。可以執行適當的非等向性蝕刻製程，例如乾式蝕刻，以形成縫隙結構1120。
在一些實施例中，可以不使用圖案302對縫隙結構1120圖案化，並且可以使用切割結構910作為蝕刻遮罩以去除堆疊結構111的部分並形成縫隙結構1120。
重新參考第4A圖，在操作步驟416中，利用導體部分和導體層替代每個初始支撐結構中的犧牲部分1123和每個區塊中的犧牲層，從而形成每個初始支撐結構中的部分堆疊層和複數個儲存塊。第12圖示出了操作步驟416之後的示例性結構1200。
如第12圖所示，利用複數個導體部分1223替代每個初始支撐結構中的犧牲部分。利用複數個導體層123替代每個區塊21中的犧牲層（重新參照第2B圖）。可以執行等向蝕刻製程，例如，濕式蝕刻，以通過縫隙開口1104去除犧牲部分和犧牲層。可以通過去除犧牲層在每個區塊21中形成複數個橫向凹陷，並且可以通過去除犧牲部分而在每個初始支撐結構中形成複數個凹陷部分。然後可以沉積導體材料以填滿橫向凹陷和凹陷部分，從而在每個區塊中形成複數個導體層123並在每個初始支撐結構中形成複數個導體部分1223。
參考第4B圖，在操作步驟418中，去除導體部分的部分。第13圖示出了在通過諸如蝕刻的任何適當製程去除導體部分1223的遠端部分之後的導體部分223。在導體部分223的兩側上形成凹陷部分。在操作步驟420中，在初始支撐結構周圍形成間隔體層。第14圖示出了圍繞初始支撐結構的示例性間隔體層225。間隔體層225可以包括介質材料並可以通過CVD、PVD、ALD和濺鍍中的至少一種來沉積。此外，可以形成具有複數個交錯的導體部分223和絕緣部分224的部分堆疊層221。
在操作步驟422中，在間隔體層之上沉積黏合材料。第15圖示出了沉積於間隔體層225的頂部的示例性黏合層1510。黏合層1510的部分可以用於提高支撐結構和源極接觸點之間的黏合，以及提供將由支撐結構分隔的導電部件連接的導電連結。在操作步驟424中，形成一個或複數個源極接觸點，每個源極接觸點在對應的縫隙開口中。第16圖示出了向縫隙開口1104中沉積導電材料1610。第17圖示出，多餘的導電材料被去除，以在其相應的縫隙開口中形成源極接觸點104/104’。源極接觸點104/104’通過黏合層1510的部分黏附到間隔體層255。
在操作步驟426中，去除初始支撐結構的部分以暴露黏合部分並形成支撐結構。第18圖示出了去除初始支撐結構的上部的兩側之後的支撐結構220。帽蓋材料的剩餘部分變為蓋層115。導電材料的剩餘部分變為切割層114。先前被間隔體層225圍繞的黏合材料1132被暴露於源極接觸點104和104’上方的剩餘縫隙開口，並變為黏合部分232c。黏合部分232c可以形成黏合層232的部分並充當跨越支撐結構220的導電連結。此外，黏合層1510的剩餘部分變為黏合部分232a和232b。
在操作步驟428中，可以在支撐結構和源極接觸點之上進一步沉積黏合材料，使得沉積的黏合材料接觸暴露的黏合部分。第19圖示出了在黏合部分232f、232d、232h、232e和232g處沉積黏合材料之後的包括部分232a-232g的示例性黏合層。部分232f、232d、232e和232g可以與部分232c接觸。通過這種方式，可以通過黏合層的部分232a-232g建立在源極接觸點104和104’之間的導電連結。
在操作步驟430中，在縫隙開口中沉積的黏合材料之上形成連接層。第20圖示出了在形成連接層108和108’並去除包括黏合層的黏合部分232h的多餘部分之後的3D記憶體元件100的結構。可以使用平面化製程，例如CMP和/或凹陷蝕刻，以使蓋層115的頂表面和連接層108/108’的頂表面共面。
在形成支撐結構和導體層之後，在縫隙結構中形成源極結構。在一些實施例中，連接層108/108’包括鎢並且通過CVD、PVD、ALD和濺鍍中的一種或多種來沉積。在一些實施例中，黏合層包括TiN並且通過CVD、PVD、ALD和濺鍍中的一種或多種來沉積。
在一些實施例中，3D記憶體元件包括基底之上的記憶體堆疊層。記憶體堆疊層包括交錯的複數個導體層和複數個絕緣層。3D記憶體元件還包括在記憶體堆疊層中豎直延伸的複數個通道結構。3D記憶體元件還包括在記憶體堆疊層中延伸的源極結構。源極結構包括由支撐結構分隔的第一和第二源極接觸點。源極結構還包括黏合層。黏合層的至少一部分在第一和第二源極接觸點之間並將第一和第二源極接觸點電連接。
在一些實施例中，黏合層包括設置於第一源極接觸點和支撐結構之間的第一部分、設置於第二源極接觸點和支撐結構之間的第二部分、以及延伸穿過支撐結構並將第一和第二部分電連接的第三部分。
在一些實施例中，第一部分與第一源極接觸點接觸。第二部分與第二源極接觸點接觸。
在一些實施例中，3D記憶體元件還包括設置於第一源極接觸點之上的第一連接層以及設置於第二源極接觸點之上的第二連接層。支撐結構包括設置於黏合層的第三部分之上的切割層。切割層在第一和第二連接層之間。
在一些實施例中，第一連接層、第二連接層或切割層中的至少一個包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一種。
在一些實施例中，黏合層還包括設置於第一連接層和切割層之間的第四部分、以及設置於第二連接層和切割層之間的第五部分。第四和第五部分與第三部分電連接。
在一些實施例中，支撐結構包括設置於切割層之上並與之接觸的蓋層。蓋層在第一和第二連接層之間並將第一和第二連接層分隔。
在一些實施例中，蓋層包括氧化矽。
在一些實施例中，蓋層的上表面和第一或第二連接層的上表面是共面的。
在一些實施例中，第四部分沿支撐結構在第一連接層和蓋層之間豎直延伸。
在一些實施例中，第五部分沿支撐結構在第二連接層和蓋層之間豎直延伸。
在一些實施例中，黏合層包括設置於第一連接層和第一源極接觸點之間的第六部分、以及設置於第二連接層和第二源極接觸點之間的第七部分。第六和第七部分與第三部分電連接。
在一些實施例中，沿著源極結構延伸所沿的橫向方向，切割層的寬度小於支撐結構在黏合層的第三部分之下的寬度。
在一些實施例中，支撐結構包括交錯的複數個導體部分和複數個絕緣部分。
在一些實施例中，複數個導體部分中的每個接觸與源極結構相鄰的儲存塊中的對應導體層。複數個絕緣部分中的每個接觸與源極結構相鄰的儲存塊中的對應絕緣層。
在一些實施例中，3D記憶體元件還包括與交錯的複數個導體部分和絕緣部分接觸的間隔體層。
在一些實施例中，第一和第二源極接觸點包括多晶矽。
在一些實施例中，黏合層包括Ti、Ta、Cr、W、TiNx、TaNx、CrN x、WN x、TiSi xN y、TaSi xN y、CrSi xN y或WSi xN y中的至少一種。
在一些實施例中，複數個通道結構均包括與基底接觸並電連接的磊晶部分、與磊晶部分接觸並電連接的半導體通道、以及與半導體通道接觸並電連接的汲極結構。
在一些實施例中，3D記憶體元件包括基底之上的記憶體堆疊層。記憶體堆疊層包括交錯的複數個導體層和複數個絕緣層。3D記憶體元件還包括在記憶體堆疊層中豎直延伸的複數個通道結構、以及記憶體堆疊層中的沿橫向方向平行延伸的複數個源極結構。複數個源極結構均包括沿橫向方向佈置的複數個源極接觸點以及沿橫向方向佈置的複數個支撐結構，複數個支撐結構中的每個將兩個相鄰的源極接觸點分隔。複數個源極結構中的每個還包括將由支撐結構中的至少一個分隔的複數個源極接觸點中的至少兩個電連接的黏合層。
在一些實施例中，黏合層的至少一部分延伸穿過支撐結構中的至少一個，以將複數個源極接觸點中的至少兩個電連接。
在一些實施例中，3D記憶體元件還包括複數個連接層，每個連接層在對應源極接觸點之上。複數個連接層中的至少兩個與黏合層的至少一部分接觸並電連接。
在一些實施例中，支撐結構中的至少一個包括設置於延伸穿過支撐結構中的至少一個的黏合層的部分之上的切割層。切割層將複數個連接層中的至少兩個分隔。
在一些實施例中，黏合層的至少一部分在切割層和複數個連接層中的至少兩個的其中之一之間。
在一些實施例中，支撐結構中的至少一個包括設置於切割層之上並與之接觸的蓋層。切割層在複數個連接層中的至少兩個之間。
在一些實施例中，蓋層包括氧化矽。
在一些實施例中，蓋層的上表面和複數個連接層中的至少兩個的其中之一的上表面是共面的。
在一些實施例中，沿著橫向方向，切割層的寬度小於設置於延伸穿過支撐結構中的至少一個的黏合層的部分之下的支撐結構中的至少一個的寬度。
在一些實施例中，支撐結構中的至少一個包括交錯的複數個導體部分和複數個絕緣部分。
在一些實施例中，複數個導體部分中的每個接觸與包括支撐結構中的至少一個的源極結構相鄰的儲存塊中的對應導體層。複數個絕緣部分中的每個接觸與包括支撐結構中的至少一個的源極結構相鄰的儲存塊中的對應絕緣層。
在一些實施例中，3D記憶體元件包括與交錯的複數個導體部分和絕緣部分接觸的間隔體層。
在一些實施例中，複數個源極接觸點包括多晶矽。
在一些實施例中，黏合層包括Ti、Ta、Cr、W、TiNx、TaNx、CrNx、WNx、TiSixNy、TaSixNy、CrSixNy或WSixNy中的至少一種。
在一些實施例中，複數個通道結構均包括與基底接觸並電連接的磊晶部分、與磊晶部分接觸並電連接的半導體通道、以及與半導體通道接觸並電連接的汲極結構。
在一些實施例中，一種用於形成3D記憶體元件的方法包括在堆疊結構中形成切割結構。堆疊結構包括交錯的複數個初始犧牲層和複數個初始絕緣層。該方法還包括去除堆疊結構的與切割結構相鄰的部分以形成縫隙結構和初始支撐結構。初始支撐結構將縫隙結構分成複數個縫隙開口。該方法還包括通過複數個縫隙開口在初始支撐結構中形成複數個導體部分。該方法還包括在複數個縫隙開口中的每個中形成源極接觸點。該方法還包括去除初始支撐結構的部分以形成支撐結構。支撐結構包括延伸穿過支撐結構的黏合部分。該方法還包括在複數個縫隙開口中的每個中的源極接觸點之上形成黏合層。至少兩個黏合層電連接到延伸穿過支撐結構的黏合部分。
在一些實施例中，為了形成切割結構，該方法包括在堆疊結構中形成切割開口以及在切割開口中沉積介質材料。
在一些實施例中，形成切割開口與形成頂部選擇柵（TSG）切口在相同操作中。
在一些實施例中，為了形成切割結構，該方法包括在介質材料之上沉積黏合材料以及在黏合材料之上沉積導電材料以填滿切割開口。
在一些實施例中，為了形成切割結構，該方法包括去除所沉積的導電材料的部分和所沉積的黏合材料的部分以形成切割結構。
在一些實施例中，在形成切割結構之後，該方法還包括在切割結構和堆疊結構之上沉積帽蓋材料。
在一些實施例中，該方法還包括在去除堆疊結構的與切割結構相鄰的部分以形成縫隙結構和初始支撐結構的相同操作中，去除所沉積的帽蓋材料的與切割結構相鄰的部分。
在一些實施例中，為了去除堆疊結構的與切割結構相鄰的部分以形成縫隙結構和初始支撐結構，該方法包括沿橫向方向去除堆疊結構的與切割結構相鄰的部分，以形成暴露基底的縫隙結構。
在一些實施例中，為了形成複數個導體部分，該方法包括通過複數個縫隙開口去除初始支撐結構中的複數個犧牲部分以形成複數個凹陷部分，以及沉積導體材料以填滿複數個凹陷部分，以形成複數個導體部分。
在一些實施例中，該方法還包括在初始支撐結構周圍形成間隔體。
在一些實施例中，該方法還包括在間隔體之上沉積黏合材料。所沉積的黏合材料形成黏合層的部分。
在一些實施例中，為了形成源極接觸點，該方法包括沉積多晶矽以填滿相應的縫隙開口。
在一些實施例中，為了去除初始支撐結構的部分以形成支撐結構，該方法包括深蝕刻初始支撐結構的上部以暴露黏合部分。
在一些實施例中，在深蝕刻初始支撐結構的上部分之後，該方法還包括在經過深蝕刻的初始支撐結構之上沉積黏合材料，使得所沉積的黏合材料與暴露的黏合部分接觸。
在一些實施例中，該方法還包括在複數個縫隙開口中的每個中在所沉積的黏合材料之上形成連接層，使得連接層中的至少兩個電連接到至少兩個縫隙開口中的源極接觸點。
對特定實施例的上述說明因此將完全揭示本公開的一般性質，使得本領域的通常知識者能夠通過運用本領域技術範圍中的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍中。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由通常知識者按照教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中，出於方便描述的目的，係任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據下方申請專利範圍及其均等物來進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
21:區塊 22:源極區 100:三維(3D)記憶體元件 102:基底 104:源極接觸點(第一源極接觸) 104’:源極接觸點(第二源極接觸) 108、108’:連接層 110:溝道結構 111:堆疊結構 114:切割層 115:蓋層 123:導體層 124:絕緣層 125:介電蓋層 220:支撐結構 221:部分堆疊層 223:導體部分 224:絕緣部分 225:間隔體層 232:黏合層 232a、232a、232b、232c、232d:黏合部分 232e、232f、232g、232h:黏合部分 300:圖案集 302、306、308:圖案 350:單元 400:製造流程 402、404、406、408、410、412:操作步驟 414、416、418、420、422、424:操作步驟 426、426、428、430:操作步驟 510:切割開口 520:開口 533:初始犧牲層 534:初始絕緣層 610:介電材料 710:黏合材料 810:導電材料 910:切割結構 1004:縫隙開口 1010:帽蓋材料 1020:縫隙結構 1023:犧牲部分 1024:絕緣部分 1104:縫隙開口 1110:初始支撐結構 1114:開口 1120:縫隙結構 1123:犧牲部分 1124:絕緣部分 1132:黏合材料 1200:結構 1223:導體部分 1510:黏合層 1610:導電材料 2100:3D記憶體元件 2102:基底 2104:溝道結構 2106-1、2106-2:閘極線縫隙(GLS) 2111:記憶體堆疊層 D:直徑 D1、D2:長度 W1、W2:寬度 d1、d2:寬度
被併入本文並形成說明書的部分的圖式例示了本公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的通常知識者能夠做出和使用本公開。 第1圖示出了根據本公開的一些實施例的具有由黏合層連接的源極接觸點的示例性3D記憶體元件的平面圖。 第2A圖示出了根據本公開的一些實施例的第1圖中所示的3D記憶體元件的沿切線C-D的方向的截面圖。 第2B圖示出了根據本公開的一些實施例的第1圖中所示的3D記憶體元件的沿切線A-B的方向的截面圖。 第3A圖示出了根據本公開的一些實施例的在用於形成3D記憶體元件的製造流程中的用於形成各種結構的示例性圖案集的平面圖。 第3B圖示出了根據本公開的一些實施例的第3A圖中所示的圖案集的一部分的放大視圖。 第4A圖和第4B圖示出了根據本公開的一些實施例的用於形成具有由黏合層連接的源極接觸點的3D記憶體元件的示例性製程的流程圖。 第5圖至第20圖示出了根據本公開的一些實施例的在製程的各階段的示例性3D記憶體元件的截面圖。 第21圖示出了具有變形的閘線縫隙（GLS）的現有3D記憶體元件的截面圖。 將參考圖式描述本公開的實施例。
102:基底
104、104’:源極接觸點
108、108’:連接層
110:溝道結構
114:切割層
115:蓋層
220:支撐結構
221:部分堆疊層
223:導體部分
224:絕緣部分
225:間隔體層
232a、232a、232b、232c、232d:黏合部分
232e、232f、232g、232h:黏合部分
d1、d2:寬度

Claims (20)

  1. 一種三維（3D）記憶體元件，包括： 設置於一基底之上的一記憶體堆疊層，該記憶體堆疊層包括交錯的複數個導體層和複數個絕緣層； 在該記憶體堆疊層中豎直延伸的複數個通道結構；以及 在該記憶體堆疊層中延伸的一源極結構，其中，該源極結構包括： 由一支撐結構分隔的一第一源極接觸點和一第二源極接觸點；以及 一黏合層，該黏合層的至少一部分會被設置在該第一源極接觸點和該第二源極接觸點之間，該黏合層的該至少一部分會將該第一源極接觸點電連接至該第二源極接觸點。
  2. 如請求項1所述的3D記憶體元件，其中，該黏合層包括： 設置於該第一源極接觸點和該支撐結構之間的一第一黏合部分； 設置於該第二源極接觸點和該支撐結構之間的一第二黏合部分；以及 延伸穿過該支撐結構並且將該第一黏合部分和該第二黏合部分電連接的一第三黏合部分。
  3. 如請求項2所述的3D記憶體元件，其中： 該第一黏合部分與該第一源極接觸點接觸；以及 該第二黏合部分與該第二源極接觸點接觸。
  4. 如請求項2所述的3D記憶體元件，還包括： 設置於該第一源極接觸點之上的一第一連接層；以及 設置於該第二源極接觸點之上的一第二連接層，其中， 該支撐結構包括設置於該黏合層的該第三黏合部分之上的一切割層；以及 該切割層設置在該第一連接層和該第二連接層之間。
  5. 如請求項4所述的3D記憶體元件，其中，該黏合層包括： 設置於該第一連接層和該切割層之間的一第四黏合部分；以及 設置於該第二連接層和該切割層之間的一第五黏合部分， 其中，該第四黏合部分和該第五黏合部分電連接至該第三黏合部分。
  6. 如請求項5所述的3D記憶體元件，其中，該黏合層包括： 設置於該第一連接層和該第一源極接觸點之間的一第六黏合部分；以及 設置於該第二連接層和該第二源極接觸點之間的一第七黏合部分， 其中，該第六黏合部分和該第七黏合部分電連接至該第三黏合部分。
  7. 如請求項4所述的3D記憶體元件，其中： 沿著該源極結構延伸所沿的橫向方向，該切割層的寬度小於該支撐結構在該黏合層的該第三黏合部分之下的寬度。
  8. 如請求項1所述的3D記憶體元件，其中，該黏合層包括Ti、Ta、Cr、W、TiN x、TaN x、CrN x、WN x、TiSi xN y、TaSi xN y、CrSi xN y或WSi xN y中的至少一種。
  9. 一種三維（3D）記憶體元件，包括： 設置於一基底之上的一記憶體堆疊層，該記憶體堆疊層包括交錯的複數個導體層和複數個絕緣層； 在該記憶體堆疊層中豎直延伸的複數個通道結構；以及 在該記憶體堆疊層中沿橫向方向平行延伸的複數個源極結構，其中，該些源極結構均包括： 沿該橫向方向佈置的複數個源極接觸點； 沿該橫向方向佈置的複數個支撐結構，該些支撐結構中的每一個將兩相鄰的該些源極接觸點分隔；以及 一黏合層，電連接由該些支撐結構中的至少一個分隔的該些源極接觸點中的至少兩個。
  10. 如請求項9所述的3D記憶體元件，其中，該黏合層的至少一部分延伸穿過該些支撐結構中的至少一個，以將該些源極接觸點中的至少兩個電連接。
  11. 如請求項10所述的3D記憶體元件，還包括： 複數個連接層，均設置在對應源極接觸點之上，其中，該些連接層中的至少兩個與該黏合層的該至少一部分接觸並電連接。
  12. 如請求項11所述的3D記憶體元件，其中，該些支撐結構中的至少一個包括： 設置於該黏合層的延伸穿過該支撐結構中的該至少一個的該部分之上的一切割層，其中，該切割層分隔該些連接層中的至少兩個。
  13. 一種用於形成三維（3D）記憶體元件的方法，包括： 在一堆疊結構中形成一切割結構，該堆疊結構包括交錯的複數個初始犧牲層和複數個初始絕緣層； 去除與該切割結構相鄰的該堆疊結構的部分，以形成一縫隙結構和一初始支撐結構，該初始支撐結構將該縫隙結構分成複數個縫隙開口； 通過該些縫隙開口，在該初始支撐結構中形成複數個導體部分； 在該些縫隙開口中的每一者中形成一源極接觸點； 去除該初始支撐結構的部分，以形成一支撐結構，該支撐結構包括延伸穿過該支撐結構的一黏合部分；以及 在該些縫隙開口中的每一者中的該源極接觸點之上形成一黏合層，至少兩個該些黏合層電連接到延伸穿過該支撐結構的該黏合部分。
  14. 如請求項13所述的用於形成三維記憶體元件的方法，其中，形成該切割結構包括： 在該堆疊結構中形成一切割開口；以及 在該切割開口中沉積一介電材料。
  15. 如請求項14所述的用於形成三維記憶體元件的方法，其中，形成該切割開口與形成頂部選擇柵（TSG）切口在相同操作中。
  16. 如請求項14所述的用於形成三維記憶體元件的方法，其中，形成該切割結構包括： 在該介電材料之上沉積一黏合材料；以及 在該黏合材料之上沉積一導電材料，以填滿該切割開口。
  17. 如請求項16所述的用於形成三維記憶體元件的方法，其中，形成該切割結構包括： 去除所沉積的部分該導電材料和所沉積的部分該黏合材料，以形成該切割結構。
  18. 如請求項13所述的用於形成三維記憶體元件的方法，還包括： 在形成該切割結構之後，在該切割結構和該堆疊結構之上沉積一帽蓋材料。
  19. 如請求項18所述的用於形成三維記憶體元件的方法，還包括： 在去除與該切割結構相鄰的該堆疊結構的部分，以形成該縫隙結構和該初始支撐結構的步驟中，同時去除與該切割結構相鄰的該帽蓋材料的部分。
  20. 如請求項13所述的用於形成三維記憶體元件的方法，其中，形成該些導體部分包括： 通過該些縫隙開口，去除該初始支撐結構中的複數個犧牲部分，以形成複數個凹陷部分；以及 沉積導體材料以填滿該些凹陷部分，以形成該些導體部分。
TW108145209A 2019-08-30 2019-12-11 三維記憶體元件及其形成方法 TWI706516B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2019/103860 WO2021035738A1 (en) 2019-08-30 2019-08-30 Three-dimensional memory device with source contacts connected by adhesion layer and methods for forming the same
WOPCT/CN2019/103860 2019-08-30

Publications (2)

Publication Number Publication Date
TWI706516B true TWI706516B (zh) 2020-10-01
TW202109763A TW202109763A (zh) 2021-03-01

Family

ID=69341863

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108145209A TWI706516B (zh) 2019-08-30 2019-12-11 三維記憶體元件及其形成方法

Country Status (6)

Country Link
US (2) US11094713B2 (zh)
JP (1) JP7330301B2 (zh)
KR (1) KR20220002467A (zh)
CN (1) CN110770904B (zh)
TW (1) TWI706516B (zh)
WO (1) WO2021035738A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111448660B (zh) * 2020-03-02 2021-03-23 长江存储科技有限责任公司 具有源极结构的三维存储器件及其形成方法
CN111341786B (zh) * 2020-03-11 2023-07-28 长江存储科技有限责任公司 三维存储器及其制造方法
EP3931869B1 (en) * 2020-04-24 2023-12-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain-select-gate cut structures and methods for forming the same
CN112234066B (zh) * 2020-10-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745265B2 (en) * 2007-03-27 2010-06-29 Sandisk 3D, Llc Method of making three dimensional NAND memory
US7848145B2 (en) * 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
TWI483263B (zh) * 2011-01-19 2015-05-01 Macronix Int Co Ltd 記憶裝置以及操作其之方法
US9209031B2 (en) * 2014-03-07 2015-12-08 Sandisk Technologies Inc. Metal replacement process for low resistance source contacts in 3D NAND
TWI521682B (zh) * 2013-10-18 2016-02-11 旺宏電子股份有限公司 積體電路及其製造方法與操作方法
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9530781B2 (en) * 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
TWI569374B (zh) * 2014-05-23 2017-02-01 旺宏電子股份有限公司 積體電路及其操作方法與製造方法
TWI648820B (zh) * 2017-03-07 2019-01-21 大陸商長江存儲科技有限責任公司 字元線結構與三維記憶體裝置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060178007A1 (en) * 2005-02-04 2006-08-10 Hiroki Nakamura Method of forming copper wiring layer
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR101997269B1 (ko) * 2013-06-24 2019-07-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
US9425205B2 (en) 2014-09-12 2016-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device
US9401369B1 (en) 2015-02-17 2016-07-26 Macronix International Co., Ltd. Memory device and method for fabricating the same
US9679906B2 (en) 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
US9799670B2 (en) * 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US20170194345A1 (en) 2015-12-30 2017-07-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
KR102630954B1 (ko) * 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102432894B1 (ko) * 2017-11-17 2022-08-17 삼성전자주식회사 반도체 소자
WO2020037489A1 (en) * 2018-08-21 2020-02-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
KR102652896B1 (ko) * 2018-09-26 2024-03-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d 메모리 장치 및 3d 메모리 장치 형성 방법
CN109742083B (zh) * 2019-01-02 2021-08-31 长江存储科技有限责任公司 三维存储器及其制造方法
CN109904170B (zh) * 2019-02-14 2020-11-17 长江存储科技有限责任公司 存储器件及其制造方法
US11152298B2 (en) * 2019-06-04 2021-10-19 International Business Machines Corporation Metal via structure
CN110112134B (zh) * 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN110176461B (zh) 2019-06-17 2020-04-10 长江存储科技有限责任公司 3d nand存储器及其形成方法
WO2021026756A1 (en) * 2019-08-13 2021-02-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
JP7394878B2 (ja) * 2019-08-13 2023-12-08 長江存儲科技有限責任公司 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
CN110622312B (zh) * 2019-08-13 2021-05-14 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
WO2021035739A1 (en) * 2019-08-30 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source contacts connected by adhesion layer and forming methods thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745265B2 (en) * 2007-03-27 2010-06-29 Sandisk 3D, Llc Method of making three dimensional NAND memory
US7848145B2 (en) * 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
TWI483263B (zh) * 2011-01-19 2015-05-01 Macronix Int Co Ltd 記憶裝置以及操作其之方法
TWI521682B (zh) * 2013-10-18 2016-02-11 旺宏電子股份有限公司 積體電路及其製造方法與操作方法
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9209031B2 (en) * 2014-03-07 2015-12-08 Sandisk Technologies Inc. Metal replacement process for low resistance source contacts in 3D NAND
TWI569374B (zh) * 2014-05-23 2017-02-01 旺宏電子股份有限公司 積體電路及其操作方法與製造方法
US9530781B2 (en) * 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
TWI648820B (zh) * 2017-03-07 2019-01-21 大陸商長江存儲科技有限責任公司 字元線結構與三維記憶體裝置

Also Published As

Publication number Publication date
JP7330301B2 (ja) 2023-08-21
TW202109763A (zh) 2021-03-01
US11094713B2 (en) 2021-08-17
CN110770904B (zh) 2021-08-13
CN110770904A (zh) 2020-02-07
US11758723B2 (en) 2023-09-12
US20210066336A1 (en) 2021-03-04
US20210167084A1 (en) 2021-06-03
WO2021035738A1 (en) 2021-03-04
KR20220002467A (ko) 2022-01-06
JP2022535517A (ja) 2022-08-09

Similar Documents

Publication Publication Date Title
TWI727459B (zh) 三維記憶裝置以及用於形成三維記憶裝置的方法
TWI710059B (zh) 具有在閘極線縫隙中的支撐結構的三維記憶體元件和其形成方法
TWI706544B (zh) 具有由黏合層連接的源極接觸的立體記憶體元件及其形成方法
TWI704602B (zh) 具有源極結構的三維記憶體裝置和用於形成三維記憶體裝置的方法
TWI725633B (zh) 三維記憶裝置以及用於形成三維記憶裝置的方法
TWI738376B (zh) 具有汲極選擇閘切割結構的三維記憶體裝置及其形成方法
JP7427685B2 (ja) スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
TWI706516B (zh) 三維記憶體元件及其形成方法
TWI717861B (zh) 具有源極結構的立體記憶裝置和其形成方法
JP7325522B2 (ja) 支持構造を伴う三次元メモリデバイスを形成するための方法、およびその結果もたらされる三次元メモリデバイス
TWI722611B (zh) 具有源極結構的三維記憶體裝置和其形成方法
TWI726688B (zh) 具有源極結構的三維記憶體元件及其形成方法
TWI732487B (zh) 具有鄰接源極接觸點結構的三維記憶體元件及其形成方法
TWI757019B (zh) 具有支撐結構的三維記憶體元件及其形成方法