JP7330301B2 - 接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法 - Google Patents

接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法 Download PDF

Info

Publication number
JP7330301B2
JP7330301B2 JP2021571427A JP2021571427A JP7330301B2 JP 7330301 B2 JP7330301 B2 JP 7330301B2 JP 2021571427 A JP2021571427 A JP 2021571427A JP 2021571427 A JP2021571427 A JP 2021571427A JP 7330301 B2 JP7330301 B2 JP 7330301B2
Authority
JP
Japan
Prior art keywords
layer
memory device
source
cutting
support structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021571427A
Other languages
English (en)
Other versions
JP2022535517A (ja
Inventor
チンチン・ワン
ウェイ・シュ
パン・フアン
ピン・ヤン
ゾンリャン・フオ
ウェンビン・ジョウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022535517A publication Critical patent/JP2022535517A/ja
Application granted granted Critical
Publication of JP7330301B2 publication Critical patent/JP7330301B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Description

本開示の実施形態は、抵抗の低下したソース構造を有する三次元（３Ｄ）メモリデバイスと、３Ｄメモリデバイスを形成するための方法とに関する。
平面状のメモリセルが、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改良することで、より小さい大きさへと縮小されている。しかしながら、メモリセルの形体寸法が下限に近付くにつれて、平面のプロセスおよび製作技術は困難になり、コストが掛かるようになる。結果として、平面状のメモリセルについての記憶密度が上限に近付いている。
３Ｄメモリアーキテクチャは、平面状のメモリセルにおける密度の限度に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイと行き来する信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイス、および３Ｄメモリデバイスを形成するための方法の実施形態が提供されている。
一例では、３Ｄメモリデバイスは、基板にわたってメモリスタックを備える。メモリスタックは、交互の複数の導体層および複数の絶縁層を備える。３Ｄメモリデバイスは、メモリスタックにおいて鉛直に延びる複数のチャネル構造も備える。３Ｄメモリデバイスは、メモリスタックにおいて延びるソース構造をさらに備える。ソース構造は、支持構造によって分離される第１のソースコンタクトおよび第２のソースコンタクトを備える。ソース構造は接着層も備える。接着層の少なくとも一部分が、第１のソースコンタクトと第２のソースコンタクトとの間にあり、第１のソースコンタクトと第２のソースコンタクトとを導電的に連結する。
他の例では、３Ｄメモリデバイスは、基板にわたってメモリスタックを備える。メモリスタックは、交互の複数の導体層および複数の絶縁層を備える。３Ｄメモリデバイスは、メモリスタックにおいて鉛直に延びる複数のチャネル構造を備える。また、３Ｄメモリデバイス、メモリスタックにおいて横方向に沿って平行に延びる複数のソース構造を備える。複数のソース構造は、横方向に沿って配置される複数のソースコンタクトを各々備える。複数のソース構造の各々は、横方向に沿って配置される複数のソースコンタクトも備える。複数の支持構造の各々が、２つの隣接するソースコンタクトを分離する。複数のソース構造の各々が、支持構造のうちの少なくとも１つによって分離される複数のソースコンタクトのうちの少なくとも２つを導電的に連結する接着層をさらに備える。
さらなる例では、３Ｄメモリデバイスを形成するための方法は、切断構造をスタック構造に形成するステップを含む。スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備える。方法は、スリット構造および初期支持構造を形成するために、切断構造に隣接するスタック構造の一部分を除去するステップも含む。初期支持構造はスリット構造を複数のスリット開口へと分割する。方法は、複数のスリット開口を通じて初期支持構造に複数の導体部分を形成するステップをさらに含む。方法は、複数のスリット開口の各々においてソースコンタクトを形成するステップも含む。方法は、支持構造を形成するために初期支持構造の一部分を除去するステップも含む。支持構造は、支持構造を通じて延びる接着部分を備える。また、方法は、複数のスリット開口の各々においてソースコンタクトにわたって接着層を形成するステップを含む。少なくとも２つの接着層が、支持構造を通じて延びる接着部分に導電的に連結される。
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を作らせて使用させることができるように、さらに供する。
本開示の一部の実施形態による、接着層によって連結されたソースコンタクトを有する例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図１においてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、図１においてＡ－Ｂ方向に沿って示された３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための製作プロセスにおける様々な構造を形成するために設定される例示のパターンの平面図である。 本開示の一部の実施形態による、図３Ａに示されて設定されたパターンの一部分の拡大図である。 本開示の一部の実施形態による、接着層によって連結されたソースコンタクトを有する３Ｄメモリデバイスを形成するための例示の製作プロセスの流れ図である。 本開示の一部の実施形態による、接着層によって連結されたソースコンタクトを有する３Ｄメモリデバイスを形成するための例示の製作プロセスの流れ図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの断面図である。 変形ゲート線スリット（ＧＬＳ）を伴う既存の３Ｄメモリデバイスの断面図である。
本開示の実施形態が添付の図面を参照して説明される。
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が、本開示の精神および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、開示されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性に他の実施形態との関連で作用することは、当業者の知識の範囲内である。
概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得るか、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などは、少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解できる。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えるように必ずしも意図されていないとして理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容し得る。
本明細書で使用されるとき、「名目上の／名目上は」は、製品の設計の局面の間またはプロセスの間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素またはプロセス工程についての特性またはパラメータの所望の値または目標値を言っている。値の範囲は、製造プロセスにおける若干の変化または公差によるものであり得る。本明細書で使用されるとき、「約」という用語は、主題の半導体装置と関連する具体的な技術ノードに基づいて変化し得る所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示できる。
本明細書で使用されるとき、階段構造は、各々の水平面が水平面の第１の縁から上向きに延びる第１の鉛直面に隣接され、水平面の第２の縁から下向きに延びる第２の鉛直面に隣接されるように、少なくとも２つの水平面（例えば、ｘ－ｙ平面に沿って）と、少なくとも２つの（例えば、第１および第２の）鉛直面（例えば、ｚ軸に沿って）とを含む表面の集まりを言っている。「段差」または「階段」は、隣接する表面同士の集まりの高さにおける鉛直のずれを言っている。本開示では、「階段」という用語と、「段差」という用語とは、階段構造の１つの段を言っており、置き換え可能に使用されている。本開示では、水平方向は、基板（例えば、それ自体にわたる構造の形成のための製作プラットフォームを提供する基板）の上面と平行な方向（例えば、ｘ軸またはｙ軸）と言うことができ、鉛直方向は、構造の上面に対して垂直な方向（例えば、ｚ軸）と言うことができる。
様々な電子製品で広く使用されているＮＡＮＤフラッシュメモリは、不揮発性で軽量であり、低消費電力および良好な性能のものである。現在の平面型ＮＡＮＤフラッシュメモリデバイスはその記憶限界に到達している。記憶容量をさらに増加させ、１ビット当たりの記憶コストを低下させるために、３Ｄ型ＮＡＮＤメモリデバイスが提案されている。既存の３Ｄ型ＮＡＮＤメモリデバイスは複数のメモリブロックをしばしば備える。隣接するメモリブロックはＧＬＳによってしばしば分離され、アレイ共通ソース（ＡＣＳ： Ａｒｒａｙ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）が形成される。既存の３Ｄ型ＮＡＮＤメモリデバイスを形成するための製作方法では、段（または、導体／絶縁体の対）の数の増加のため、ＧＬＳを形成するためのエッチングプロセスが困難になっている。例えば、ＧＬＳは、例えば形体寸法の変動といった変形をより受けやすく、ＧＬＳに隣接するメモリブロックを変形またはさらには崩壊させる可能性がある。３Ｄ型ＮＡＮＤメモリデバイスの性能が影響され得る。
図２１は、変形したＧＬＳおよび変形したメモリブロックを伴う既存の３Ｄメモリデバイス２１００を示している。図２１に示されているように、メモリスタック２１１１が基板２１０２にわたって形成されている。例えば２１０６－１および２１０６－２といった複数のＧＬＳが、基板２１０２を露出させるためにメモリスタック２１１１を通じて延びている。複数のチャネル構造２１０４が、ＧＬＳ２１０６－１と２１０６－２との間でメモリブロックに配置されている。変形のため、ＧＬＳ（例えば、２１０６－１または２１０６－２）の例えば直径といった横寸法が鉛直方向（例えば、ｚ方向）に沿って変化してしまい、メモリブロックおよびチャネル構造２１０４をそれらの所望の位置／配向から動かしている。これらの変形は、ＧＬＳにおいてＡＣＳを形成する後の製作プロセスにおいて、フォトリソグラフィのずれおよび漏電を引き起こす可能性がある。
本開示は、抵抗の低下したソース構造を伴う３Ｄメモリデバイス（例えば、３Ｄ型ＮＡＮＤメモリデバイス）と、３Ｄメモリデバイスを形成するための方法とを提供する。例えば、例示の３Ｄメモリデバイスは、ソース接点が形成される複数のスリット開口へとスリット構造を分割する１つまたは複数の支持構造を用いる。支持構造は、隣接するメモリブロックと各々接触しており、導体層／導体部分およびソース接点の形成の間、３Ｄメモリデバイスの構造全体に支持を提供する。そのため、３Ｄメモリデバイスは、製作プロセスの間、変形または損傷をより受けにくくなる。
本明細書において開示されている例示の３Ｄメモリデバイスでは、支持構造によって分離されたソースコンタクトのうちの少なくとも２つが、接着層を通じて互いに導電的に連結される。接着層（「ライナ層」または「接着剤層」としても知られている）は中間の層であり、その層にわたって主要な層が形成される。接着層の適用は、主要な層の接着を向上させることができる。接着層は、ＡＣＳなどの主要な層の接着を高めるために、主要な層の堆積の前に堆積させられ得る。接着層は複数の下位層を備え得る。
接着層は、導電性であり、金属（例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、タングステン（Ｗ）など）、金属化合物（例えば、窒化チタン（ＴｉＮｘ）、窒化タンタル（ＴａＮｘ）、窒化クロム（ＣｒＮｘ）、窒化タングステン（ＷＮｘ）など）、および／または金属合金（例えば、ＴｉＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＣｒＳｉｘＮｙ、ＷＳｉｘＮｙなど）を含み得る。接着層の具体的な材料は、主要な層の材料（例えば、ＷまたはＣｕ）に基づいて決定され得る。一部の実施形態では、接着層の具体的な材料は、ベース層／基板（例えば、シリコン、誘電体、金属などを含む、接着層がわたって堆積させられる層）に基づいて決定され得る。接着層は、少なくとも２つのソースコンタクトを電気的に連結する導電性リンクとして機能する。それぞれのコンタクトプラグを使用して複数のソースコンタクトの各々にソース電圧を適用する代わりに、ソース電圧が、１つまたは複数の接着層によって一体に電気的に連結されるソースコンタクトのうちのいずれか１つに適用されてもよい。結果として、より少ないコンタクトプラグがソース電圧を適用するために必要とされ、ソース構造の抵抗を低下させる。接着層とソースコンタクトとの間の接触領域は、ソース構造の抵抗をさらに低下させるように十分に大きくなることができる。一部の実施形態では、接着層は、ソース構造におけるすべてのソースコンタクトと接触して導電的に連結され、ソース構造の抵抗をさらに低下させる。
一部の実施形態では、接着層は、装置への直接的な、または、装置への間接的な（例えば、絶縁層または誘電層を通じた）主要な層（例えば、銅）の金属原子の外方拡散を軽減するバリア層としても供することができる。
図１は、一部の実施形態による例示の３Ｄメモリデバイス１００の平面図を示している。図２Ａは、図１においてＣ－Ｄ方向に沿って示された３Ｄメモリデバイス１００の断面図を示している。図２Ｂは、図１においてＡ－Ｂ方向に沿って示された３Ｄメモリデバイス１００の断面図を示している。図１に示されているように、３Ｄメモリデバイス１００は、例えばソース領域２２の対といった１つまたは複数のソース領域２２がｘ方向に沿って延びるコア領域を備え得る。ソース構造が各々のソース領域２２に形成され得る。複数のメモリセルが形成される１つまたは複数のブロック領域２１が、ソース領域２２の対の間にあり得る。メモリブロックが各々のブロック領域２１に形成され得る。
図１、図２Ａ、および図２Ｂに示されているように、３Ｄメモリデバイス１００は、基板１０２と、基板１０２にわたるスタック構造１１１とを備え得る。ブロック領域２１では、スタック構造１１１（「メモリスタック」とも称される）は、基板１０２にわたって交互の複数の導体層１２３および複数の絶縁層１２４を備え得る。スタック構造１１１は、複数の導体層１２３および絶縁層１２４を覆う誘電キャップ層１２５も備え得る。ブロック領域２１では、スタック構造１１１は、誘電キャップ層１２５から鉛直方向（例えば、ｚ軸）に沿って基板１０２へと延びる複数のチャネル構造１１０も備え得る。各々のチャネル構造１１０は、最下位部分におけるエピタキシャル部分と、最上位部分におけるドレイン構造と、エピタキシャル部分とドレイン構造との間の半導体チャネルとを備え得る。半導体チャネルは、メモリ膜と、半導体層と、誘電コアとを備え得る。エピタキシャル部分は基板１０２と接触して導電的に連結され得る。半導体チャネルはドレイン構造およびエピタキシャル部分と接触して導電的に連結され得る。複数のメモリセルが半導体チャネルおよび制御導体層によって形成され得る。
ソース構造が、ｘ方向に延びるためにソース領域２２に形成され得る。ソース構造は、１つまたは複数の支持構造（例えば、符号２２０）によって分離され得るソースコンタクト（例えば、符号１０４／１０４’）を備え得る。本明細書において使用されているように、２つのソースコンタクトは、支持構造によって物理的に分離されるとき（例えば、直接的な物理的接触なしで）、支持構造によって分離される。しかしながら、２つのソースコンタクトは、導電性リンクを通じて互いと導電的（例えば、電気的）に連結されてもよく、導電性リンクは、２つのソースコンタクトの各々に、直接的（例えば、物理的接触を通じて）または間接的（例えば、１つまたは複数のさらなる導電性媒体を通じて）のいずれかで導電的に連結することができる。本出願の実施形態は、単一のコンタクトプラグが一体に導電的に連結された複数のソースコンタクトにソース電圧を供給することができるように、複数の物理的に分離されたソースコンタクトを導電的に連結する様々な導電性リンクを開示している。
同じソース領域２２に（例えば、同じソース構造の中に）形成される複数のソースコンタクト（例えば、符号１０４、１０４’）は、ｘ方向に沿って並べられ得る。各々のソース構造は、スタック構造１１１を通じて鉛直に（ｚ方向に沿って）延びることができ、基板１０２と接触することができる。ソース電圧がソース構造および基板１０２を通じてメモリセルに印加され得る。
３Ｄメモリデバイス１００は、ｘ方向に沿って並べられ、ソース構造を複数のソースコンタクト（例えば、符号１０４、１０４’）へと分割する１つまたは複数の支持構造２２０を備えてもよい。一部の実施形態では、支持構造２２０は、キャップ層１１５と、切断層１１４と、部分スタック２２１とを備える。部分スタック２２１は、基板１０２にわたって交互の複数の導体部分２２３および絶縁部分２２４を備え得る。支持構造２２０は、隣接するメモリブロック（またはブロック領域２１）とｙ方向に沿って接触でき、隣接するソースコンタクト（例えば、符号１０４、１０４’）をｘ方向に沿って分離することができる。支持構造２２０は、ソース構造および導体層１２３の形成の間、３Ｄメモリデバイス１００に支持を提供することができる。３Ｄメモリデバイス１００は、ソースコンタクト（例えば、符号１０４／１０４’）にわたって連結層（例えば、符号１０８／１０８’）をさらに備え、対応するソースコンタクトへ導電的に連結され得る。隣接する連結層（例えば、符号１０８および１０８’）は、それぞれのソースコンタクト（例えば、符号１０４および１０４’）を分離もする支持構造２２０によって分離され得る。一部の実施形態では、ソース電圧は、その対応する連結層（例えば、符号１０８）を通じてソースコンタクト（例えば、符号１０４）へと適用され得る。一部の実施形態では、複数の連結層（例えば、符号１０８、１０８’）は、例えば切断層１１４および／または接着層２３２を通じて導電的に連結され得る（例えば、接着層２３２は複数の一部分２３２ａ～２３２ｇを含み得る）。この方法では、物理的に分離されたソースコンタクト／連結層は、一体的に導電的に連結でき、単一のコンタクトプラグを通じて、連結された複数のソースコンタクトへのソース電圧の適用を可能にする。ソース構造の抵抗は、別々のコンタクトプラグを用いてソース電圧を各々のソースコンタクトへ適用することと比較して低下させられ得る。図１、図２Ａ、および図２Ｂに示された各々の構造の詳細が以下に記載されている。
基板１０２は、シリコン（例：単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の適切な材料を含み得る。一部の実施形態では、基板１０２は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた薄型基板（例えば、半導体層）である。一部の実施形態では、基板１０２はシリコンを含む。
チャネル構造１１０は、アレイを形成でき、基板１０２の上方で鉛直に各々延び得る。チャネル構造１１０は、導体層１２３と絶縁層１２４とを各々含む複数の対（「導体／絶縁層の対」とも称される）を通じて延びることができる。少なくとも水平方向（例えば、ｘ方向および／またはｙ方向）に沿う一方の側において、スタック構造１１１は階段構造（図示されていない）を備え得る。スタック構造１１１における導体／絶縁層の対の数（例えば、３２個、６４個、９６個、または１２８個）は３Ｄメモリデバイス１００におけるメモリセルの数を決定することができる。一部の実施形態では、スタック構造１１１における導体層１２３および絶縁層１２４は、ブロック領域２１において鉛直方向に沿って交互に配置される。導体層１２３は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。絶縁層１２４は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電性材料を含み得る。一部の実施形態では、導体層１２３は、複数の最上位選択導体層を有する最上位導体層と、複数の最下位選択導体層を有する最下位導体層とを備え得る。最上位選択導体層は最上位選択ゲート電極として機能でき、最下位選択導体層は最下位選択ゲート電極として機能できる。最上位導体層と最下位導体層との導体層１２３は選択ゲート電極として機能でき、交差するチャネル構造１１０とメモリセルを形成することができる。最上位選択ゲート電極および最下位選択ゲート電極は、所望のメモリブロック／指部／ページを選択するために所望の電圧がそれぞれ適用され得る。
チャネル構造１１０は、スタック構造１１１を通じて鉛直に延びる半導体チャネルを備え得る。半導体チャネルは、例えば半導体材料（例えば、半導体層として）および誘電性材料（例えば、メモリ膜として）といった、チャネル形成構造で満たされるチャネルホールを備え得る。一部の実施形態では、半導体層は、アモルフォスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一部の実施形態では、メモリ膜は、トンネル層、メモリ層（「電荷捕獲層」としても知られている）、およびブロック層を含む複合層である。半導体チャネルのチャネルホールの残りの空間は、酸化シリコンなどの誘電性材料を含む誘電コアで一部または全部満たされ得る。半導体チャネルは円筒形（例えば、柱の形）を有し得る。誘電コア、半導体層、トンネル層、メモリ層、およびブロック層は、一部の実施形態によれば、柱の中心から外面に向けて径方向にこの順番で配置される。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含み得る。メモリ層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層は、酸化シリコン、酸窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含み得る。一例では、メモリ層は、酸化シリコン／酸窒化シリコン（または窒化シリコン）／酸化シリコン（ＯＮＯ）の複合層を含み得る。
一部の実施形態では、チャネル構造１１０は、チャネル構造１１０の下方部分（例えば、底の下端）にエピタキシャル部分（例えば、半導体プラグ）をさらに備える。本明細書で使用されるとき、構成要素（例えば、チャネル構造１１０）の「上端」は、鉛直方向（ｚ方向）において基板１０２からより遠くに離れた端であり、構成要素（例えば、チャネル構造１１０）の「下端」は、基板１０２が３Ｄメモリデバイス１００の最も低い平面に位置付けられるとき、鉛直方向において基板１０２により近い端である。エピタキシャル部分は、任意の適切な方向において基板１０２からエピタキシャル成長させられるシリコンなどの半導体材料を含み得る。一部の実施形態では、エピタキシャル部分が基板１０２と同じ材料の単結晶シリコンを含むことは理解される。別の言い方をすれば、エピタキシャル部分は、基板１０２から成長させられるエピタキシャル成長半導体層を含み得る。エピタキシャル部分は基板１０２と異なる材料を含んでもよい。一部の実施形態では、エピタキシャル部分は、シリコン、ゲルマニウム、およびシリコンゲルマニウムのうちの少なくとも１つを含む。一部の実施形態では、エピタキシャル部分の一部は、基板１０２の上面の上方にあり、半導体チャネルと接触している。エピタキシャル部分は半導体チャネルに導電的に接続され得る。一部の実施形態では、エピタキシャル部分の上面が、最下位の絶縁層１２４（例えば、スタック構造１１１の底における絶縁層）の上面と底面との間に位置させられる。
一部の実施形態では、チャネル構造１１０は、チャネル構造１１０の上方部分（例えば、上端）にドレイン構造（例えば、通路プラグ）をさらに備える。ドレイン構造は、半導体チャネルの上端と接触でき、半導体チャネルに導電的に接続され得る。ドレイン構造は、半導体材料（例えば、ポリシリコン）または導電性材料（例えば、金属）を含み得る。一部の実施形態では、ドレイン構造は、接着層としてのＴｉ／ＴｉＮまたはタンタル／窒化タンタル（Ｔａ／ＴａＮ）と、導体材料としてのタングステンとで満たされる開口を備える。３Ｄメモリデバイス１００の製作の間に半導体チャネルの上端を覆うことで、ドレイン構造は、酸化シリコンおよび窒化シリコンなど、半導体チャネルに満たされる誘電体のエッチングを防止するために、エッチング阻止層として機能することができる。
図１、図２Ａおよび図２Ｂに示されているように、ソース構造がソース領域２２に形成され得る。ｘ方向に沿って並べられるソース構造は、１つまたは複数の支持構造（例えば、符号２２０）によって分離される複数のソースコンタクト（例えば、符号１０４、１０４’）を備え得る。各々のソースコンタクト（例えば、符号１０４／１０４’）は基板１０２と接触して導電的に連結され得る。絶縁構造（図示されていない）が、ブロック領域２１における隣接するメモリブロックでの導体層１２３からそれぞれのソースコンタクトを絶縁するために、ソースコンタクトと、隣接するメモリブロックとの間に形成され得る。一部の実施形態では、ソースコンタクト１０４／１０４’は、ポリシリコン、アルミニウム、コバルト、銅、タングステン、またはケイ化物のうちの少なくとも１つを含む。絶縁構造は、酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの１つまたは複数などの適切な誘電性材料を含み得る。
ソース構造は、ｘ方向に沿って分布される１つまたは複数の支持構造（例えば、符号２２０）も備え得る。一部の実施形態では、各々のソース構造は、それぞれのソース構造を複数のソースコンタクト（例えば、符号１０４および１０４’）へと分割する少なくとも１つの支持構造（例えば、符号２２０）を備える。例えば、第１のソースコンタクト１０４は、支持構造２２０によって、第２の（例えば、隣接する）ソースコンタクト１０４’から分離される。
一部の実施形態では、ソース構造は、ソース構造の様々な構成要素の間に接着層２３２を備え得る。例えば、接着層２３２は、図２Ａに示されているように、複数の一部分２３２ａ～２３２ｇを備え得る。一部分２３２ａはソースコンタクト１０４と支持構造２２０との間にあり得る。例えば、一部分２３２ａはソースコンタクト１０４と接触でき、ソースコンタクト１０４を接着層２３２の他の部分と導電的に連結することができる。同様に、一部分２３２ｂはソースコンタクト１０４’と支持構造２２０との間にあり得る。一部分２３２ｂはソースコンタクト１０４’と接触でき、ソースコンタクト１０４’を接着層２３２の他の部分と導電的に連結することができる。一部の実施形態では、一部分２３２ｃは、ソースコンタクト１０４および１０４’の間に導電性リンクを確立することができる。例えば、一部分２３２ｃは、支持構造２２０を通じて延び、一部分２３２ａおよび２３２ｂに導電的に連結することができる。一部分２３２ｃは切断層１１４と部分スタック２２１との間にあり得る。この方法では、ソースコンタクト１０４および１０４’は、ソースコンタクト１０４と１０４’との間の接着層２３２の一部分（例えば、一部分２３２ａ、２３２ｃ、および２３２ｂ）を通じて互いに導電的に連結され得る。
一部の実施形態では、ソースコンタクト１０４および１０４’は、接着層２３２の他の一部分または一部分の他の組み合わせを介して、互いと導電的に連結してもよい。例えば、一部分２３２ｆは連結層１０８とソースコンタクト１０４との間にあってもよい。一部分２３２ｆは、連結層１０８およびソースコンタクト１０４と接触し、連結層１０８とソースコンタクト１０４とを導電的に連結してもよい。この方法では、ソースコンタクト１０４は、連結層１０８および／または一部分２３２ｆを通じて、ソース構造の他の構成要素と導電的に連結してもよい。同様に、一部分２３２ｇは連結層１０８’とソースコンタクト１０４’との間にあってもよい。一部分２３２ｇは、連結層１０８’およびソースコンタクト１０４’と接触し、連結層１０８’とソースコンタクト１０４’とを導電的に連結してもよい。ソースコンタクト１０４’は、連結層１０８’および／または一部分２３２ｇを通じて、ソース構造の他の構成要素と導電的に連結され得る。
一部分２３２ｆおよび／または連結層１０８は、様々な方法を通じて一部分２３２ｇおよび／または連結層１０８’に導電的に連結することができる。例えば、支持構造２２０を通じて延びる一部分２３２ｃは、一部分２３２ｃが連結層１０８／一部分２３２ｆおよび連結層１０８’／一部分２３２ｇと接触し得るため、連結層１０８／一部分２３２ｆと連結層１０８’／一部分２３２ｇとの間に導電性リンクを確立することができる。別の言い方をすれば、一部分２３２ｆ、２３２ｃ、および２３２ｇは同じ接着層２３２の一部であり得る。他の例では、切断層１１４が、連結層１０８／一部分２３２ｆと連結層１０８’／一部分２３２ｇとの間に導電性リンクを確立することができる。例えば、一部分２３２ｄは、連結層１０８と切断層１１４との間にあり、連結層１０８および切断層１１４と接触することができる。そのため、連結層１０８は、一部分２３２ｄを通じて切断層１１４に導電的に連結され得る。同様に、一部分２３２ｅは、連結層１０８’と切断層１１４との間にあり、連結層１０８’および切断層１１４と接触することができる。そのため、連結層１０８’は、一部分２３２ｅを通じて切断層１１４に導電的に連結され得る。この方法では、連結層１０８と１０８’とは、一部分２３２ｄ、切断層１１４、および一部分２３２ｅを通じて互いと導電的に連結され得る。代替または追加で、連結層１０８と１０８’とは、一部分２３２ｄ、２３２ｃ、および一部分２３２ｅを通じて互いと導電的に連結され得る。接着層２３２、切断層１１４、ならびにソースコンタクト１０４および１０４’がすべて導電性であるため、ソースコンタクト１０４および１０４’は、支持構造２２０によって物理的に分離されているが、支持構造２２０を横切って導電性の経路を形成する接着部分２３２ａ～２３２ｇ、切断層１１４、および／または連結層１０８、１０８’の任意の適切な組み合わせを通じて、互いと導電的に連結でき、それによって支持構造２２０の両側における導電性の構成要素を導電的にリンクする。
一部の実施形態では、連結層１０８／１０８’、切断層１１４、および／またはソースコンタクト１０４／１０４’は、例えばタングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む、１つまたは複数の導電性材料を含み得る。例えば、一部の実施形態では、切断層１１４はポリシリコンを含み得る。他の例では、連結層１０８および１０８’はタングステンを含み得る。
一部の実施形態では、切断層１１４は、酸化シリコンなどの誘電性材料を備え得る。この場合、支持構造２２０を横切る導電性リンクは、接着層２３２によって（例えば、一部分２３２ｃを通じて）確立され得る。
一部の実施形態では、キャップ層１１５は切断層１１４にわたり得る。キャップ層１１５は、酸化シリコンなどの誘電性材料を含み得る。一部の実施形態では、キャップ層１１５は切断層１１４と接触し得る。図２Ａに示されているように、キャップ層１１５および切断層１１４は、連結層１０８と１０８’との間にあり、連結層１０８と１０８’とを分離し得る。一部の実施形態では、一部分２３２ｄおよび２３２ｅは、一部分２３２ｄが連結層１０８とキャップ層１１５との間にあり、一部分２３２ｅが連結層１０８’とキャップ層１１５との間にあるように、支持構造２２０に沿って鉛直に延び得る。一部の実施形態では、キャップ層１１５の上面と連結層１０８または１０８’の上面とは同一平面であり得る。一部の実施形態では、キャップ層１１５は、誘電キャップ層１２５と同じ製作プロセスで形成でき、図２Ｂに示されているように、誘電キャップ層１２５の一部であり得る。
支持構造２２０は、隣接するブロック領域２１においてスタック構造１１１の一部分と接触し得る。一部の実施形態では、部分スタック２２１は、交互の複数の導体部分２２３および複数の絶縁部分２２４を備え得る。一部の実施形態では、複数の導体部分２２３の各々は、ソース構造と隣接するブロック領域２１でのメモリブロックにおける対応する導体層と接触し得る。複数の絶縁部分の各々は、ソース構造と隣接するブロック領域２１でのメモリブロックにおける対応する絶縁層と接触し得る。
一部の実施形態では、ｘ方向に沿っての切断層１１４の幅ｄ１は、一部分２３２ｃの下の支持構造の幅ｄ２と小さくてもよい。一部の実施形態では、支持構造２２０は、切断層１１４の下に、交互の導体部分２２３および絶縁部分２２４（例えば、包囲する部分スタック２２１）と接触するスペーサ層２２５を備える。スペーサ層２２５は、部分スタック２２１と、隣接するソースコンタクト１０４および１０４’との間に絶縁を提供することができる。
少なくとも２つのソースコンタクト（例えば、１０４および１０４’）が、ｘ方向に沿って連続して配置され得る、または、ｘ方向に沿って別々に分布され得る。例えば、少なくとも２つのソースコンタクト（例えば、１０４および１０４’）は、連結層（例えば、符号１０８／１０８’）および／または接着層２３２と接触していない１つまたは複数の他のソースコンタクトによって分離され得る。一部の実施形態では、連結層は、ソース構造における複数のソースコンタクトの各々にわたって接触し得る。一部の実施形態では、接着層２３２は、ソース構造におけるすべてのソースコンタクトと導電的に連結することができる。１つまたは複数のソースコンタクト（例えば、符号１０４、１０４’）には、それぞれの連結層（例えば、符号１０８、１０８’）を通じてソース電圧が適用され得る。一部の実施形態では、１つまたは複数の連結層（例えば、符号１０８、１０８’）は複数の一部分を備え得る。連結層１０８／１０８’における一部分の特定の数は、３Ｄメモリデバイス１００の設計および／または製作に基づかれて決定されるべきであり、本開示の実施形態によって限定されるべきではない。
一部の実施形態では、切断層１１４は、犠牲層と異なる適切な材料を含む。導体層１２３および導体部分２２３を形成するためのゲート置換プロセスの間、切断層１１４は犠牲層のエッチングから守ることができる。例えば、切断層１１４は、タングステン、アルミニウム、コバルト、銅、ポリシリコン、およびケイ化物のうちの１つまたは複数を含んでもよく、犠牲層は窒化シリコンを含み得る。一部の実施形態では、導体部分２２３は、隣接するブロック領域２１における導体層１２３と同じ材料を含むことができ、絶縁部分２２４は、隣接するブロック領域２１において絶縁層１２４と同じ材料を含むことができる。例えば、導体部分２２３は、タングステン、アルミニウム、コバルト、銅、ポリシリコン、およびケイ化物のうちの１つまたは複数を含み、絶縁部分２２４は、酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの１つまたは複数を含み得る。一部の実施形態では、連結層１０８／１０８’は、タングステン、アルミニウム、コバルト、銅、ポリシリコン、およびケイ化物のうちの１つまたは複数を含む。一部の実施形態では、ソースコンタクト１０４／１０４’はポリシリコンを含み、連結層１０８／１０８’はタングステンを含む。一部の実施形態では、誘電キャップ層１２５は酸化シリコンを含む。一部の実施形態では、接着層２３２は、連結層（例えば、符号１０８）とソースコンタクト（例えば、符号１０４）との間、および／または、連結層（例えば、符号１０８）と切断層１１４との間において、接着および／または導電性を向上させるために、ＴｉＮを含み得る。一部の実施形態では、接着層２３２は、絶縁構造と導電性構造との間（例えば、ソースコンタクト１０４／１０４’と支持構造２２０（またはスペーサ層２２５）との間、切断層１１４と部分スタック２２１（またはスペーサ層２２５）との間、および、連結層１０８／１０８’とキャップ層１１５との間）の接着を向上させることができる。
３Ｄメモリデバイス１００は、モノリシックな３Ｄメモリデバイスの一部であり得る。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（例えば、周辺デバイスおよびメモリアレイデバイス）が単一の基板に形成されることを意味する。モノリシックな３Ｄメモリデバイスについて、製作は、周辺デバイスの加工およびメモリアレイデバイスの加工の重畳のため、追加的な制約に直面する。例えば、メモリアレイデバイス（例えば、ＮＡＮＤチャネル構造）の製作は、同じ基板に形成されたか形成される周辺デバイスに関連するサーマルバジェットによって制約される。
代替で、３Ｄメモリデバイス１００は、構成要素（例えば、周辺デバイスおよびメモリアレイデバイス）が異なる基板において別に形成されてから、例えば面同士の様態で接合され得る非モノリシックの３Ｄメモリデバイスの一部であり得る。一部の実施形態では、メモリアレイデバイス基板（例えば、基板１０２）は、接合された非モノリシックの３Ｄメモリデバイスの基板として残り、周辺デバイス（例えば、図示されていない、ページバッファ、デコーダ、およびラッチなど、３Ｄメモリデバイス１００の工程を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号の周辺回路）がひっくり返され、ハイブリッドボンディングのためにメモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）に向けて下に向けられる。一部の実施形態では、メモリアレイデバイス基板（例えば、基板１０２）は、接合された非モノリシックの３Ｄメモリデバイスにおいてメモリアレイデバイスが周辺デバイスの上方になるように、ひっくり返され、ハイブリッドボンディングのために周辺デバイス（図示されていない）に向けて下に向けられる。メモリアレイデバイス基板（例えば、基板１０２）は、薄くされた基板（接合された非モノリシックの３Ｄメモリデバイスの基板ではない）とでき、非モノリシックの３Ｄメモリデバイスの配線工程またはバックエンド（ＢＥＯＬ）の相互接続は、薄くされたメモリアレイデバイス基板の後側に形成できる。
図３Ａは、製作プロセスにおいて使用されるエッチングマスクを形成するための例示のパターンセット３００を示している。図３Ｂは、パターンセットの単位３５０の拡大図を示している。パターンセット３００におけるパターンは、３Ｄメモリデバイス１００を形成するために、製作プロセスの異なる段階において使用され得る。様々な実施形態において、パターン形成プロセスで使用されるフォトレジストの種類に応じて、パターンセット３００におけるパターンは、エッチングマスクの一部、またはエッチングマスクを決定するためのパターンの一部であり得る。例えば、ネガ型フォトレジストがパターン形成のために使用される場合、パターンセット３００におけるパターンはエッチングマスクの一部として使用でき、ポジ型フォトレジストがパターン形成のために使用される場合、パターンセット３００におけるパターンは、エッチングマスクを決定するための補完のパターンであり得る。図３Ａおよび図３Ｂに示された形、寸法、および比率は、図示の目的のためであり、一定の縮尺ではないことは留意されるべきである。
図３Ａに示されているように、パターンセット３００はパターン３０２、３０６、および３０８を含む。明確には、パターン３０２は、スリット構造のスリット開口をパターン形成するために使用でき、パターン３０６は、切断層１１４が形成される切断構造をパターン形成するために使用でき、パターン３０８は、連結層１０８／１０８’と周辺回路とを連結するコンタクトプラグを形成するために使用できる。パターンセット３００は、切断構造、スリット開口、および連結層１０８の形成のために、複数の繰り返し単位を含み得る。図３Ｂは、各々のパターンの例えば範囲といった詳細を示す繰り返し単位３５０を示している。図３Ｂに示されているように、ｘ方向に沿って、（切断構造を形成するための）パターン３０６の長さＤ１は、（スリット開口を形成するための）パターン３０２の長さＤ２以上であり得る。例えば、切断構造がスリット開口を形成するためにエッチングマスクとして用いられる場合、長さＤ１は長さＤ２より小さくてもよいし、大きくてもよいし、等しくてもよく、パターン３０６の幅Ｗ１はパターン３０２の幅Ｗ２より大きくてもよく、別々のエッチングマスク（例えば、パターン３０２）がスリット開口を形成するためにエッチングマスクとして用いられる場合、長さＤ１は長さＤ２以上であってもよく、幅Ｗ１は幅Ｗ２より小さくてもよいし、等しくてもよいし、大きくてもよい。一部の実施形態では、Ｄ１＞Ｄ２およびＷ１＜Ｗ２である。パターン３０６および３０２におけるＤ１、Ｄ２、Ｗ１、およびＷ２の組み合わせは、切断構造（または支持構造２２０）が隣接するブロック領域２１と接触することを確保でき、ｘ－ｙ平面において所望の寸法を有することができるが、本開示の実施形態によって限定されるべきではない。
図４Ａおよび図４Ｂは、３Ｄメモリデバイス１００を形成するための例示の製作プロセス４００の流れ図を示しており、図５～図２０は、一部の実施形態による製作プロセス４００を示している。図４Ａおよび図４Ｂは、製作プロセスを説明するために、図５～図２０と一緒に詳述される。図４Ａおよび図４Ｂに示されているように、製作プロセス４００は工程４０２～４３０を含む。工程の一部は省略されてもよく、工程は、図４Ａおよび図４Ｂに示されたものと異なる順番で実施されてもよい。一部の工程は、同時に（例えば、製作プロセスの同じ工程で）実施されてもよい。
工程４０２において、１つまたは複数の切断開口がスタック構造に形成される。図５は、例示のスタック構造１１１に形成された例示の切断開口５１０を示している。スタック構造１１１は、基板１０２にわたって形成された交互の初期犠牲層５３３および初期絶縁層５３４の誘電性スタックを有し得る。初期犠牲層５３３は、導体層１２３の続いての形成のために使用され得る。初期絶縁層５３４は、絶縁層１２４の続いての形成のために使用され得る。一部の実施形態では、スタック構造１１１は、スタック構造１１１の上面に第１の誘電キャップ層を備える。
スタック構造１１１は階段構造を有し得る。階段構造は、例えば、材料スタックにわたるパターン形成されたＰＲ層といったエッチングマスクを使用して、複数の交互の犠牲材料層および絶縁材料層を備える材料スタックを繰り返しエッチングすることで形成され得る。交互の犠牲材料層および絶縁材料層は、所望の数の層に到達されるまで、基板１０２にわたって犠牲材料の層と絶縁材料の層とを交互に堆積させることで形成できる。犠牲材料層および絶縁材料層は同じ厚さまたは異なる厚さを有し得る。一部の実施形態では、犠牲材料層と、下にある絶縁材料層とは、誘電体の対と称される。一部の実施形態では、１つまたは複数の誘電体の対が１つの段／階段を形成できる。階段構造の形成の間、ＰＲ層は切り取られ（例えば、しばしばすべての方向から、材料スタックの境界から段階的に内側へエッチングされる）、材料スタックの露出部分をエッチングするためのエッチングマスクとして使用される。切り取られたＰＲの量は、階段の寸法に直接的に関連され得る（例えば、決定要因であり得る）。ＰＲ層の切り取りは、例えばウェットエッチングなどの等方性ドライエッチングといった、適切なエッチングを用いて得られる。１つまたは複数のＰＲ層が、階段構造の形成のために連続的に形成および切り取りされ得る。各々の誘電体の対が、犠牲材料層と、下にある絶縁材料層との両方の一部分を除去するために、適切なエッチング液を用いて、ＰＲ層の切り取りの後にエッチングされ得る。エッチングされた犠牲材料層および絶縁材料層は、初期犠牲層５３３および初期絶縁層５３４を形成し得る。次に、ＰＲ層は除去され得る。
絶縁材料層および犠牲材料層は、続いてのゲート交換プロセスの間、異なるエッチング選択性を有し得る。一部の実施形態では、絶縁材料層および犠牲材料層は異なる材料を含む。一部の実施形態では、絶縁材料層は酸化シリコンを含み、絶縁材料層の堆積は、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、物理的気相成長法（ＰＶＤ）、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層は窒化シリコンを含み、絶縁材料層の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層および絶縁材料層のエッチングは、例えばドライエッチングといった、１つまたは複数の適切な異方性エッチングプロセスを含む。
図５を参照すると、切断開口５１０はソース領域２２（図１）に形成され得る。パターン３０６が切断開口５１０をパターン形成するために使用され得る。切断開口５１０の深さは２つの初期犠牲／絶縁層の対の厚さと４つの初期犠牲／絶縁層の対の厚さとの間であり得る。切断開口５１０の深さの値は、３Ｄメモリデバイス１００の設計および／または製作に基づかれて決定され、本開示の実施形態によって限定されるべきではない。一部の実施形態では、ドライエッチングなどの異方性エッチングプロセスが、所望の深さに到達されるまで、スタック構造１１１の一部分を除去するために実施される。一部の実施形態では、１つまたは複数の選択的なエッチングプロセスがスタック構造１１１の一部分を除去するために使用され、そのため切断開口５１０の底面は、ｚ方向に沿って、所望の位置で（例えば、所望の初期絶縁層５３４または初期犠牲層５３３の上面において）停止することができる。一部の実施形態では、切断開口５１０は、上選択ゲート（ＴＳＧ）切断を形成するための開口５２０など、スタック構造１１１における他の構造を形成するのと同じ工程で形成され得る。そのため、切断開口５１０を形成するための余計な工程が必要とされない。
工程４０４において、酸化シリコンなどの適切な誘電性材料が切断開口に堆積させられる。図６は、切断開口５１０に堆積させられる例示の誘電性材料６１０を示している。ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、またはそれらの組み合わせなどの適切な堆積プロセスが、誘電性材料を堆積させるために実施され得る。一部の実施形態では、誘電性材料６１０はＡＬＤによって堆積させられる。任意選択で、例えばＣＭＰおよび／またはリセスエッチングといった平坦化プロセスが、スタック構造１１１にわたって過剰な材料を除去するために実施される。一部の実施形態では、切断開口５１０は、誘電性材料６１０が切断開口５１０を満たさない十分に大きな寸法である。一方で、切断開口５１０より小さい開口５２０は、ＴＳＧ切断を形成するために誘電性材料６１０で満たされる。
工程４０６において、接着材料が誘電性材料にわたって堆積させられる。図７は、誘電性材料６１０にわたって堆積させられた例示の接着材料７１０を示している。接着材料７１０は、例えばＴｉおよび／またはＴｉＮを含み得る。一部の実施形態では、接着材料７１０はＴｉＮを含む。
工程４０８において、導電性材料が接着材料にわたって堆積させられる。図８は、接着材料７１０にわたって堆積させられた例示の導電性材料８１０を示している。導電性材料８１０は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含み得る。一部の実施形態では、導電性材料８１０はポリシリコンを含み得る。任意の適切な堆積方法が、導電性材料８１０を接着材料７１０にわたって堆積させるために使用できる。
工程４１０において、切断構造を形成するために、堆積させられた導電性材料の一部と、堆積させられた接着材料の一部とが除去される。例えば、例えばＣＭＰおよび／またはリセスエッチングといった平坦化プロセスが、過剰な導電性材料および／または接着材料を除去するために実施される。図９は、過剰な導電性材料および接着材料が除去された後のスタック構造１１１を示している。切断開口５１０（図５）を満たす誘電性材料６１０、接着材料７１０、および導電性材料８１０の残留部を含む切断構造９１０が形成される。
切断構造９１０の形成の前または後に、複数のチャネル構造１１０（図１）がブロック領域２１（図１）に形成され得る。チャネル構造１１０は、導体層１２３の形成の前に形成され得る。例として、チャネル構造１１０は切断構造９１０の形成の前に形成される。チャネル構造１１０を形成するために、スタック構造１１１を通じて鉛直に延びる複数のチャネルホールが形成され得る。一部の実施形態では、複数のチャネルホールが、交互の初期犠牲層５３３および初期絶縁層５３４を通じて形成される。複数のチャネルホールは、スタック構造１１１の一部分を除去して基板１０２を露出させるために、パターン形成されたＰＲ層などのエッチングマスクを使用して、異方性エッチングプロセスを実施することで形成され得る。一部の実施形態では、少なくとも１つのチャネルホールが、ｙ方向に沿って切断構造９１０の各々の側方に形成される。一部の実施形態では、複数のチャネルホールが各々のブロック領域２１に形成される。リセス領域が、基板１０２の上方にチャネルホールを形成する同じエッチングプロセスによって、および／または、別のリセスエッチングプロセスによって、基板１０２の最上位部分を露出させるために各々のチャネルホールの底に形成され得る。一部の実施形態では、半導体プラグが、例えばリセス領域にわたって、各々のチャネルホールの底に形成される。半導体プラグは、エピタキシャル成長プロセスおよび／または堆積プロセスによって形成され得る。一部の実施形態では、半導体プラグがエピタキシャル成長によって形成され、エピタキシャル部分と称される。任意選択で、リセスエッチング（例えば、ドライエッチングおよび／またはウェットエッチング）が、チャネルホールの側壁における過剰な半導体材料を除去するために、および／または、所望の位置におけるエピタキシャル部分の上面を制御するために、実施され得る。一部の実施形態では、エピタキシャル部分の上面は、最下位の初期絶縁層５３４の上面と底面との間に位置させられる。
一部の実施形態では、チャネルホールは、例えば異方性エッチングプロセス（ドライエッチング）および／または等方性エッチングプロセス（ウェットエッチング）といった、適切なエッチングプロセスを実施することで形成される。一部の実施形態では、エピタキシャル部分は、基板１０２からエピタキシャル成長させられることで形成される単結晶シリコンを含む。一部の実施形態では、エピタキシャル部分は、堆積プロセスによって形成されるポリシリコンを含む。エピタキシャル成長させられたエピタキシャル部分の形成は、限定されることはないが、気相エピタキシ（ＶＰＥ）、液相エピタキシ（ＬＰＥ）、分子ビームエピタキシ（ＭＰＥ）、またはそれらの任意の組み合わせを含み得る。堆積させられたエピタキシャル部分の形成は、限定されることはないが、ＣＶＤ、ＰＶＤ、および／またはＡＬＤを含み得る。
一部の実施形態では、半導体チャネルは、チャネルホールにおけるエピタキシャル部分にわたって接触して形成される。半導体チャネルは、メモリ膜（例えば、ブロック層、メモリ層、およびトンネル層を含む）と、エピタキシャル部分の上方に形成されてエピタキシャル部分と連結する半導体層と、チャネルホールの残りを満たす誘電コアとを有するチャネル形成構造を備え得る。一部の実施形態では、メモリ膜は、最初に、チャネルホールの側壁およびエピタキシャル部分の上面を覆うように堆積させられ、次に、半導体層がメモリ膜にわたってエピタキシャル部分の上方で堆積させられる。ブロック層、メモリ層、およびトンネル層は、メモリ膜を形成するために、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてこの順番で連続的に堆積させられ得る。次に、半導体層が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてトンネル層に堆積させられ得る。一部の実施形態では、誘電コアが、酸化シリコンなど、半導体層の堆積の後に誘電材料を堆積させることで、チャネルホールの残りの空間において満たされる。
一部の実施形態では、ドレイン構造が各々のチャネルホールの上方部分に形成される。一部の実施形態では、スタック構造１１１の上面、および各々のチャネルホールの上方部分におけるメモリ膜、半導体層、および誘電コアの一部は、半導体チャネルの上面が第１の誘電キャップ層の上面と底面との間になり得るようにチャネルホールの上方部分にリセスを形成するために、ＣＭＰ、研削、ウェットエッチング、および／またはドライエッチングによって除去され得る。次に、ドレイン構造が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、化学メッキ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、金属などの導電性材料をリセスへと堆積させることで形成され得る。それによってチャネル構造１１０が形成される。続いて、複数のメモリセルが、半導体チャネルおよび制御導体層の交差によって形成され得る。任意選択で、例えばドライ／ウェットエッチングおよび／またはＣＭＰといった平坦化プロセスが、スタック構造１１１の上面における過剰な材料を除去するために実施される。
図４Ａに戻って参照すると、切断構造の形成の後、工程４１２において、キャップ材料が切断構造およびスタック構造にわたって堆積させられる。図１０は、切断構造９１０およびスタック構造１１１にわたって堆積させられたキャップ材料１０１０を示している。キャップ材料１０１０は、酸化シリコンなどの任意の適切な誘電性材料を含むことができ、ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、またはそれらの組み合わせなどのプロセスを用いて堆積させられ得る。
工程４１４において、堆積させられたキャップ材料の一部分と、切断構造に隣接するスタック構造の一部分とが、スリット構造と、スリット構造を複数のスリット開口へと分割する少なくとも１つの初期支持構造とを形成するために除去される。図１１は、キャップ材料１０１０の残留部と、切断構造９１０の残留部と、交互の複数の犠牲部分１１２３および複数の絶縁部分１１０４とを含む例示の初期支持構造１１１０を示している。符号１１３２で参照される接着材料の残留部が、導電性材料８１０の残留部と、交互の複数の犠牲部分１１２３および絶縁部分１１２４との間にある。接着材料１１３２は、初期支持構造１１１０を通じて延び、初期支持構造１１１０の両側における構成要素を連結するために導電性リンクとして使用され得る。
図１１に示されているように、切断構造９１０に隣接するスタック構造１１１の一部分は、それに堆積させられたキャップ材料と一緒に、初期支持構造１１１０によってスリット開口１１０４へと分割されるスリット構造１１２０を形成するために除去される。パターン３０２がスリット構造１１２０をパターン形成するために使用され得る。つまり、ソース領域２２において切断構造９１０に隣接するスタック構造１１１の一部分が、スリット構造１１２０を形成するために除去される。キャップ材料１０１０の残りの部分と、切断構造９１０の残りの部分と、下の交互の犠牲部分１１２３および絶縁部分１１０４（例えば、スリット構造１１２０のエッチングの後の初期犠牲層５３３および初期絶縁層５３４の残りの部分）とは、初期支持構造１１１０を形成することができる。犠牲部分１１２３および絶縁部分１１０４は、隣接するブロック領域２１における同じ段の犠牲層および絶縁層１２４と各々接触できる。１つまたは複数の初期支持構造がスリット構造１１２０を複数のスリット開口１１０４へと分割でき、スリット開口の各々は、基板１０２と、隣接するブロック領域２１の交互の犠牲層および絶縁層とを露出させる。例えばドライエッチングといった適切な異方性エッチングプロセスが、スリット構造１１２０を形成するために実施され得る。
一部の実施形態では、パターン３０２はスリット構造１１２０をパターン形成するために使用されなくてもよく、切断構造９１０が、スタック構造１１１の一部分を除去し、スリット構造１１２０を形成するために、エッチングマスクとして使用されてもよい。
図４Ａに戻って参照すると、工程４１６において、各々の初期支持構造における犠牲部分１１２３と、各々のブロック領域における犠牲層とは、導体部分および導体層で置き換えられ、各々の初期支持構造における部分的なスタックと、複数のメモリブロックとを形成する。図１２は、工程４１６の後の例示の構造１２００を示している。
図１２に示されているように、各々の初期支持構造における犠牲部分は複数の導体部分１２２３で置き換えられる。各々のブロック領域２１における犠牲層は、複数の導体層１２３で置き換えられる（図２Ｂに戻って参照されたい）。例えばウェットエッチングといった等方性エッチングプロセスが、スリット開口１１０４を通じて犠牲部分および犠牲層を除去するために実施できる。複数の横リセスが犠牲層の除去によって各々のブロック領域２１に形成でき、複数のリセス部分が犠牲部分の除去によって各々の初期支持構造に形成され得る。次に、導体材料が横リセスおよびリセス部分を満たすために堆積させられ、各々のブロック領域に複数の導体層１２３を形成し、各々の初期支持構造に複数の導体部分１２２３を形成することができる。
図４Ｂを参照すると、工程４１８において、導体部分の一部が除去される。図１３は、導体部分１２２３の遠位部がエッチングなどの任意の適切なプロセスによって除去された後の導体部分２２３を示している。リセス部分が導体部分２２３の両側に形成されている。工程４２０において、スペーサ層が初期支持構造の周りに形成される。図１４は、初期支持構造の周りの例示のスペーサ層２２５を示している。スペーサ層２２５は、誘電性材料を含むことができ、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの少なくとも１つによって堆積させられ得る。さらに、複数の交互の導体部分２２３および絶縁部分２２４を有する部分スタック２２１が形成され得る。
工程４２２において、接着材料が、スペーサ層にわたって堆積させられる。図１５は、スペーサ層２２５の上に堆積させられた例示の接着層１５１０を示している。接着層１５１０の一部が、支持構造とソースコンタクトとの間の接着を向上させるために使用でき、支持構造によって分離された導電性構成要素を連結する導電性リンクの提供もする。工程４２４において、対応するスリット開口に各々がある１つまたは複数のソースコンタクトが形成される。図１６は、スリット開口１１０４への導電性材料１６１０の堆積を示している。図１７は、過剰な導電性材料が除去され、それぞれのスリット開口においてソースコンタクト１０４／１０４’を形成しているところを示している。ソースコンタクト１０４／１０４’は、接着層１５１０の一部によってスペーサ層２５５に接着されている。
工程４２６において、初期支持構造の一部分が、接着部分を露出させるために、および、支持構造を形成するために、除去される。図１８は、初期支持構造の上方部分の両側が除去された後の支持構造２２０を示している。キャップ材料の残留部はキャップ層１１５になる。導電性材料の残留部は切断層１１４になる。先にスペーサ層２２５によって包囲された接着材料１１３２は、ソースコンタクト１０４および１０４’の上方の残っているスリット開口に露出させられ、一部分２３２ｃになる。一部分２３２ｃは、接着層２３２の一部を形成でき、支持構造２２０を横切る導電性リンクとして機能することができる。また、接着層１５１０の残りの部分は一部分２３２ａおよび２３２ｂとなる。
工程４２８において、堆積させられた接着材料が、露出させられた接着部分と接触するように、接着材料が支持構造およびソースコンタクトにわたってさらに堆積させられ得る。図１９は、接着材料が一部分２３２ｆ、２３２ｄ、２３２ｈ、２３２ｅ、および２３２ｇに堆積させられた後の、一部分２３２ａ～２３２ｇを含む例示の接着層を示している。一部分２３２ｆ、２３２ｄ、２３２ｅ、および２３２ｇは、一部分２３２ｃと接触できる。この方法では、ソースコンタクト１０４と１０４’との間の導電性リンクが、接着層の一部分２３２ａ～２３２ｇを通じて確立され得る。
工程４３０において、連結層が、スリット開口における堆積させられた接着材料にわたって形成される。図２０は、連結層１０８および１０８’が形成され、接着層の一部分２３２ｈを含む過剰な部分が除去された後の３Ｄメモリデバイス１００の構造を示している。例えばＣＭＰおよび／またはリセスエッチングといった平坦化プロセスが、キャップ層１１５の上面および連結層１０８／１０８’の上面が同一平面となるように使用され得る。
支持構造および導体層の形成の後、ソース構造がスリット構造に形成される。一部の実施形態では、連結層１０８／１０８’は、タングステンを含み、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。一部の実施形態では、接着層は、ＴｉＮを含み、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。
一部の実施形態では、３Ｄメモリデバイスは、基板にわたってメモリスタックを備える。メモリスタックは、交互の複数の導体層および複数の絶縁層を備える。３Ｄメモリデバイスは、メモリスタックにおいて鉛直に延びる複数のチャネル構造も備える。３Ｄメモリデバイスは、メモリスタックにおいて延びるソース構造も備える。ソース構造は、支持構造によって分離される第１のソースコンタクトおよび第２のソースコンタクトを備える。ソース構造は接着層も備える。接着層の少なくとも一部分が、第１のソースコンタクトと第２のソースコンタクトとの間にあり、第１のソースコンタクトと第２のソースコンタクトとを導電的に連結する。
一部の実施形態では、接着層は、第１のソースコンタクトと支持構造との間の第１の部分と、第２のソースコンタクトと支持構造との間の第２の部分と、支持構造を通じて延び、第１の部分と第２の部分とを導電的に連結する第３の部分とを備える。
一部の実施形態では、第１の部分は第１のソースコンタクトと接触する。第２の部分は第２のソースコンタクトと接触する。
一部の実施形態では、３Ｄメモリデバイスは、第１のソースコンタクトにわたる第１の連結層と、第２のソースコンタクトにわたる第２の連結層とを同じく備える。支持構造は、接着層の第３の部分にわたって切断層を備える。切断層は第１の連結層と第２の連結層との間にある。
一部の実施形態では、第１の連結層、第２の連結層、または切断層のうちの少なくとも１つは、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む。
一部の実施形態では、接着層はまた、第１の連結層と切断層との間の第４の部分と、第２の連結層と切断層との間の第５の部分とを備える。第４の部分および第５の部分は第３の部分と導電的に連結される。
一部の実施形態では、支持構造は、切断層にわたって接触するキャップ層を備える。キャップ層は、第１の連結層と第２の連結層との間にあり、第１の連結層と第２の連結層とを分離する。
一部の実施形態では、キャップ層は酸化シリコンを含む。
一部の実施形態では、キャップ層の上面と、第１の連結層または第２の連結層の上面とが同一平面である。
一部の実施形態では、第４の部分は、第１の連結層とキャップ層との間で、支持構造に沿って鉛直に延びる。
一部の実施形態では、第５の部分は、第２の連結層とキャップ層との間で、支持構造に沿って鉛直に延びる。
一部の実施形態では、接着層は、第１の連結層と第１のソースコンタクトとの間の第６の部分と、第２の連結層と第２のソースコンタクトとの間の第７の部分とを備える。第６の部分および第７の部分は第３の部分と導電的に連結される。
一部の実施形態では、ソース構造が沿って延びる横方向に沿って、切断層の幅が、接着層の第３の部分の下における支持構造の幅よりも小さい。
一部の実施形態では、支持構造は、交互の複数の導体部分および複数の絶縁部分を備える。
一部の実施形態では、複数の導体部分の各々は、ソース構造と隣接するメモリブロックにおける対応する導体層と接触する。複数の絶縁部分の各々は、ソース構造と隣接するメモリブロックにおける対応する絶縁層と接触する。
一部の実施形態では、３Ｄメモリデバイスは、交互の複数の導体部分および絶縁部分と接触するスペーサ層をさらに備える。
一部の実施形態では、第１のソースコンタクトまたは第２のソースコンタクトはポリシリコンを含む。
一部の実施形態では、接着層は、Ｔｉ、Ｔａ、Ｃｒ、Ｗ、ＴｉＮｘ、ＴａＮｘ、ＣｒＮｘ、ＷＮｘ、ＴｉＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＣｒＳｉｘＮｙ、またはＷＳｉｘＮｙのうちの少なくとも１つを含む。
一部の実施形態では、複数のチャネル構造は、基板と接触して導電的に連結されるエピタキシャル部分と、エピタキシャル部分と接触して導電的に連結される半導体チャネルと、半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える。
一部の実施形態では、３Ｄメモリデバイスは、基板にわたってメモリスタックを備える。メモリスタックは、交互の複数の導体層および複数の絶縁層を備える。３Ｄメモリデバイスは、メモリスタックにおいて鉛直に延びる複数のチャネル構造と、メモリスタックにおいて横方向に沿って平行に延びる複数のソース構造とを同じく備える。複数のソース構造は、横方向に沿って配置される複数のソースコンタクトと、横方向に沿って配置される複数の支持構造とを各々備え、複数の支持構造の各々が、２つの隣接するソースコンタクトを分離する。複数のソース構造の各々が、支持構造のうちの少なくとも１つによって分離される複数のソースコンタクトのうちの少なくとも２つを導電的に連結する接着層も備える。
一部の実施形態では、接着層の少なくとも一部分が、複数のソースコンタクトのうちの少なくとも２つを導電的に連結するために、支持構造のうちの少なくとも１つを通じて延びる。
一部の実施形態では、３Ｄメモリデバイスは、対応するソースコンタクトに各々がわたっている複数の連結層をさらに備える。複数の連結層のうちの少なくとも２つは、接着層の少なくとも一部分に接触して導電的に連結される。
一部の実施形態では、支持構造のうちの少なくとも１つは、支持構造のうちの少なくとも１つを通じて延びる接着層の一部分にわたって切断層を備える。切断層は、複数の連結層のうちの少なくとも２つを分離する。
一部の実施形態では、接着層の少なくとも一部分が、切断層と、複数の連結層のうちの少なくとも２つの一方との間にある。
一部の実施形態では、支持構造のうちの少なくとも１つは、切断層にわたって接触するキャップ層を備える。キャップ層は、複数の連結層のうちの少なくとも２つの間にある。
一部の実施形態では、キャップ層は酸化シリコンを含む。
一部の実施形態では、キャップ層の上面と、複数の連結層のうちの少なくとも２つの一方の上面とが同一平面である。
一部の実施形態では、横方向に沿って、切断層の幅が、支持構造のうちの少なくとも１つを通じて延びる接着層の一部分の下における支持構造のうちの少なくとも１つの幅よりも小さい。
一部の実施形態では、支持構造のうちの少なくとも１つは、交互の複数の導体部分および複数の絶縁部分を備える。
一部の実施形態では、複数の導体部分の各々は、支持構造のうちの少なくとも１つを備えるソース構造と隣接するメモリブロックにおける対応する導体層と接触している。複数の絶縁部分の各々は、支持構造のうちの少なくとも１つを備えるソース構造と隣接するメモリブロックにおける対応する絶縁層と接触する。
一部の実施形態では、３Ｄメモリデバイスは、交互の複数の導体部分および絶縁部分と接触するスペーサ層を備える。
一部の実施形態では、複数のソースコンタクトはポリシリコンを含む。
一部の実施形態では、接着層は、Ｔｉ、Ｔａ、Ｃｒ、Ｗ、ＴｉＮｘ、ＴａＮｘ、ＣｒＮｘ、ＷＮｘ、ＴｉＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＣｒＳｉｘＮｙ、またはＷＳｉｘＮｙのうちの少なくとも１つを含む。
一部の実施形態では、複数のチャネル構造は、基板と接触して導電的に連結されるエピタキシャル部分と、エピタキシャル部分と接触して導電的に連結される半導体チャネルと、半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える。
一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、切断構造をスタック構造に形成するステップを含む。スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備える。方法は、スリット構造および初期支持構造を形成するために、切断構造に隣接するスタック構造の一部分を除去するステップも含む。初期支持構造はスリット構造を複数のスリット開口へと分割する。方法は、複数のスリット開口を通じて初期支持構造に複数の導体部分を形成するステップを同じく含む。方法は、複数のスリット開口の各々においてソースコンタクトを形成するステップも含む。方法は、支持構造を形成するために初期支持構造の一部分を除去するステップも含む。支持構造は、支持構造を通じて延びる接着部分を備える。方法は、複数のスリット開口の各々においてソースコンタクトにわたって接着層を形成するステップも含む。少なくとも２つの接着層が、支持構造を通じて延びる接着部分に導電的に連結される。
一部の実施形態では、切断構造を形成するために、方法は、スタック構造に切断開口を形成するステップと、誘電性材料を切断開口に堆積させるステップとを含む。
一部の実施形態では、切断開口を形成するステップは、上選択ゲート（ＴＳＧ）切断を形成するのと同じ工程においてである。
一部の実施形態では、切断構造を形成するために、方法は、誘電性材料にわたって接着材料を堆積させるステップと、切断開口を満たすために接着材料にわたって導電性材料を堆積させるステップとを含む。
一部の実施形態では、切断構造を形成するために、方法は、切断構造を形成するために、堆積させられた導電性材料の一部と、堆積させられた接着材料の一部とを除去するステップを含む。
一部の実施形態では、切断構造を形成するステップの後、方法は、切断構造およびスタック構造にわたってキャップ材料を堆積させるステップをさらに含む。
一部の実施形態では、方法は、切断構造に隣接する、堆積させられたキャップ材料の一部分を、スリット構造および初期支持構造を形成するために切断構造に隣接するスタック構造の一部分を除去するのと同じ工程において除去するステップをさらに含む。
一部の実施形態では、スリット構造および初期支持構造を形成するために、切断構造に隣接するスタック構造の一部分を除去するために、方法は、基板を露出させるスリット構造を形成するために、横方向に沿って切断構造に隣接するスタック構造の一部分を除去するステップを含む。
一部の実施形態では、複数の導体部分を形成するために、方法は、複数のリセス部分を形成するために、複数のスリット開口を通じて、初期支持構造における複数の犠牲部分を除去するステップと、複数のリセス部分を満たして複数の導体部分を形成するために、導体材料を堆積させるステップとを含む。
一部の実施形態では、方法は、初期支持構造の周りにスペーサを形成するステップをさらに含む。
一部の実施形態では、方法は、スペーサにわたって接着材料を堆積させるステップをさらに含む。堆積させられた接着材料は、接着層の一部を形成する。
一部の実施形態では、ソースコンタクトを形成するために、方法は、それぞれのスリット開口を満たすためにポリシリコンを堆積させるステップを含む。
一部の実施形態では、初期支持構造の一部分を除去して支持構造を形成するために、方法は、接着部分を露出させるために初期支持構造の上方部をエッチバックするステップを含む。
一部の実施形態では、初期支持構造の上方部をエッチバックするステップの後、方法は、接着材料を、堆積させられた接着材料が、露出させられた接着部分と接触するように、エッチバックされた初期支持構造にわたって堆積させるステップをさらに含む。
一部の実施形態では、方法は、連結層を、連結層のうちの少なくとも２つが少なくとも２つのスリット開口におけるソースコンタクトに導電的に連結されるように、複数のスリット開口の各々における堆積させられた接着材料にわたって形成するステップをさらに含む。
特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような実施形態を様々な用途に向けて変更および／または適合することができるように本開示の概略的な性質を明らかにしている。そのため、このような適合および変更は、本明細書で提起されている教示および案内に基づいて、開示されている実施形態の均等の意味および範囲の中にあると意図されている。本明細書の用語および表現が教示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことは、理解されるものである。
本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。
概要および要約は、本開示の１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられているような本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの形で限定するようには意図されていない。
本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによって限定されるべきでなく、以下の特許請求の範囲およびその均等に従ってのみ定められるべきである。
２１ ブロック領域
２２ ソース領域
１００ ３Ｄメモリデバイス
１０２ 基板
１０４ 区域、ソースコンタクト
１０４’ 区域、ソースコンタクト
１０８ 連結層
１０８’ 連結層
１１０ チャネル構造
１１１ スタック構造、メモリスタック
１１４ 切断層
１１５ キャップ層
１２３ 導体層
１２４ 絶縁層
１２５ 誘電キャップ層
２２０ 支持構造
２２１ 部分スタック
２２３ 導体部分
２２４ 絶縁部分
２２５ スペーサ層
２３２ 接着層
２３２ａ、２３２ｂ、２３２ｃ、２３２ｄ、２３２ｅ、２３２ｆ、２３２ｇ 接着部分
２５５ スペーサ層
３０２、３０６、３０８ パターン
５１０ 切断開口
５２０ 開口
５３３ 初期犠牲層
５３４ 初期絶縁層
６１０ 誘電性材料
７１０ 接着材料
８１０ 導電性材料
９１０ 切断構造
１０１０ キャップ材料
１１０４ スリット開口
１１１０ 初期支持構造
１１２０ スリット構造
１１２３ 犠牲部分
１１０４ 絶縁部分
１１２３ 犠牲部分
１１２４ 絶縁部分
１１３２ 接着材料
１２００ 構造
１２２３ 導体部分
１５１０ 接着層
１６１０ 導電性材料
２１００ メモリデバイス
２１０２ 基板
２１０４ チャネル構造
２１０６－１ ＧＬＳ
２１０６－２ ＧＬＳ
２１１１ メモリスタック
ｄ１ 切断層１１４の幅
ｄ２ 支持構造の幅
Ｄ１ パターン３０６の長さ
Ｄ２ パターン３０２の長さ
Ｗ１ パターン３０６の幅
Ｗ２ パターン３０２の幅

Claims (47)

  1. 基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
    前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
    前記メモリスタックにおいて延びるソース構造であって、
    支持構造によって分離される第１のソースコンタクトおよび第２のソースコンタクト、ならびに、
    接着層であって、前記接着層の少なくとも一部分が、前記支持構造を通じて延び、前記第１のソースコンタクトと前記第２のソースコンタクトとの間にあり、前記第１のソースコンタクトと前記第２のソースコンタクトとを導電的に連結する、接着層
    を備えるソース構造と
    を備える三次元（３Ｄ）メモリデバイス。
  2. 前記接着層は、
    前記第１のソースコンタクトと前記支持構造との間の第１の部分と、
    前記第２のソースコンタクトと前記支持構造との間の第２の部分と、
    前記支持構造を通じて延び、前記第１の部分と前記第２の部分とを導電的に連結する第３の部分と
    を備える、請求項１に記載の３Ｄメモリデバイス。
  3. 前記第１の部分は前記第１のソースコンタクトと接触し、
    前記第２の部分は前記第２のソースコンタクトと接触する、請求項２に記載の３Ｄメモリデバイス。
  4. 前記第１のソースコンタクトにわたる第１の連結層と、
    前記第２のソースコンタクトにわたる第２の連結層と
    をさらに備え、
    前記支持構造は、前記接着層の前記第３の部分にわたって切断層を備え、
    前記切断層は前記第１の連結層と前記第２の連結層との間にある、請求項２または３に記載の３Ｄメモリデバイス。
  5. 前記第１の連結層、前記第２の連結層、または前記切断層のうちの少なくとも１つは、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む、請求項４に記載の３Ｄメモリデバイス。
  6. 前記接着層は、
    前記第１の連結層と前記切断層との間の第４の部分と、
    前記第２の連結層と前記切断層との間の第５の部分と
    を備え、
    前記第４の部分および前記第５の部分は前記第３の部分と導電的に連結される、請求項４または５に記載の３Ｄメモリデバイス。
  7. 前記支持構造は、
    前記切断層にわたって接触するキャップ層であって、前記第１の連結層と前記第２の連結層との間にあり、前記第１の連結層と前記第２の連結層とを分離するキャップ層を備える、請求項６に記載の３Ｄメモリデバイス。
  8. 前記キャップ層は酸化シリコンを含む、請求項７に記載の３Ｄメモリデバイス。
  9. 前記キャップ層の上面と、前記第１の連結層または前記第２の連結層の上面とが同一平面である、請求項７または８に記載の３Ｄメモリデバイス。
  10. 前記第４の部分は、前記第１の連結層と前記キャップ層との間で、前記支持構造に沿って鉛直に延びる、または、
    前記第５の部分は、前記第２の連結層と前記キャップ層との間で、前記支持構造に沿って鉛直に延びる、請求項７から９のいずれか一項に記載の３Ｄメモリデバイス。
  11. 前記接着層は、
    前記第１の連結層と前記第１のソースコンタクトとの間の第６の部分と、
    前記第２の連結層と前記第２のソースコンタクトとの間の第７の部分と
    を備え、
    前記第６の部分および前記第７の部分は前記第３の部分と導電的に連結される、請求項６から１０のいずれか一項に記載の３Ｄメモリデバイス。
  12. 前記ソース構造が沿って延びる横方向に沿って、前記切断層の幅が、前記接着層の前記第３の部分の下における前記支持構造の幅より小さい、請求項４から１１のいずれか一項に記載の３Ｄメモリデバイス。
  13. 前記支持構造は交互の複数の導体部分および複数の絶縁部分を備える、請求項１から１２のいずれか一項に記載の３Ｄメモリデバイス。
  14. 前記複数の導体部分の各々は、前記ソース構造と隣接するメモリブロックにおける対応する導体層と接触し、
    前記複数の絶縁部分の各々は、前記ソース構造と隣接する前記メモリブロックにおける対応する絶縁層と接触する、請求項１３に記載の３Ｄメモリデバイス。
  15. 前記交互の複数の導体部分および絶縁部分と接触するスペーサ層をさらに備える、請求項１３または１４に記載の３Ｄメモリデバイス。
  16. 前記第１のソースコンタクトまたは前記第２のソースコンタクトはポリシリコンを含む、請求項１から１５のいずれか一項に記載の３Ｄメモリデバイス。
  17. 前記接着層は、Ｔｉ、Ｔａ、Ｃｒ、Ｗ、ＴｉＮｘ、ＴａＮｘ、ＣｒＮｘ、ＷＮｘ、ＴｉＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＣｒＳｉｘＮｙ、またはＷＳｉｘＮｙのうちの少なくとも１つを含む、請求項１から１６のいずれか一項に記載の３Ｄメモリデバイス。
  18. 前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項１から１７のいずれか一項に記載の３Ｄメモリデバイス。
  19. 基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
    前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
    前記メモリスタックにおいて横方向に沿って平行に延びる複数のソース構造であって、
    前記横方向に沿って配置される複数のソースコンタクト、
    前記横方向に沿って配置され、２つの隣接するソースコンタクトを各々が分離する複数の支持構造、および、
    前記支持構造のうちの少なくとも１つによって分離される前記複数のソースコンタクトのうちの少なくとも２つを導電的に連結する接着層
    を各々が備える複数のソース構造と
    を備え、
    前記接着層の少なくとも一部分が、前記複数のソースコンタクトのうちの前記少なくとも２つを導電的に連結するために、前記支持構造のうちの前記少なくとも１つを通じて延びる、三次元（３Ｄ）メモリデバイス。
  20. 対応するソースコンタクトに各々がわたっている複数の連結層であって、前記複数の連結層のうちの少なくとも２つは、前記接着層の少なくとも一部分に接触して導電的に連結される、複数の連結層をさらに備える、請求項１９に記載の３Ｄメモリデバイス。
  21. 前記支持構造のうちの前記少なくとも１つは、
    前記支持構造のうちの前記少なくとも１つを通じて延びる前記接着層の前記一部分にわたる切断層であって、前記複数の連結層のうちの前記少なくとも２つを分離する切断層を備える、請求項２０に記載の３Ｄメモリデバイス。
  22. 前記接着層の少なくとも一部分が、前記切断層と、前記複数の連結層のうちの前記少なくとも２つの一方との間にある、請求項２１に記載の３Ｄメモリデバイス。
  23. 前記支持構造のうちの前記少なくとも１つは、
    前記切断層にわたって接触するキャップ層であって、前記複数の連結層のうちの前記少なくとも２つの間にあるキャップ層を備える、請求項２１または２２に記載の３Ｄメモリデバイス。
  24. 前記キャップ層は酸化シリコンを含む、請求項２３に記載の３Ｄメモリデバイス。
  25. 前記キャップ層の上面と、前記複数の連結層のうちの前記少なくとも２つの一方の上面とが同一平面である、請求項２３または２４に記載の３Ｄメモリデバイス。
  26. 前記横方向に沿って、前記切断層の幅が、前記支持構造のうちの前記少なくとも１つを通じて延びる前記接着層の前記一部分の下における前記支持構造のうちの前記少なくとも１つの幅より小さい、請求項２１から２５のいずれか一項に記載の３Ｄメモリデバイス。
  27. 前記支持構造のうちの前記少なくとも１つは交互の複数の導体部分および複数の絶縁部分を備える、請求項１９から２６のいずれか一項に記載の３Ｄメモリデバイス。
  28. 前記複数の導体部分の各々は、前記支持構造のうちの前記少なくとも１つを備える前記ソース構造と隣接するメモリブロックにおける対応する導体層と接触し、
    前記複数の絶縁部分の各々は、前記支持構造のうちの前記少なくとも１つを備える前記ソース構造と隣接する前記メモリブロックにおける対応する絶縁層と接触する、請求項２７に記載の３Ｄメモリデバイス。
  29. 前記交互の複数の導体部分および絶縁部分と接触するスペーサ層をさらに備える、請求項２７または２８に記載の３Ｄメモリデバイス。
  30. 前記複数のソースコンタクトはポリシリコンを含む、請求項１９から２９のいずれか一項に記載の３Ｄメモリデバイス。
  31. 前記接着層は、Ｔｉ、Ｔａ、Ｃｒ、Ｗ、ＴｉＮｘ、ＴａＮｘ、ＣｒＮｘ、ＷＮｘ、ＴｉＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＣｒＳｉｘＮｙ、またはＷＳｉｘＮｙのうちの少なくとも１つを含む、請求項１９から３０のいずれか一項に記載の３Ｄメモリデバイス。
  32. 前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項１９から３１のいずれか一項に記載の３Ｄメモリデバイス。
  33. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    スタック構造に切断構造を形成するステップであって、前記スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備える、ステップと、
    スリット構造および初期支持構造を形成するために、前記切断構造に隣接する前記スタック構造の一部分を除去するステップであって、前記初期支持構造は前記スリット構造を複数のスリット開口へと分割する、ステップと、
    前記複数のスリット開口を通じて前記初期支持構造に複数の導体部分を形成するステップと、
    前記複数のスリット開口の各々においてソースコンタクトを形成するステップと、
    支持構造を形成するために前記初期支持構造の一部分を除去するステップであって、前記支持構造は、前記支持構造を通じて延びる接着部分を備える、ステップと、
    前記複数のスリット開口の各々において前記ソースコンタクトにわたって接着層を形成するステップであって、少なくとも２つの接着層が、前記支持構造を通じて延びる前記接着部分に導電的に連結される、ステップと
    を含む方法。
  34. 前記切断構造を形成するステップは、
    前記スタック構造に切断開口を形成するステップと、
    前記切断開口に誘電性材料を堆積させるステップと
    を含む、請求項３３に記載の方法。
  35. 前記切断開口を形成するステップは、上選択ゲート（ＴＳＧ）切断を形成するのと同じ工程においてである、請求項３４に記載の方法。
  36. 前記切断構造を形成するステップは、
    前記誘電性材料にわたって接着材料を堆積させるステップと、
    前記切断開口を満たすために前記接着材料にわたって導電性材料を堆積させるステップと
    を含む、請求項３４または３５に記載の方法。
  37. 前記切断構造を形成するステップは、
    前記切断構造を形成するために、堆積させられた前記導電性材料の一部と、堆積させられた前記接着材料の一部とを除去するステップを含む、請求項３６に記載の方法。
  38. 前記切断構造を形成するステップの後、前記切断構造および前記スタック構造にわたってキャップ材料を堆積させるステップをさらに含む、請求項３３から３７のいずれか一項に記載の方法。
  39. 前記切断構造に隣接する、堆積させられた前記キャップ材料の一部分を、前記スリット構造および前記初期支持構造を形成するために前記切断構造に隣接する前記スタック構造の一部分を除去するのと同じ工程において除去するステップをさらに含む、請求項３８に記載の方法。
  40. 前記スタック構造が基板にわたって設けられ、
    前記スリット構造および前記初期支持構造を形成するために、前記切断構造に隣接する前記スタック構造の前記一部分を除去するステップは、
    前記基板を露出させる前記スリット構造を形成するために、横方向に沿って前記切断構造に隣接する前記スタック構造の一部分を除去するステップを含む、請求項３３から３９のいずれか一項に記載の方法。
  41. 前記複数の導体部分を形成するステップは、
    複数のリセス部分を形成するために、前記複数のスリット開口を通じて、前記初期支持構造における複数の犠牲部分を除去するステップと、
    前記複数のリセス部分を満たして前記複数の導体部分を形成するために、導体材料を堆積させるステップと
    を含む、請求項３３から４０のいずれか一項に記載の方法。
  42. 前記初期支持構造の周りにスペーサを形成するステップをさらに含む、請求項３３から４１のいずれか一項に記載の方法。
  43. 前記スペーサにわたって接着材料を堆積させるステップであって、堆積させられた前記接着材料は前記接着層の一部を形成する、ステップをさらに含む、請求項４２に記載の方法。
  44. 前記ソースコンタクトを形成するステップは、
    それぞれの前記スリット開口を満たすためにポリシリコンを堆積させるステップ、
    を含む、請求項３３から４３のいずれか一項に記載の方法。
  45. 前記支持構造を形成するために前記初期支持構造の一部分を除去するステップは、前記接着部分を露出させるために前記初期支持構造の上方部をエッチバックするステップを含む、請求項３３から４４のいずれか一項に記載の方法。
  46. 前記初期支持構造の前記上方部をエッチバックするステップの後、接着材料を、堆積させられた前記接着材料が、露出させられた前記接着部分と接触するように、エッチバックされた前記初期支持構造にわたって堆積させるステップをさらに含む、請求項４５に記載の方法。
  47. 連結層を、前記連結層のうちの少なくとも２つが少なくとも２つのスリット開口におけるソースコンタクトに導電的に連結されるように、前記複数のスリット開口の各々における堆積させられた前記接着材料にわたって形成するステップをさらに含む、請求項４６に記載の方法。
JP2021571427A 2019-08-30 2019-08-30 接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法 Active JP7330301B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/103860 WO2021035738A1 (en) 2019-08-30 2019-08-30 Three-dimensional memory device with source contacts connected by adhesion layer and methods for forming the same

Publications (2)

Publication Number Publication Date
JP2022535517A JP2022535517A (ja) 2022-08-09
JP7330301B2 true JP7330301B2 (ja) 2023-08-21

Family

ID=69341863

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021571427A Active JP7330301B2 (ja) 2019-08-30 2019-08-30 接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法

Country Status (6)

Country Link
US (2) US11094713B2 (ja)
JP (1) JP7330301B2 (ja)
KR (1) KR20220002467A (ja)
CN (1) CN110770904B (ja)
TW (1) TWI706516B (ja)
WO (1) WO2021035738A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111448660B (zh) 2020-03-02 2021-03-23 长江存储科技有限责任公司 具有源极结构的三维存储器件及其形成方法
CN111341786B (zh) * 2020-03-11 2023-07-28 长江存储科技有限责任公司 三维存储器及其制造方法
WO2021212446A1 (en) * 2020-04-24 2021-10-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain-select-gate cut structures and methods for forming the same
CN112234066B (zh) * 2020-10-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079254A1 (en) 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device
US20160240548A1 (en) 2015-02-17 2016-08-18 Macronix International Co., Ltd. Memory device and method for fabricating the same
US20170047334A1 (en) 2015-08-11 2017-02-16 Sandisk Technologies Inc. Three-dimensional memory devices containing memory block bridges
US20170194345A1 (en) 2015-12-30 2017-07-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20190043883A1 (en) 2017-03-07 2019-02-07 Yangtze Memory Technologies Co., Ltd. Word line structure of three-dimensional memory device
CN110176461A (zh) 2019-06-17 2019-08-27 长江存储科技有限责任公司 3d nand存储器及其形成方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060089635A (ko) * 2005-02-04 2006-08-09 가부시키가이샤 에키쇼센탄 기쥬쓰 가이하쓰센타 구리 배선층의 형성방법
US7848145B2 (en) * 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
US7745265B2 (en) * 2007-03-27 2010-06-29 Sandisk 3D, Llc Method of making three dimensional NAND memory
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US8503213B2 (en) * 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
KR101997269B1 (ko) * 2013-06-24 2019-07-05 에스케이하이닉스 주식회사 반도체 메모리 장치
TWI521682B (zh) * 2013-10-18 2016-02-11 旺宏電子股份有限公司 積體電路及其製造方法與操作方法
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9209031B2 (en) * 2014-03-07 2015-12-08 Sandisk Technologies Inc. Metal replacement process for low resistance source contacts in 3D NAND
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
TWI569374B (zh) * 2014-05-23 2017-02-01 旺宏電子股份有限公司 積體電路及其操作方法與製造方法
US9530781B2 (en) * 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
US9799670B2 (en) * 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
KR102630954B1 (ko) * 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102432894B1 (ko) * 2017-11-17 2022-08-17 삼성전자주식회사 반도체 소자
CN109314118B (zh) * 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
WO2020061827A1 (en) * 2018-09-26 2020-04-02 Yangtze Memory Technologies Co., Ltd. 3d memory device and method for forming 3d memory device
CN109742083B (zh) * 2019-01-02 2021-08-31 长江存储科技有限责任公司 三维存储器及其制造方法
CN109904170B (zh) * 2019-02-14 2020-11-17 长江存储科技有限责任公司 存储器件及其制造方法
US11152298B2 (en) * 2019-06-04 2021-10-19 International Business Machines Corporation Metal via structure
CN110112134B (zh) * 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
KR20210154215A (ko) * 2019-08-13 2021-12-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 소스 구조를 갖는 3차원 메모리 디바이스 및 그 형성 방법
KR20220002438A (ko) * 2019-08-13 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 소스 구조를 갖는 3차원 메모리 디바이스 및 그 형성 방법
EP3921868B1 (en) * 2019-08-13 2024-01-31 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
KR20220002492A (ko) * 2019-08-30 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 접착 층에 의해 접속된 소스 접점들을 갖는 3차원 메모리 디바이스 및 그 형성 방법들

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079254A1 (en) 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device
US20160240548A1 (en) 2015-02-17 2016-08-18 Macronix International Co., Ltd. Memory device and method for fabricating the same
US20170047334A1 (en) 2015-08-11 2017-02-16 Sandisk Technologies Inc. Three-dimensional memory devices containing memory block bridges
US20170194345A1 (en) 2015-12-30 2017-07-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20190043883A1 (en) 2017-03-07 2019-02-07 Yangtze Memory Technologies Co., Ltd. Word line structure of three-dimensional memory device
CN110176461A (zh) 2019-06-17 2019-08-27 长江存储科技有限责任公司 3d nand存储器及其形成方法

Also Published As

Publication number Publication date
US11094713B2 (en) 2021-08-17
CN110770904A (zh) 2020-02-07
WO2021035738A1 (en) 2021-03-04
TWI706516B (zh) 2020-10-01
US20210066336A1 (en) 2021-03-04
US20210167084A1 (en) 2021-06-03
US11758723B2 (en) 2023-09-12
CN110770904B (zh) 2021-08-13
KR20220002467A (ko) 2022-01-06
TW202109763A (zh) 2021-03-01
JP2022535517A (ja) 2022-08-09

Similar Documents

Publication Publication Date Title
TWI710059B (zh) 具有在閘極線縫隙中的支撐結構的三維記憶體元件和其形成方法
JP7345568B2 (ja) ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7447152B2 (ja) 接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法
JP7427686B2 (ja) ゲート線スリットに支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7330301B2 (ja) 接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法
JP7427685B2 (ja) スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7317995B2 (ja) ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法
JP7394878B2 (ja) ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7286794B2 (ja) ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7325522B2 (ja) 支持構造を伴う三次元メモリデバイスを形成するための方法、およびその結果もたらされる三次元メモリデバイス
CN111448660B (zh) 具有源极结构的三维存储器件及其形成方法
US20230282280A1 (en) Three-dimensional memory devices and fabricating methods thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230710

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230808

R150 Certificate of patent or registration of utility model

Ref document number: 7330301

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150