JP7345568B2 - ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 - Google Patents
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Description
22 ソース領域
100 3Dメモリデバイス
102 基板
104 ソースコンタクト
106 スリット構造
108 連結層
108-1 連結層108の第1の部分
108-2 連結層108の第2の部分
110 チャネル構造
111 スタック構造
114 切断構造
115 誘電キャップ層
123 導体層
124 絶縁層
133i 初期犠牲層
134i 初期絶縁層
200、300、400、500、600 構造
214 開口
215 パターン形成キャップ材料層
220 支持構造
221 部分スタック
223 導体部分
224 絶縁部分
225 スペーサ層
700 パターンセット
702、704、706、708 パターン
750 繰り返し単位
D1 パターン706の長さ
D2 パターン702の2つの部分の間の長さ
D3 パターン704の長さ
l1 開口214の長さ
t 切断構造114の厚さ
t1 開口214の深さ
W1 パターン706の幅
W2 パターン702の幅
W3 パターン704の幅
Claims (33)
- 基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
前記メモリスタックにおいて横方向に延びるソース構造であって、
前記ソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトを備え、
前記複数のソースコンタクトのうちの2つの隣接するものが連結層によって互いと導電的に連結され、前記連結層の第1の部分の対が前記複数のソースコンタクトのうちの前記2つの隣接するものにわたり、前記連結層の第2の部分が前記複数のソースコンタクトのうちの前記2つの隣接するものの間にあり、前記連結層の第1の部分の前記対の上面が、前記連結層の前記第2の部分の上面と同一平面であり、
前記複数のソースコンタクトのうちの前記2つの隣接するものの間に、前記連結層の前記第2の部分によって覆われる支持構造をさらに備え、前記支持構造は、前記ソース構造に隣接するメモリブロックと接触する、ソース構造と、
前記複数のソースコンタクトのうちの前記2つの隣接するものの絶縁構造と前記支持構造との間に、および、前記複数のソースコンタクトのうちの前記2つの隣接するものと前記連結層との間に接着層と、
を備える三次元(3D)メモリデバイス。 - 前記連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを含む、請求項1に記載の3Dメモリデバイス。
- 前記連結層は、前記複数のソースコンタクトの各々にわたって接触する、請求項1または2に記載の3Dメモリデバイス。
- 前記連結層が沿って延びる横方向に沿って前記連結層を包囲するキャップ層をさらに備える、請求項3に記載の3Dメモリデバイス。
- 前記連結層が沿って延びる前記横方向に対して垂直な横方向に沿って、前記連結層の幅が前記ソース構造の幅以下である、請求項4に記載の3Dメモリデバイス。
- 前記連結層の第1の部分の前記対の前記上面と前記第2の部分の前記上面とが、鉛直方向に沿って、前記支持構造の上面より高い、請求項1から5のいずれか一項に記載の3Dメモリデバイス。
- 前記支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を備え、前記複数の導体部分の各々は、前記ソース構造と隣接する前記メモリブロックにおける対応する導体層と接触し、前記複数の絶縁部分の各々は、前記ソース構造と隣接する前記メモリブロックにおける対応する絶縁層と接触する、請求項6に記載の3Dメモリデバイス。
- 前記支持構造は、前記交互の複数の導体部分および絶縁部分と接触して前記交互の複数の導体部分および絶縁部分を包囲するスペーサ層を備える、請求項7に記載の3Dメモリデバイス。
- 前記切断構造は酸化シリコンを含む、請求項7または8に記載の3Dメモリデバイス。
- 前記切断構造の厚さが、交互の2つの導体層および2つの絶縁層と、交互の4つの導体層および4つの絶縁層との間にあり、
前記連結層が沿って延びる横方向に対して垂直な横方向に沿って、前記切断構造の幅が前記ソース構造の幅以下である、請求項7に記載の3Dメモリデバイス。 - 前記複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを含む、請求項1から10のいずれか一項に記載の3Dメモリデバイス。
- 前記接着層は窒化チタンを含む、請求項11に記載の3Dメモリデバイス。
- 前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項1に記載の3Dメモリデバイス。
- 基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
前記メモリスタックにおいて横方向に沿って平行に延びる複数のソース構造であって、
それぞれの絶縁構造に各々がある複数のソースコンタクト、
前記横方向に沿って、隣接する絶縁構造と各々が接触する複数の支持構造、および、
前記複数のソースコンタクトのうちの少なくとも2つの隣接するものに導電的に連結される連結層であって、前記連結層は、前記複数のソースコンタクトのうちの前記少なくとも2つの隣接するものにわたっての少なくとも2つの第1の部分と、前記複数のソースコンタクトのうちの前記少なくとも2つの隣接するものの間の少なくとも1つの第2の部分とを備え、前記連結層の前記少なくとも2つの第1の部分の上面と前記少なくとも1つの第2の部分の上面とは互いと同一平面である、連結層
を各々が備える複数のソース構造と、
前記複数のソースコンタクトのうちの前記少なくとも2つの隣接するものと前記連結層との間に、および、前記複数のソースコンタクトのうちの前記少なくとも2つの隣接するものと前記支持構造との間に接着層と、
を備える三次元(3D)メモリデバイス。 - 前記連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを含む、請求項14に記載の3Dメモリデバイス。
- 前記連結層は、それぞれの前記複数のソースコンタクトの各々にわたって接触する、請求項14または15に記載の3Dメモリデバイス。
- 前記連結層が沿って延びる横方向に沿って前記連結層を包囲するキャップ層をさらに備える、請求項16に記載の3Dメモリデバイス。
- 前記連結層が沿って延びる前記横方向に対して垂直な他の横方向に沿って、前記連結層の幅がそれぞれの前記ソース構造の幅以下である、請求項17に記載の3Dメモリデバイス。
- 前記複数の支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を各々が備え、前記複数の導体部分の各々は、それぞれの前記ソース構造と隣接するメモリブロックにおける対応する導体層と接触し、前記複数の絶縁部分の各々は、それぞれの前記ソース構造と隣接する前記メモリブロックにおける対応する絶縁層と接触する、請求項14から18のいずれか一項に記載の3Dメモリデバイス。
- 前記連結層の前記少なくとも2つの第1の部分の前記上面と前記少なくとも1つの第2の部分の前記上面とが、鉛直方向に沿って、前記複数の支持構造の上面より高い、請求項19に記載の3Dメモリデバイス。
- 前記切断構造は酸化シリコンを含む、請求項19または20に記載の3Dメモリデバイス。
- 前記切断構造の厚さが、交互の2つの導体層および2つの絶縁層と、交互の4つの導体層および4つの絶縁層との間にあり、
それぞれの前記連結層が沿って延びる前記横方向に対して垂直な横方向に沿って、前記切断構造の幅がそれぞれの前記ソース構造の幅以下である、請求項21に記載の3Dメモリデバイス。 - 前記複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを含む、請求項14から22のいずれか一項に記載の3Dメモリデバイス。
- 前記接着層は窒化チタンを含む、請求項23に記載の3Dメモリデバイス。
- 前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項14から24のいずれか一項に記載の3Dメモリデバイス。
- 三次元(3D)メモリデバイスを形成するための方法であって、
スタック構造に切断構造を形成するステップであって、前記スタック構造は、基板にわたって交互の複数の初期犠牲層および複数の初期絶縁層を備える、ステップと、
前記切断構造にわたって開口を備えるパターン形成キャップ材料層を前記スタック構造にわたって形成するステップと、
スリット構造および初期支持構造を形成するために、前記開口に隣接する前記スタック構造の一部分および前記パターン形成キャップ材料層の一部分を除去するステップであって、前記初期支持構造は前記スリット構造を複数のスリット開口へと分割する、ステップと、
支持構造を形成するために、前記複数のスリット開口を通じて複数の導体部分を形成するステップと、
前記複数のスリット開口の各々においてソースコンタクトを形成するステップと、
前記複数のスリット開口の各々における前記ソースコンタクトにわたって、および、前記支持構造にわたって、連結層を形成するステップと
を含み、
前記切断構造を形成するステップは、
ソース領域に切断開口を形成するために前記スタック構造をパターン形成するステップと、
前記切断開口を満たすために誘電性材料を堆積させるステップと
を含む、方法。 - 前記パターン形成キャップ材料層を形成するステップは、
前記ソース領域を覆うためにキャップ材料層を堆積させるステップと、
前記切断構造にわたって前記開口を形成するために前記キャップ材料層の一部分を除去するステップと
を含む、請求項26に記載の方法。 - 前記開口に隣接する前記スタック構造の一部分および前記パターン形成キャップ材料層の一部分を除去するステップは、
前記開口が、隣接するスリット開口と接触するように、
前記複数のスリット開口の各々が前記基板を露出させるように、
前記切断構造と、交互の複数の犠牲部分および複数の絶縁部分とが、前記初期支持構造を形成するように、ならびに、
前記スリット構造が延びる横方向に沿って前記スリット構造を包囲するキャップ層が形成されるように、
前記ソース領域において前記切断構造および前記開口に隣接する前記スタック構造の一部分および前記パターン形成キャップ材料層の一部分を除去するステップを含む、請求項27に記載の方法。 - 前記複数の導体部分を形成するステップは、
複数のリセス部分を形成するために、前記複数のスリット開口を通じて、前記初期支持構造における前記複数の犠牲部分を除去するステップと、
前記複数のリセス部分を満たして前記複数の導体部分を形成するために、導体材料を堆積させるステップであって、前記初期支持構造は支持構造を形成する、ステップと
を含む、請求項28に記載の方法。 - 前記複数の導体部分を形成する同じ工程で前記スタック構造の複数のブロック部分に、複数のブロック部分が前記初期支持構造と接触するように複数の導体層を形成するステップであって、前記複数の導体層は、
複数の横リセスを形成するために、前記複数のスリット開口を通じて、前記複数のブロック部分において複数の犠牲層を除去することと、
前記複数の横リセスを満たして前記複数の導体層を形成するために、前記導体材料を堆積させることと
によって形成される、ステップをさらに含む、請求項29に記載の方法。 - 前記ソースコンタクトを形成するステップは、前記ソースコンタクトの上面が鉛直方向に沿って前記支持構造の上面より低くなるように、それぞれの前記スリット開口へコバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを堆積させるステップを含む、請求項29または30に記載の方法。
- 前記連結層を形成するステップは、前記ソースコンタクトおよび前記キャップ層で満たされていない前記スリット構造の一部分によって形成された空間を満たすために、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを堆積させるステップを含む、請求項28に記載の方法。
- 前記複数のスリット開口の各々において間に接着層を形成するステップと、
前記ソースコンタクトを形成するステップの前に、前記スリット開口に絶縁構造を形成するステップと
をさらに含む、請求項32に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2019/100350 WO2021026756A1 (en) | 2019-08-13 | 2019-08-13 | Three-dimensional memory device with source structure and methods for forming the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022534537A JP2022534537A (ja) | 2022-08-01 |
JP7345568B2 true JP7345568B2 (ja) | 2023-09-15 |
Family
ID=68927586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021571421A Active JP7345568B2 (ja) | 2019-08-13 | 2019-08-13 | ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 |
Country Status (6)
Country | Link |
---|---|
US (3) | US11211394B2 (ja) |
JP (1) | JP7345568B2 (ja) |
KR (1) | KR20210154215A (ja) |
CN (2) | CN114743982A (ja) |
TW (1) | TWI704602B (ja) |
WO (1) | WO2021026756A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021026756A1 (en) * | 2019-08-13 | 2021-02-18 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with source structure and methods for forming the same |
WO2021035738A1 (en) * | 2019-08-30 | 2021-03-04 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with source contacts connected by adhesion layer and methods for forming the same |
CN111192879B (zh) * | 2020-01-02 | 2022-09-27 | 长江存储科技有限责任公司 | 一种nand存储器及其制备方法 |
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- 2019-08-13 KR KR1020217037638A patent/KR20210154215A/ko not_active Application Discontinuation
- 2019-08-13 CN CN202210505154.0A patent/CN114743982A/zh active Pending
- 2019-08-13 JP JP2021571421A patent/JP7345568B2/ja active Active
- 2019-08-13 CN CN201980001770.9A patent/CN110622309A/zh active Pending
- 2019-09-26 TW TW108134834A patent/TWI704602B/zh active
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TW202107541A (zh) | 2021-02-16 |
JP2022534537A (ja) | 2022-08-01 |
WO2021026756A1 (en) | 2021-02-18 |
US20210183878A1 (en) | 2021-06-17 |
US11785772B2 (en) | 2023-10-10 |
CN114743982A (zh) | 2022-07-12 |
CN110622309A (zh) | 2019-12-27 |
US20220077171A1 (en) | 2022-03-10 |
US11653495B2 (en) | 2023-05-16 |
KR20210154215A (ko) | 2021-12-20 |
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Date | Code | Title | Description |
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