CN110622309A - 具有源极结构的三维存储设备和用于形成其的方法 - Google Patents

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Abstract

提供了用于形成三维(3D)存储设备的结构和方法的实施例。在一示例中，3D存储设备包括存储叠层、多个沟道结构和源极结构。存储叠层在衬底之上并且包括交错的多个导体层和多个绝缘层。源极结构包括多个源极接触部，以及多个源极接触部中的两个邻近源极接触部是通过连接层互相导电地连接的。连接层的一对第一部分在多个源极接触部中的两个邻近源极接触部之上，以及连接层的第二部分在多个源极接触部中的两个邻近源极之间。连接层的该对第一部分的顶表面与连接层的第二部分的顶表面共面。

Description

具有源极结构的三维存储设备和用于形成其的方法
技术领域
本公开内容的实施例涉及具有减小的电阻的源极结构的三维(3D)存储设备和用于形成3D存储设备的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造过程来将平面存储单元按比例缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面过程和制造技术变得有挑战性和昂贵。结果，针对平面存储单元的存储密度接近上限。
3D存储器架构可以解决在平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围设备。
发明内容
提供了3D存储设备和用于形成3D存储设备的方法的实施例。
在一个示例中，3D存储设备包括存储叠层、多个沟道结构和源极结构。存储叠层在衬底之上并且包括交错的多个导体层和多个绝缘层。多个沟道结构在存储叠层中垂直地延伸。源极结构在存储叠层中延伸。源极结构包括多个源极接触部，各源极接触部在各自的绝缘结构中，以及多个源极接触部中的两个邻近源极接触部是通过连接层互相导电地连接的。连接层的一对第一部分在多个源极接触部中的两个邻近源极接触部之上，以及连接层的第二部分在多个源极接触部中的两个邻近源极之间。连接层的该对第一部分的顶表面与连接层的第二部分的顶表面共面。
在另一示例中，3D存储设备包括存储叠层、多个沟道结构和多个源极结构。存储叠层在衬底之上。存储叠层包括交错的多个导体层和多个绝缘层。多个沟道结构在存储叠层中垂直地延伸。多个源极结构在存储叠层中沿着横向方向平行地延伸。多个源极结构均包括：多个源极接触部，各源极接触部在各自的绝缘结构中；多个支撑结构，各支撑结构沿着横向方向与邻近绝缘结构相接触；以及导电地连接到多个源极接触部中的至少两个邻近源极接触部的连接层。连接层包括在多个源极接触部中的至少两个邻近源极接触部之上的至少两个第一部分以及在多个源极接触部中的至少两个邻近源极之间的至少一个第二部分。连接层的至少两个第一部分和至少一个第二部分的顶表面是彼此共面的。
在另一示例中，用于形成3D存储设备的方法包括以下操作。在叠层结构中首先形成切口结构。叠层结构包括交错的多个初始牺牲层和多个初始绝缘层。在叠层结构之上形成图案化的覆盖材料层。图案化的覆盖材料层包括在切口结构之上的开口。叠层结构和图案化的覆盖材料层的邻近于开口的部分被移除以形成缝隙结构和初始支撑结构。初始支撑结构将缝隙结构划分成多个缝隙开口。穿过多个缝隙开口形成多个导体部分以形成支撑结构。在多个缝隙开口中的各缝隙开口中形成源极接触部。在多个缝隙开口中的各缝隙开口中的源极接触部之上并且在支撑结构之上形成连接层。
附图说明
被合并在本文中并形成说明书的一部分的附图示出本公开内容的实施例，以及连同说明书一起进一步用来解释本公开内容的原理并使相关领域中的技术人员能够制造并使用本公开内容。
图1A示出根据本公开内容的一些实施例的具有减小的电阻的源极结构的示例性3D存储设备的平面图。
图1B示出根据本公开内容的一些实施例的在图1A中沿着C-D方向示出的3D存储设备的横截面视图。
图1C示出根据本公开内容的一些实施例的在图1A中沿着A-B方向示出的3D存储设备的横截面视图。
图2A示出根据本公开内容的一些实施例的在制造过程的一个阶段的示例性3D存储设备的平面图。
图2B示出根据本公开内容的一些实施例的在图2A中沿着C-D方向示出的3D存储设备的横截面视图。
图3A示出根据本公开内容的一些实施例的在制造过程的另一阶段的示例性3D存储设备的平面图。
图3B示出根据本公开内容的一些实施例的在图3A中沿着C-D方向示出的3D存储设备的横截面视图。
图3C示出根据本公开的一些实施例的在图3A中沿着A-B方向示出的3D存储设备的横截面视图。
图4A示出根据本公开内容的一些实施例的在制造过程的另一阶段的示例性3D存储设备的平面图。
图4B示出根据本公开内容的一些实施例的在图4A中沿着C-D方向示出的3D存储设备的横截面视图。
图5A示出根据本公开内容的一些实施例的在制造过程的另一阶段的示例性3D存储设备的平面图。
图5B示出根据本公开内容的一些实施例的在图5A中沿着C-D方向示出的3D存储设备的横截面视图。
图6A示出根据本公开内容的一些实施例的在制造过程的另一阶段的示例性3D存储设备的平面图。
图6B示出根据本公开内容的一些实施例的在图6A中沿着C-D方向示出的3D存储设备的横截面视图。
图6C示出根据本公开的一些实施例的在图6A中沿着A-B方向示出的3D存储设备的横截面视图。
图7A示出根据本公开内容的一些实施例的用于在用于形成3D存储设备的制造过程中形成各种结构的示例性图案集的平面图。
图7B示出根据本公开内容的一些实施例的在图7A中示出的图案集的一部分的放大视图。
图8示出具有变形的栅极线缝隙(GLS)的现有3D存储设备的横截面视图。
图9示出根据本公开内容的一些实施例的用于形成具有减小的电阻的源极结构的3D存储设备的示例性制造过程的流程图。
将参考附图描述本公开内容的实施例。
具体实施方式
虽然讨论了特定的配置和布置，但是应当理解的是，这是仅出于说明性目的而进行的。相关领域中的技术人员将认识到的是，在不背离本公开内容的精神和范围的情况下，可以使用其它的配置和布置。对于相关领域中的技术人员将显而易见的是，本公开内容还可以在各种其它应用中被采用。
值得注意的是，在本说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的提及指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可能不一定包括特定特征、结构或特性。而且，这样的短语并不一定指代同一实施例。进一步地，当结合实施例来描述特定特征、结构或特性时，这将在相关领域中的技术人员的知识内以结合其它实施例(无论是否被明确地描述)来影响这样的特征、结构或特性。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地取决于上下文，如在本文中使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性，或者可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“a(一)”、“an(一个)”和“the(该)”的术语再次可以被理解为传达单数用法或传达复数用法。此外，至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达排他的一组因素，以及可以反而再次考虑到不一定被明确地描述的额外因素的存在。
如在本文中使用的，术语“名义上/名义上地”指的是在产品或过程的设计阶段期间设置的组件或过程操作的特性或参数的期望或目标值连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造过程或容差中的轻微变化。如在本文中使用的，术语“大约”指示可以基于与主题半导体设备相关联的特定技术节点来变化的给定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10-30％(例如值的±10％、±20％或±30％)内变化的给定量的值。
如在本文中使用的，阶梯结构指的是包括至少两个水平表面(例如，沿着x-y平面)和至少两个(例如，第一和第二)垂直表面(例如，沿着z轴)的一组表面，使得各水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，以及邻接从水平表面的第二边缘向下延伸的第二垂直表面。“台阶”或“阶梯”指的是在一组邻接的表面的高度上的垂直移位。在本公开内容中，术语“阶梯”和术语“台阶”指的是阶梯结构的一个层次且可互换地被使用。在本公开内容中，水平方向可以指的是与衬底(例如，提供制造平台用于形成在其之上的结构的衬底)的顶表面平行的方向(例如，x轴或y轴)，以及垂直方向可以指的是垂直于结构的顶表面的方向(例如，z轴)。
在各种电子产品中广泛使用的NAND闪存设备是非易失性的、重量轻的、具有低功率消耗和良好的性能。当前，平面NAND闪存设备已经达到其存储限度。为了进一步增加存储容量并减小每比特存储成本，已经提出了3D NAND存储设备。现有的3D NAND存储设备常常包括多个存储块。邻近存储块常常由GLS分离，在其中形成阵列共源极(ACS)。在形成现有3DNAND存储设备的制造方法中，由于层次(或导体/绝缘体对)的增加的数量，形成GLS的蚀刻工艺变成挑战性的。例如，GLS可能更易受变形(例如，特征尺寸的波动)的影响，使邻近GLS的存储块变形或甚至崩塌。3D NAND存储设备的性能可能受到影响。
图8示出具有变形的GLS和变形的存储块的现有3D存储设备800。如图8所示，在衬底802之上形成存储块811。多个GLS(例如，806-1和806-2)延伸穿过存储块811以暴露衬底802。多个沟道结构804布置在GLS806-1与806-2之间的存储块中。由于变形，GLS(例如，806-1或806-2)的横向尺寸(例如，直径D)沿着垂直方向(例如，z方向)变化，使存储块和沟道结构804从它们的期望位置/方位移动。这些变形可能在形成在GLS中的ACS的随后的制造过程中导致光刻错位和漏电。
本公开内容提供带有具有减小的电阻的源极结构的3D存储设备(例如，3D NAND存储设备)以及用于形成3D存储设备的方法。3D存储设备采用将缝隙结构划分成多个缝隙开口的一个或多个支撑结构，在其中形成源极接触部。支撑结构均与邻近存储块相接触，在对导体层/部分和源极接触部的形成期间提供对3D存储设备的整个结构的支撑。然后在制造过程期间3D存储设备不太易受变形或损坏的影响。
在3D存储设备中，至少两个邻近源极接触部通过连接层彼此相接触并且互相导电地连接，连接层包括导电材料，诸如钨。在源极结构中的一对或多对邻近源极接触部可以通过连接层相接触并且导电地连接在一起。不是使用各自的接触插塞在多个源极接触部中的各源极接触部上施加源极电压，源极电压是通过连接层被施加在源极接触部(例如，与连接层相接触的源极接触部)上的，减少或消除对接触插塞的使用。可以减小源极结构的电阻。在连接层与源极接触部之间的接触区域可以足够大以进一步减小源极结构的电阻。在一些实施例中，连接层与在源极结构中的所有源极接触部相接触并且导电地连接到在源极结构中的所有源极接触部，进一步减小源极结构的电阻。连接层可以是在单个沉积工艺中形成的，简化了制造过程。
图1A示出根据一些实施例的示例性3D存储设备100的平面图。图1B示出在图1A中沿着C-D方向示出的3D存储设备100的横截面视图。图1C示出在图1A中沿着A-B方向示出的3D存储设备100的横截面视图。如图1A所示，3D存储设备100可以包括核心区，在其中一个或多个(例如，一对)源极区22沿着x方向延伸。可以在各源极区22中形成源极结构。一个或多个块区21可以在该对源极区22之间，其中在块区21中形成多个存储单元。可以在各块区21中形成存储块。
如图1A-1C所示，3D存储设备100可以包括衬底102和在衬底102之上的叠层结构111。在块区21中，叠层结构111可以包括在衬底102之上交错的多个导体层123和多个绝缘层124。在块区21中，叠层结构111还可以包括沿着垂直方向(例如，z方向)延伸穿过叠层结构111到衬底102中的多个沟道结构110。各沟道结构110可以包括在底部处的外延部分、在顶部处的漏极结构和在外延部分与漏极结构之间的半导体沟道。半导体沟道可以包括存储器膜、半导体层和电介质核心。外延部分可以与衬底102相接触并且导电地连接到衬底102。半导体沟道可以与漏极结构和外延部分相接触并且导电地连接到漏极结构和外延部分。多个存储单元可以是通过半导体沟道和控制导体层来形成的。
可以在源极区22中形成源极结构以沿着x方向延伸。源极结构可以包括多个源极接触部104，各源极接触部104在各自的绝缘结构(未示出)中。源极接触部104和在一个源极区22中(例如，在同一源极结构内)形成的各自的绝缘结构可以是沿着x方向对齐的。源极结构可以均垂直地延伸穿过叠层结构111，各源极结构与衬底102相接触并且导电地连接到衬底102。源极电压可以是通过源极结构和衬底102施加到存储单元。3D存储设备100可以包括一个或多个支撑结构220，所述支撑结构220沿着x方向对齐并且将源极结构划分成多个源极接触部104，各源极结构104在各自的绝缘结构中。在一些实施例中，支撑结构220包括切口结构114和在切口结构114与衬底102之间的部分叠层221。部分叠层221可以包括在衬底102之上的交错的多个导体部分223和绝缘部分224。各支撑结构220可以沿着y方向与邻近存储块(或块区21)相接触并且沿着x方向与各自的源极结构的邻近绝缘结构相接触。支撑结构220可以在源极结构和导体层123的形成期间提供对3D存储设备100的支撑。3D存储设备100可以进一步包括与至少两个邻近源极接触部104相接触并且导电地连接到至少两个邻近源极接触部104的连接层108，以及沿着x方向围绕连接层108的电介质覆盖层115。电介质覆盖层115可以在x-y平面中使连接层108与其它结构或设备绝缘。可以在连接层108上的期望位置处形成用于导电地施加源极电压的接触插塞(未示出)。在一些实施例中，电介质覆盖层115还覆盖块区21的至少一部分。在一些实施例中，电介质覆盖层115覆盖在块区21中的所有沟道结构110。用于导电地施加漏极电压的接触插塞(未示出)可以是穿过电介质覆盖层115延伸来形成的，以及形成与沟道结构110的接触。为了便于说明，没有描绘在块区21中的电介质覆盖层115的覆盖。在一些实施例中，连接层108在源极结构中的所有源极接触部104之上并且与所有源极接触部104相接触，使得源极电压可以通过连接层108施加在源极结构中的所有源极接触部104上。与使用各自的接触插塞将源极电压施加到各源极接触部104上相比，减小了源极结构的电阻。下文描述了图1A-1C所示的各结构的细节。
衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上镓(GOI)或任何其它适当的材料。在一些实施例中，衬底202是变薄的衬底(例如，半导体层)，其是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合来变薄的。在一些实施例中，衬底102包括硅。
沟道结构110可以形成阵列，以及均可以在衬底102之上垂直地延伸。沟道结构110可以延伸穿过多个对，各对包括导体层123和绝缘层124(在本文被称为“导体/绝缘层对”)。至少在沿着水平方向(例如，x方向和/或y方向)的一侧上，叠层结构111可以包括阶梯结构(未示出)。在叠层结构111中的导体/绝缘层对的数量(例如32、64、96或128)确定在3D存储设备100中的存储单元的数量。在一些实施例中，在叠层结构111中的导体层123和绝缘层124沿着垂直方向交替地布置在块区21中。导体层123可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。绝缘层124可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，导体层123可以包括具有多个顶部选择导体层的顶部导体层和具有多个底部选择导体层的底部导体层。顶部选择导体层可以起顶部选择栅极电极的作用，以及底部选择导体层可以起底部选择栅极电极的作用。在顶部导体层与底部导体层之间的导体层123可以起选择栅极电极的作用，并且形成具有交叉沟道结构110的存储单元。顶部选择栅极电极和底部选择栅极电极可以分别被施加有期望的电压以选择期望的存储块/指状物/页面。
沟道结构110可以包括垂直延伸穿过叠层结构111的半导体沟道。半导体沟道可以包括填充有沟道形成结构(例如，半导体材料(例如，作为半导体层)和电介质材料(例如，作为存储器膜))的沟道孔。在一些实施例中，半导体层包括硅，诸如非晶形硅、多晶硅或单晶硅。在一些实施例中，存储器膜是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻挡层的复合层。半导体沟道的沟道孔的剩余空间可以部分地或全部被填充有包括电介质材料(诸如氧化硅)的电介质核心。半导体沟道可以具有圆柱体形状(例如，立柱形状)。根据一些实施例，电介质核心、半导体层、隧穿层、存储层和阻挡层是以这个顺序从立柱的中心朝着外表面径向地布置的。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储层可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构110进一步包括在沟道结构110的下部分中(例如，底部的下端处)的外延部分(例如，半导体插塞)。如在本文中使用的，当衬底102位于3D存储设备100的最低平面中时，组件(例如，沟道结构110)的“上端”是在垂直方向上更远离衬底102的端部，以及组件(例如，沟道结构110)的“下端”是在垂直方向上更接近衬底102的端部。外延部分可以包括在任何适当的方向上从衬底102外延地生长的半导体材料，诸如硅。应当理解的是，在一些实施例中，外延部分包括单晶硅，与衬底202相同的材料。换句话说，外延部分可以包括从衬底102生长的外延地生长的半导体层。外延部分还可以包括与衬底102不同的材料。在一些实施例中，外延部分包括硅、锗和硅锗中的至少一者。在一些实施例中，外延部分的一部分在衬底102的顶表面上方并且与半导体沟道相接触。外延部分可以导电地连接到半导体沟道。在一些实施例中，外延部分的顶表面位于底部绝缘层124(例如，在叠层结构111的底部处的绝缘层)的顶表面与底表面之间。
在一些实施例中，沟道结构110进一步包括在沟道结构110的上部分中(例如，在上端处)的漏极结构(例如，沟道插塞)。漏极结构可以与半导体沟道的上端相接触并且可以导电地连接到半导体沟道。漏极结构可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，漏极结构包括填充有Ti/TiN或Ta/TaN作为粘附层和填充有钨作为导电材料的开口。通过在3D存储设备100的制造期间覆盖半导体沟道的上端，漏极结构可以起蚀刻停止层的作用，以防止对在半导体沟道中填充的电介质(诸如氧化硅和氮化硅)的蚀刻。
如图1A-1C所示，可以在源极区22中形成源极结构。沿着x方向对齐的源极结构可以包括多个源极接触部104，源极接触部104均在各自的绝缘结构(未示出)中。各源极接触部104可以与衬底102相接触并且导电地连接到衬底102。绝缘结构可以使各自的源极接触部104与在邻近块区21中的导体层123绝缘。在一些实施例中，源极接触部104包括多晶硅、铝、钴、铜和硅化物中的至少一者。绝缘结构可以包括适当的电介质材料，诸如氧化硅、氮化硅和氮氧化硅中的一者或多者。
一个或多个支撑结构220可以沿着x方向分布在各自的源极结构中。在一些实施例中，支撑结构220将各自的源极结构划分成多个源极接触部104，各源极接触部104在各自的绝缘结构(例如，围绕源极接触部104的绝缘结构)中。在一些实施例中，各源极接触部104和各自的绝缘结构是通过支撑结构220来与另一源极接触部104和另一绝缘结构分离的。与在邻近块区21中的叠层结构111的部分相接触的支撑结构220可以包括切口结构114和在切口结构114之下的部分叠层221。在一些实施例中，部分叠层221包括交错的多个导体部分223和多个绝缘部分224。在一些实施例中，切口结构114沿着y方向的宽度可以大于、等于或小于源极接触部104和各自的绝缘结构的总宽度(例如，源极结构的宽度)。在一些实施例中，切口结构114沿着y方向的宽度等于或小于源极结构的宽度。在一些实施例中，切口结构114沿着z方向的厚度t可以在两个导体/绝缘对(即，交错的两个导体层123和两个绝缘层124)与四个导体/绝缘对(即，交错的四个导体层123和四个绝缘层124)之间。切口结构114可以与在邻近块区21中的多个交错的导体层123和绝缘层124相接触。导体部分223和绝缘部分224可以分别与在邻近块区21中的相同层次的相应的导体层123和绝缘层124相接触。在一些实施例中，源极接触部104的顶表面沿着z方向低于支撑结构220的顶表面。在一些实施例中，同一源极结构的所有源极接触部104的顶表面低于所有支撑结构220的顶表面。在一些实施例中，支撑结构220包括在切口结构114之下的间隔体层225和周围的部分叠层221。间隔体层225可以提供在部分叠层221与邻近源极接触部104之间的进一步的绝缘。
各源极结构可以进一步包括在至少两个邻近源极接触部104之上并且与至少两个邻近源极接触部104相接触的连接层108。例如，连接层108可以与一对或多对邻近源极接触部104相接触并且导电地连接到一对或多对邻近源极接触部104。连接层108可以导电地连接到其所相接触的源极接触部104。在一些实施例中，连接层108部分地或全部覆盖其相接触的源极接触部104。在一些实施例中，连接层108部分地覆盖其沿着y方向所相接触的源极接触部104。如图1A-1C所示，连接层108可以在两个邻近源极接触部104和在两个邻近源极接触部104之间的支撑结构220之上。例如，连接层108可以部分地或全部覆盖两个邻近源极接触部104和在两个邻近源极接触部104之间的支撑结构220。与源极接触部104相接触并且导电地连接到源极接触部104的连接层108的部分可以称为连接层108的第一部分108-1。与支撑结构220相接触的连接层108的部分可以称为连接层108的第二部分108-2。在一些实施例中，连接层108的第二部分108-2可以与一对第一部分108-1(例如，沿着x方向在第二部分108-2的两侧上的邻近第一部分108-1)相接触并且导电地连接到该对第一部分108-1。在一些实施例中，连接层108可以包括沿着x方向彼此相接触并且互相导电地连接的多个第一部分108-1和多个第二部分108-2。
连接层108可以具有平齐的顶表面。例如，连接层108的第二部分108-2的顶表面可以沿着z方向与连接层108的第一部分108-1的顶表面共面。在一些实施例中，连接层108的顶表面(例如，连接层108的第一部分108-1和第二部分108-2的顶表面)可以高于支撑结构220的顶表面(或切口结构114的顶表面)。
在一些实施例中，连接层108可以包括不只一个区段，各区段包括彼此相接触的至少一个第二部分108-2和多个第一部分108-1。各区段可以在源极结构的一对或多对邻近源极接触部104之上并且与该一对或多对邻近源极接触部104相接触。例如，连接到连接层108的不同区段的一对或多对邻近源极接触部104可以是由不与连接层108相接触的一个或多个源极接触部104来分离的。在连接层108中的特定数量的区段应当是基于3D存储设备100的设计和/或制造来确定的，以及不应当被本公开内容的实施例限制。在一些实施例中，连接层108可以在各自的源极结构中的所有源极接触部104之上并且与所有源极接触部104相接触。源极电压可以施加在源极结构的第二部分108-2上，所以连接到连接层108的所有源极接触部104可以被施加有源极电压。
在一些实施例中，连接层108(或其区段，如果有的话)沿着y方向的宽度可以改变，取决于3D存储设备100的设计和/或制造过程。在一些实施例中，连接层108可以部分地覆盖在下面的源极接触部104。也就是说，连接层108沿着y方向的宽度等于或小于源极结构沿着y方向的宽度。在一些实施例中，沿着y方向，连接层108的宽度小于源极结构的宽度。在一些实施例中，电介质覆盖层115可以沿着x方向围绕连接层108，使得连接层108沿着各种横向方向(例如，沿着x-y平面)与其它设备或结构绝缘。连接层108可以具有沿着x方向的一致的宽度或变化的宽度。例如，取决于设计和/或制造过程，连接层108可以有具有沿着y方向的一致宽度的“条”形状。在另一示例中，连接层108的不同区段和/或部分可以具有沿着y方向的不同宽度。在一些实施例中，在连接层108上形成导电插塞(现在示出，用于将源极电压施加在连接层108上)。在一些实施例中，电介质覆盖层115可以部分地位于块区21中。在一些实施例中，电介质覆盖层115覆盖在块区21中的所有沟道结构110。用于导电地施加漏极电压的接触插塞(未示出)可以是随后延伸穿过电介质覆盖层115来形成的，以及形成与沟道结构110的接触。
在一些实施例中，切口结构114包括不同于牺牲层的适当材料。在形成导体层123和导体部分223的栅极替换过程期间，切口结构114可以保持免于对牺牲层的蚀刻。在一些实施例中，切口结构114包括氧化硅、氮化硅和/或氮氧化硅中的一者或多者。在一些实施例中，导体部分223可以包括与在邻近块区21中的导体层123相同的材料，以及绝缘部分224可以包括与在邻近块区21中的绝缘层124相同的材料。例如，导体部分223可以包括钨、铝、钴、铜、多晶硅和硅化物中的一者或多者，以及绝缘部分224可以包括氧化硅、氮化硅和/或氮氧化硅中的一者或多者。在一些实施例中，连接层108包括钨、铝、钴、铜、多晶硅和硅化物中的一者或多者。在一些实施例中，源极接触部104包括多晶硅，以及连接层108包括钨。在一些实施例中，电介质覆盖层115包括氧化硅。在一些实施例中，3D存储设备100包括在源极接触部104与连接层108之间的粘附层，例如TiN，以提高在源极接触部104与连接层108之间的粘附力和/或导电性。在一些实施例中，3D存储设备100包括在源极接触部104的各自的绝缘结构与支撑结构220之间的另一粘附层，例如TiN，以提高在绝缘结构与支撑结构220之间的粘附力。
3D存储设备100可以是单片3D存储设备的部分。术语“单片”意指3D存储设备的组件(例如，外围设备和存储阵列设备)是在单个衬底上形成的。对于单片3D存储设备，由于外围设备处理和存储阵列设备处理的卷绕，制造遇到额外的限制。例如，对存储阵列设备(例如，NAND沟道结构)的制造是通过与在同一衬底上已经形成或将要形成的外围设备相关联的热预算来约束的。
或者，3D存储设备100可以是非单片3D存储设备的部分，在其中组件(例如，外围设备和存储阵列设备)可以是单独地在不同的衬底上形成并且然后例如以面对面方式被键合的。在一些实施例中，存储阵列设备衬底(例如，衬底102)保持作为键合的非单片3D存储设备的衬底，以及外围设备(例如，包括用于促进3D存储设备100的操作的任何适当的数字、模拟和/或混合信号外围电路，诸如页面缓冲器、解码器和锁存器；未示出)被翻转并且面向下朝着存储阵列设备(例如，NAND存储器串)用于混合键合。应当理解的是，在一些实施例中，存储阵列设备衬底(例如，衬底102)被翻转并且面向下朝着外围设备(未示出)用于混合键合，使得在键合的非单片3D存储设备中，存储阵列设备在外围设备之上。存储阵列设备衬底(例如，衬底102)可以是变薄的衬底(其不是键合的非单片3D存储设备的衬底)，以及非单片3D存储设备的后段制程(BEOL)互连可以是在变薄的存储阵列设备衬底的背面上形成的。
图7A示出用于在制造过程中使用的蚀刻掩模的示例性图案集700。图7B示出图案集的单元750的放大视图。在图案集700中的图案可以在制造过程的不同阶段中使用以形成3D存储设备100。在各种实施例中取决于在图案化工艺中使用的光刻胶的类型，在图案集700中的图案均可以是蚀刻掩模的一部分或用于确定蚀刻掩模的图案。例如，如果负性光刻胶用于图案化，则在图案集700中的图案可以用作蚀刻掩模的部分；如果正性光刻胶用于图案化，则在图案集700中的图案可以是用于确定蚀刻掩模的互补图案。应当注意的是，在图7A和图7B中所示的形状、尺寸和比率是出于说明性目的且不按比例。
如图7A所示，图案集700包括图案702、704、706和708。特别地，图案702可以用于对缝隙结构的缝隙开口进行图案化，图案704可以用于对连接层108进行图案化，图案706可以用于对切口结构114进行图案化，以及图案708可以用于形成与连接层108和外围电路相接触并且导电地连接到连接层108和外围电路的接触插塞。图案集700可以包括用于形成切口结构114、缝隙开口和连接层108的多个重复单元，例如750。图案702、704和706的尺寸可以是基于制造过程来确定的，以及不应当被本公开内容的实施例限制。
图7B示出重复单元750，其示出各图案的细节，例如覆盖。取决于制造过程，如果切口结构114用作为蚀刻掩模以形成缝隙开口，则图案706沿着y方向的宽度W1可以等于或大于缝隙开口的宽度，以便随后形成的支撑结构220与块区21相接触。如果单独的蚀刻掩模(例如，图案702)用作为蚀刻掩模以形成缝隙开口，则图案706的宽度W1可以小于、等于或大于图案702的宽度W2；以及图案706的长度D1可以大于或等于在图案702的两个部分之间的长度D2，以便图案702的两个部分都可以与图案706重叠以确保缝隙开口和支撑结构220在x-y平面具有期望的尺寸。图案704的宽度W3可以小于或等于图案706的宽度W1和图案702的宽度W2，以确保连接层108是由随后形成的电介质覆盖层115有效地限制/绝缘的。图案704的长度D3可以分别等于或大于长度D2和长度D1，以确保在切口结构114之上完全移除了电介质覆盖层的材料。在一些实施例中，W3<W1<W2以及D2<D1<D3。下文可以在用于形成3D存储设备100的制造过程中描述应用图案的顺序。
根据一些实施例，图2-图6示出用以形成3D存储设备100的制造过程，以及图9示出制造过程的流程图900。为了便于说明，图7A和图7B连同图206一起被示出以描述制造过程。
在过程的开始处，在叠层结构中形成至少一个切口结构(操作902)。图2A和图2B示出相应的结构200。
如图在2A和图2B中所示，切口结构114是在叠层结构111中形成的。叠层结构111可以具有在衬底102之上形成的交错的初始牺牲层133i和初始绝缘层134i的电介质叠层。初始牺牲层133i可以用于随后对导体层123的形成。初始绝缘层134i可以用于随后对绝缘层124的形成。在一些实施例中，叠层结构111包括在叠层结构111的顶表面上的第一电介质覆盖层(未示出)。3D存储设备100可以包括用于形成沟道结构110的沟道区。沟道区可以包括多个源极区22和在邻近源极区22之间的阻挡区21。
叠层结构111可以具有阶梯结构。可以通过使用蚀刻掩模(例如，在材料叠层之上的图案化的PR层)对包括多个交错的牺牲材料层和绝缘材料层的材料叠层重复地进行蚀刻来形成阶梯结构。可以通过将牺牲材料的层和绝缘材料的层交替地沉积在衬底102之上来形成交错的牺牲材料层和绝缘材料层，直到达到期望的数量的层为止。牺牲材料层和绝缘材料层可以具有相同或不同的厚度。在一些实施例中，牺牲材料层和在下面的绝缘材料层被称为电介质对。在一些实施例中，一个或多个电介质对可以形成一个层次/阶梯。在阶梯结构的形成期间，PR层被修剪(例如，从材料叠层的边界、常常从所有方向递增地和向内被蚀刻)以及用作为用于对材料叠层的被暴露部分进行蚀刻的蚀刻掩模。所修剪的PR的数量可以直接地与阶梯的尺寸有关(例如，是决定性的)。可以使用适当的蚀刻(例如，各向同性干法蚀刻，诸如湿法蚀刻)来获得对PR层的修剪。可以连续地形成和修剪一个或多个PR层，用于形成阶梯结构。在对PR层的修剪之后，可以使用适当的蚀刻剂来蚀刻各电介质对，以移除牺牲材料层和在下面的绝缘材料层的一部分。所蚀刻的牺牲材料层和绝缘材料层可以形成初始牺牲层133i和初始绝缘层134i。然后可以移除PR层。
绝缘材料层和牺牲材料层可以在随后的栅极替换过程期间具有不同的蚀刻选择性。在一些实施例中，绝缘材料层和牺牲材料层包括不同的材料。在一些实施例中，绝缘材料层包括氧化硅，以及对绝缘材料层的沉积包括化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)和溅射中的一者或多者。在一些实施例中，牺牲材料层包括氮化硅，以及对绝缘材料层的沉积包括CVD、PVD、ALD和溅射中的一者或多者。在一些实施例中，对牺牲材料层和绝缘材料层的蚀刻包括一个或多个适当的各向异性蚀刻工艺，例如干法蚀刻。
可以在形成切口结构114之前或之后在块区21中形成多个沟道结构110。可以在形成导体层123之前形成沟道结构110。作为示例，在形成切口结构114之前形成沟道结构110。为了形成沟道结构110，可以形成垂直地延伸穿过叠层结构111的多个沟道孔。在一些实施例中，多个沟道孔是穿过交错的初始牺牲层133i和初始绝缘层134i来形成的。可以通过使用蚀刻掩模(诸如图案化的PR层)执行各向异性蚀刻工艺以移除叠层结构的部分并且暴露衬底102，来形成多个沟道孔。在一些实施例中，沿着y方向在切口结构114的各侧上形成至少一个沟道孔。在一些实施例中，在各块区21中形成多个沟道孔。可以在各沟道孔的底部处形成凹进区，以通过在衬底102之上形成沟道孔的相同蚀刻工艺和/或通过单独的凹口蚀刻工艺来暴露衬底102的顶部。在一些实施例中，在各沟道孔的底部处(例如，在凹进区之上)形成半导体插塞。可以通过外延生长过程和/或沉积工艺来形成半导体插塞。在一些实施例中，半导体插塞是通过外延生长来形成的，以及被称为外延部分。可选地，可以执行凹口蚀刻(例如，干法蚀刻和/或湿法蚀刻)以移除在沟道孔的侧壁上的过量半导体材料和/或控制在期望的位置处的外延部分的顶表面。在一些实施例中，外延部分的顶表面位于底部初始绝缘层134i的顶表面与底表面之间。
在一些实施例中，通过执行适当的蚀刻工艺(例如，各向异性蚀刻工艺(例如，干法蚀刻))和/或各向同性蚀刻工艺(湿法蚀刻)来形成沟道孔。在一些实施例中，外延部分包括通过从衬底102外延地生长来形成的单晶硅。在一些实施例中，外延部分包括通过沉积工艺形成的多晶硅。外延地生长的外延部分的形成可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。所沉积的外延部分的形成可以包括但不限于CVD、PVD和/或ALD。
在一些实施例中，半导体沟道在沟道孔中的外延部分之上形成并且与该外延部分相接触。半导体沟道可以包括具有存储器膜(例如，包括阻挡层、存储层和隧穿层)的沟道形成结构、在外延部分之上形成并且连接该外延部分的半导体层，和填满沟道孔的其余部分的电介质核心。在一些实施例中，首先沉积存储器膜以覆盖沟道孔的侧壁和外延部分的顶表面，以及然后将半导体层沉积在存储器膜之上和外延部分上方。阻挡层、存储层和隧穿层可以是随后使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)以这个顺序来沉积的，以形成存储器膜。然后可以使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来在隧穿层上沉积半导体层。在一些实施例中，在对诸如氧化硅的半导体层的沉积之后通过沉积电介质材料来在沟道孔的剩余空间中填充电介质核心。
在一些实施例中，在各沟道孔的上部分中形成漏极结构。在一些实施例中，可以通过CMP、研磨、湿法蚀刻和/或干法蚀刻来移除在叠层结构111的顶表面上和在各沟道孔的上部分中的存储器膜、半导体层和电介质核心的部分，以在沟道孔的上部分中形成凹部，以便半导体沟道的顶表面可以在第一电介质覆盖层的顶表面与底表面之间。然后可以通过经由一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD、电镀、无电镀或其任何组合)将导电材料沉积到凹部中，来形成漏极结构。从而形成沟道结构110。随后可以通过半导体沟道和控制导体层的交叉来形成多个存储单元。可选地，执行平面化工艺(例如，干法蚀刻/湿法蚀刻和/或CMP)以移除在叠层结构111的顶表面上的过量材料。
可以在源极区22中形成彼此分离的一个或多个切割开口(cut opening)。图案706可以用于对切割开口进行图案化。切割开口的深度可以等于切口结构114的厚度t。在一些实施例中，t是在两个初始牺牲/绝缘层对与四个初始牺牲/绝缘层对的厚度之间的。t的值是基于3D存储设备100的设计和/或制造来确定的，以及不应当被本公开内容的实施例限制。在一些实施例中，执行各向异性蚀刻工艺(诸如干法蚀刻)以移除叠层结构111的一部分，直到达到期望的厚度t为止。在一些实施例中，一个或多个选择性蚀刻工艺用于移除叠层结构111的部分，所以切割开口的底表面可以停止在沿着z方向的期望的位置处(例如，在期望的初始绝缘层134i或初始牺牲层133i的顶表面上)。
沉积适当的电介质材料(诸如氧化硅)以填满切割开口并且形成相应的切口结构114。可以执行适当的沉积工艺(诸如CVD、ALD、PVD、溅射或其组合)以沉积电介质材料。在一些实施例中，通过ALD来沉积切口结构114。可选地，执行平面化工艺(例如，CMP和/或凹口蚀刻)以移除在叠层结构111之上的任何过量材料。
返回参考图9，在形成切口结构之后，在一个或多个切口结构之上形成图案化的覆盖材料层，以及在各切口结构之上形成开口(操作904)。图3A-3C示出相应的结构300。
如图3A和3B所示，在各源极区22中形成图案化的覆盖材料层215，覆盖在各自的源极区22中的各切口结构114。可以在图案化的覆盖材料层215中的各切口结构114上形成开口214。图案704可以用于对开口214的形成。沿着y方向，图案化的覆盖材料层215的宽度d1可以大于随后形成的连接层108的期望宽度。在一些实施例中，宽度d1可以等于或大于随后形成的源极结构的宽度。开口214的深度t1可以小于或等于沿着z方向的图案化的覆盖材料层215的厚度。在一些实施例中，深度t1小于图案化的覆盖材料层215的厚度，以及图案化的覆盖材料层215不暴露切口结构114。在一些实施例中，沿着x方向，开口214的长度l1大于切口结构114的长度(返回参考图7B和对图案704和706的描述)，使得开口214可以沿着x方向完全覆盖切口结构114。切口结构114和开口214的尺寸可使图案化的覆盖材料层215的部分在形成连接层108的空间中沿着x方向被完全移除。在一些实施例中，沿着y方向，开口214的宽度d2可以小于图案化的覆盖材料层215的宽度d1。
可以通过沉积覆盖材料层来形成图案化的覆盖材料层215以覆盖至少源极区22并且执行图案化工艺以将覆盖材料层的部分移除并且形成开口214。可以通过相同的图案化工艺或不同的图案化工艺来将覆盖材料层在源极区22外部的任何部分移除。可以通过CVD、ALD、PVD、溅射中的一者或多者或其组合来沉积覆盖材料层。在一些实施例中，图案化工艺包括光刻工艺(例如，使用图案704)和蚀刻工艺，例如，干法蚀刻和/或湿法蚀刻。可以控制用于蚀刻开口214的时间，所以深度t1可以达到期望值。
返回参考图9，在形成图案化的覆盖材料层之后，将叠层结构和图案化的覆盖材料层的部分移除以形成缝隙结构、至少一个初始支撑结构和覆盖层(操作906)。将缝隙结构划分成多个缝隙开口的至少一个初始支撑结构均具有切口结构和在切口结构下面的交错的多个牺牲部分和多个绝缘部分。图4A和4B示出相应的结构400。
如图4A和4B所示，叠层结构111和图案化的覆盖材料层215的在源极区22中并且邻近于各开口214的部分被移除以形成缝隙结构106，其暴露衬底102。可以从图案化的覆盖材料层215的蚀刻来形成沿着x方向延伸的电介质覆盖层115。电介质覆盖层115可以在沿着y方向在两侧上围绕缝隙结构106。在一些实施例中，电介质覆盖层115的顶表面可以高于沿着z方向的支撑结构220的顶表面。在一些实施例中，沿着z-x平面，电介质覆盖层115的侧壁可以与各自的缝隙开口的侧壁共面。图案702可以用于将缝隙结构106和电介质覆盖层115图案化。也就是说，叠层结构111和图案化的覆盖材料层215的在源极区22中并且邻近于切口结构114的部分被移除以形成缝隙结构106，使得开口214沿着x方向与邻近缝隙开口相接触。切口结构114和在下面的交错的牺牲部分和绝缘部分224(例如，在对缝隙结构106的蚀刻之后的初始牺牲层133i和初始绝缘层134i的剩余部分)可以形成初始支撑结构。牺牲部分和绝缘部分224可以均与在邻近阻挡区21中的相同层次的牺牲层和绝缘层124相接触。在一些实施例中，切口结构114还可以包括在切口结构114上的图案化的覆盖材料层215的任何剩余部分。一个或多个初始支撑结构可有以将缝隙结构106划分成多个缝隙开口，各缝隙开口暴露衬底102和邻近块区21的交错的牺牲层和绝缘层。取决于制造过程，沿着y方向，切口结构114的宽度可以小于、等于或大于缝隙结构106的宽度。可以执行适当的各向异性蚀刻工艺(例如，干法蚀刻)以形成缝隙结构106。
返回参考图9，在形成缝隙结构和初始支撑结构之后，利用导体部分和导体层替代在各初始支撑结构中的牺牲部分和在各块区中的牺牲层，形成至少一个支撑结构和多个存储块(操作908)。图4A和4B示出相应的结构400。
如图4A和4B所示，利用多个导体部分223替代在各初始支撑结构中的牺牲部分。利用多个导体层123替代在各块区21中的牺牲层(返回参考图1C)。可以执行各向同性蚀刻工艺(例如，湿法蚀刻)以穿过缝隙结构106移除牺牲部分和牺牲层。可以通过移除牺牲层来在各块区21中形成多个横向凹部，以及可以通过移除牺牲部分来在各初始支撑结构中形成多个凹进部分。然后可以沉积导体材料以填满横向凹部和凹进部分，形成在各块区中的多个导体层123和在各初始支撑结构中的多个导体部分223。因此，可以形成具有多个交错的导体部分223和绝缘部分224的部分叠层221。可以形成具有切口结构114和在下面的部分叠层221的支撑结构220。可选地，间隔体层225被形成为围绕交错的导体部分223和绝缘部分224，进一步使导体部分223与随后形成的源极结构隔离。在一些实施例中，当没有形成间隔体层225时，源极接触部104的绝缘结构提供在源极接触部104与导体部分223之间的电绝缘。在一些实施例中，导体材料和间隔体层225均是通过CVD、PVD、ALD和溅射中的至少一者被沉积的。
返回参考图9，在形成支撑结构和导体层之后，在缝隙结构中形成源极结构(操作910)。图5A和5B示出相应的结构500。
如图5A和5B所示，在缝隙结构106中形成源极结构。源极结构可以包括在缝隙结构106的各缝隙开口中的绝缘结构和在各绝缘结构中的源极接触部104。各源极接触部104的顶表面可以低于支撑结构220(或切口结构114)的顶表面。在一些实施例中，源极接触部104的顶表面可以彼此共面，以及可以位于切口结构114的顶表面与底表面之间。可选地，在形成源极结构之前，将粘附层(未示出)沉积在支撑结构220的顶表面和/或侧壁之上。在一些实施例中，绝缘结构包括氧化硅，以及源极接触部104包括多晶硅。绝缘结构和源极接触部104可以均通过CVD、PVD、ALD和溅射中的一者或多者被沉积。可以在绝缘结构上执行凹口蚀刻工艺以暴露衬底102，使得各自的源极接触部104可以与衬底102相接触。可选地，执行凹口蚀刻工艺、干法蚀刻和/或湿法蚀刻以在沉积粘附层之前移除源极接触部104的过量材料，例如以确保源极接触部104的顶表面的期望的垂直位置。在一些实施例中，粘附层包括TiN并且是通过CVD、PVD、ALD、电镀和溅射中的一者或多者被沉积的。在一些实施例中，源极接触部104的顶表面可以低于支撑结构220(或在这个操作中的切口结构114)的顶表面。可选地，可以执行凹口蚀刻工艺来对源极接触部104进行回蚀刻，以形成在缝隙结构106中的足够空间用于形成连接层108。
返回参考图9，在形成源极结构之后，利用导电材料填充由缝隙结构的其余部分和电介质覆盖层形成的空间以形成连接层(操作912)。图6A和6B示出相应的结构600。
如图6A-6C所示，在源极区22中，由缝隙结构106的其余部分(例如，未填充有源极接触部104和绝缘结构的缝隙结构的部分)和电介质覆盖层115形成的空间可以被填充有适当的导电材料，形成连接层108。空间可以具有“沟槽状”形状，以及可以包括缝隙结构106的在源极结构上的部分和由电介质覆盖层115的围绕物形成的空间。例如，沿着z-x平面，不与各自的源极结构相接触的电介质覆盖层115的侧壁和缝隙开口的侧壁可以沿着z-x平面形成空间的一对侧壁。在一些实施例中，电介质覆盖层115还覆盖块区21的至少一部分。在一些实施例中，电介质覆盖层115覆盖在块区21中的所有沟道结构110。缝隙结构106的其余部分的底表面(例如，源极结构和切口结构114的顶表面)可以形成空间的底表面。导电材料可以沉积在至少一对邻近源极接触部104和在任一对各自的源极接触部104之间的支撑结构220上。在一些实施例中，导电材料被沉积以填满在整个源极区22中的空间，所以连接层108与在源极区22中的所有源极接触部104和支撑结构220相接触。连接层108在源极接触部104之上的部分可以被称为连接层108的第一部分108-1，以及连接层108在支撑结构220之上的部分可以被称为连接层108的第二部分108-2。连接层108的第二部分108-2可以沿着x方向与连接层108的邻近第一部分108-1相接触。可选地，在形成连接层108之前，将粘附层(未示出)沉积在源极接触部104的顶表面之上。
在一些实施例中，导电材料包括钨、铝、铜、钴、多晶硅和硅化物中的一者或多者。可以通过CVD、PVD、ALD、溅射和/或电镀中的一者或多者来沉积导电材料和任何粘附层。在一些实施例中，源极接触部104包括多晶硅，以及连接层108包括钨。可选地，执行平面化工艺(例如，CMP和/或凹口蚀刻)以移除在连接层108之上的任何过量材料。在一些实施例中，连接层108的第一部分108-1和第二部分108-2的顶表面可以在x-y平面中是共面的。在一些实施例中，连接层108的顶表面(例如，包括连接层108的第一部分108-1和第二部分108-2的顶表面)可以与各自的电介质覆盖层115的顶表面共面。在一些实施例中，连接层108的顶表面沿着z方向高于支撑结构220的顶表面。
在一些实施例中，3D存储设备包括存储叠层、多个沟道结构和源极结构。存储叠层在衬底之上并且包括交错的多个导体层和多个绝缘层。多个沟道结构在存储叠层中垂直地延伸。源极结构在存储叠层中延伸。源极结构包括多个源极接触部，各源极接触部在各自的绝缘结构中，以及多个源极接触部中的两个邻近源极接触部通过连接层互相导电地连接。连接层的一对第一部分在多个源极接触部中的两个邻近源极接触部之上，以及连接层的第二部分在多个源极接触部中的两个邻近源极之间。连接层的该对第一部分的顶表面与连接层的第二部分的顶表面共面。
在一些实施例中，连接层包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
在一些实施例中，连接层在多个源极接触部中的各源极接触部之上并且与多个源极接触部中的各源极接触部相接触。
在一些实施例中，3D存储设备进一步包括沿着横向方向围绕连接层的覆盖层，连接层沿着该横向方向延伸。
在一些实施例中，沿着与连接层延伸所沿着的横向方向垂直的横向方向，连接层的宽度等于或小于源极结构的宽度。
在一些实施例中，源极结构还包括在多个源极接触部中的两个邻近源极接触部之间并且被连接层的第二部分覆盖的支撑结构，支撑结构与邻近于源极结构的存储块相接触。
在一些实施例中，连接层的该对第一部分和第二部分的顶表面沿着垂直方向高于支撑结构的顶表面。
在一些实施例中，支撑结构包括在交错的多个导体部分和多个绝缘部分之上的切口结构。多个导体部分中的各导体部分可以与在邻近于源极结构的存储块中的相应的导体层相接触。多个绝缘部分中的各绝缘部分可以与在邻近于源极结构的存储块中的相应的绝缘层相接触。
在一些实施例中，支撑结构包括与交错的多个导体部分和绝缘部分相接触并且围绕交错的多个导体部分和绝缘部分的间隔体层。
在一些实施例中，切口结构包括氧化硅。
在一些实施例中，切口结构的厚度在交错的两个导体层和两个绝缘层与交错的四个导体层和四个绝缘层之间。在一些实施例中，沿着与连接层延伸所沿着的横向方向垂直的横向方向，切口结构的宽度等于或小于源极结构的宽度。
在一些实施例中，多个源极接触部包括钴、铝、铜、硅化物或多晶硅中的至少一者。
在一些实施例中，3D存储设备还包括粘附层，所述粘附层在多个源极接触部中的两个邻近源极接触部的绝缘结构与支撑结构之间并且在多个源极接触部中的两个邻近源极接触部与连接层之间。
在一些实施例中，粘附层包括氮化钛。
在一些实施例中，多个沟道结构均包括与衬底相接触并且导电地连接到衬底的外延部分、与外延部分相接触并且导电地连接到外延部分的半导体沟道和与半导体沟道相接触并且导电地连接到半导体沟道的漏极结构。
在一些实施例中，3D存储设备包括存储叠层、多个沟道结构和多个源极结构。存储叠层在衬底之上。存储叠层包括交错的多个导体层和多个绝缘层。多个沟道结构在存储叠层中垂直地延伸。多个源极结构在存储叠层中沿着横向方向平行地延伸。多个源极结构均包括：多个源极接触部，各源极接触部在各自的绝缘结构中；多个支撑结构，各支撑结构沿着横向方向与邻近绝缘结构相接触；以及导电地连接到多个源极接触部中的至少两个邻近源极接触部的连接层。连接层包括在多个源极接触部中的至少两个邻近源极接触部之上的至少两个第一部分以及在多个源极接触部中的至少两个邻近源极之间的至少一个第二部分。连接层的至少两个第一部分和至少一个第二部分的顶表面是彼此共面的。
在一些实施例中，连接层包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
在一些实施例中，连接层在多个各自的源极接触部中的各源极接触部之上并且与多个各自的源极接触部中的各源极接触部相接触。
在一些实施例中，3D存储设备还包括沿着横向方向围绕连接层的覆盖层，连接层沿着该横向方向延伸。
在一些实施例中，沿着与连接层延伸所沿着的横向方向垂直的另一横向方向，连接层的宽度等于或小于各自的源极结构的宽度。
在一些实施例中，多个支撑结构均包括在交错的多个导体部分和多个绝缘部分之上的切口结构。多个导体部分中的各导体部分可以与在邻近于各自的源极结构的存储块中的相应的导体层相接触。多个绝缘部分中的各绝缘部分可以与在邻近于各自的源极结构的存储块中的相应的导体层相接触。
在一些实施例中，连接层的至少两个第一部分和至少一个第二部分的顶表面沿着垂直方向高于多个支撑结构的顶表面。
在一些实施例中，切口结构包括氧化硅。
在一些实施例中，切口结构的厚度在交错的两个导体层和两个绝缘层与交错的四个导体层和四个绝缘层之间。在一些实施例中，沿着与各自的连接层延伸所沿着的横向方向垂直的横向方向，切口结构的宽度等于或小于各自的源极结构的宽度。
在一些实施例中，多个源极接触部包括钴、铝、铜、硅化物或多晶硅中的至少一者。
在一些实施例中，3D存储设备还包括粘附层，所述粘附层在多个源极接触部中的至少两个邻近源极接触部与连接层之间并且在多个源极接触部中的至少两个邻近源极接触部与支撑结构之间。
在一些实施例中，粘附层包括氮化钛。
在一些实施例中，多个沟道结构均包括与衬底相接触并且导电地连接到衬底的外延部分、与外延部分相接触并且导电地连接到外延部分的半导体沟道和与半导体沟道相接触并且导电地连接到半导体沟道的漏极结构。
在一些实施例中，用于形成3D存储设备的方法包括以下操作。在叠层结构中首先形成切口结构。叠层结构包括交错的多个初始牺牲层和多个初始绝缘层。在叠层结构之上形成图案化的覆盖材料层。图案化的覆盖材料层包括在切口结构之上的开口。叠层结构和图案化的覆盖材料层的邻近于开口的部分被移除以形成缝隙结构和初始支撑结构。初始支撑结构将缝隙结构划分成多个缝隙开口。穿过多个缝隙开口形成多个导体部分以形成支撑结构。在多个缝隙开口中的各缝隙开口中形成源极接触部。在多个缝隙开口中的各缝隙开口中的源极接触部之上和在支撑结构之上形成连接层。
在一些实施例中，形成切口结构包括使叠层结构图案化以形成在源极区中的切割开口以及沉积电介质材料以填满切割开口。
在一些实施例中，形成图案化的覆盖材料层包括沉积覆盖材料层以覆盖源极区，以及移除覆盖材料层的一部分以形成在切口结构之上的开口。
在一些实施例中，移除叠层结构和图案化的覆盖材料层的邻近于开口的部分包括移除叠层结构和图案化的覆盖材料层的在源极区中并且邻近于切口结构和开口的部分，使得开口与邻近缝隙开口相接触，多个缝隙开口中的各缝隙开口暴露衬底，切口结构和交错的多个牺牲部分和多个绝缘部分形成初始支撑结构，以及覆盖层是沿着横向方向围绕缝隙结构来形成的，缝隙结构在横向方向上延伸。
在一些实施例中，形成多个导体部分包括穿过多个缝隙开口移除在初始支撑结构中的多个牺牲部分以形成多个凹进部分。在一些实施例中，形成多个导体部分还包括沉积导体材料以填满多个凹进部分以形成多个导体部分，初始支撑结构形成支撑结构。
在一些实施例中，该方法还包括以形成多个导体部分的相同操作来形成在叠层结构的多个块部分中的多个导体层，使得多个块部分与初始支撑结构相接触。可以穿过经由多个缝隙开口移除在多个块部分中的多个牺牲层以形成多个横向凹部并且沉积导体材料以填满多个横向凹部以形成多个导体层，来形成多个导体层。
在一些实施例中，形成源极接触部包括将钴、铝、铜、硅化物或多晶硅中的至少一者沉积到各自的缝隙开口中，使得源极接触部的顶表面沿着垂直方向低于支撑结构的顶表面。
在一些实施例中，形成连接层包括沉积钨、钴、铝、铜、硅化物或多晶硅中的至少一者以填满由缝隙结构的未填充有源极结构和覆盖层的一部分形成的空间。
在一些实施例中，该方法还包括在多个缝隙开口中的各缝隙开口之间沉积粘附层以及在形成源极接触部之前在缝隙开口中形成绝缘结构。
对特定实施例的前述描述将如此揭露本领域技术人员可以通过应用在本领域的技能范围内的知识针对各种应用(诸如特定的实施例)来容易地进行修改和/或适应的本公开内容的一般性，而没有过度的实验、不背离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的改造和修改意图是在所公开的实施例的等效形式的含义和范围内。应当理解的是，在本文中的短语或术语是出于描述而非限制的目的，使得本说明书的术语或短语是要由熟练的技术人员根据本教导和指导来解释的。
上文已经借助于说明特定功能及其关系的实现方式的功能构建块描述了本公开内容的实施例。在本文中为了方便描述，这些功能构建块的边界已经被任意限定。只要特定功能及其关系被适当地执行，可以限定另外的边界。
概述和摘要章节可以阐述如发明人所设想的本公开内容的一个或多个但不是全部示例性实施例，以及因此并不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应当由上述示例性实施例中的任一者来限制，而是应当是仅根据以下权利要求及其等效物来限定的。

Claims (37)

1.一种三维(3D)存储设备，包括：
在衬底之上的存储叠层，所述存储叠层包括交错的多个导体层和多个绝缘层；
多个沟道结构，其在所述存储叠层中垂直地延伸；以及
源极结构，其在所述存储叠层中延伸，其中：
所述源极结构包括多个源极接触部，各源极接触部在各自的绝缘结构中，以及
所述多个源极接触部中的两个邻近源极接触部通过连接层互相导电地连接，所述连接层的一对第一部分在所述多个源极接触部中的所述两个邻近源极接触部之上，以及所述连接层的第二部分在所述多个源极接触部中的所述两个邻近源极之间，以及所述连接的所述一对第一部分的顶表面与所述连接层的所述第二部分的顶表面共面。
2.根据权利要求1所述的3D存储设备，其中，所述连接层包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
3.根据权利要求1或2所述的3D存储设备，其中，所述连接层在所述多个源极接触部中的各源极接触部之上并且与所述多个源极接触部中的各源极接触部相接触。
4.根据权利要求3所述的3D存储设备，还包括沿着横向方向围绕所述连接层的覆盖层，其中所述连接层沿着横向方向延伸。
5.根据权利要求4所述的3D存储设备，其中，沿着与所述连接层延伸所沿着的横向方向垂直的横向方向，所述连接层的宽度等于或小于所述源极结构的宽度。
6.根据权利要求1-5中的任一项所述的3D存储设备，其中，所述源极结构还包括在所述多个源极接触部中的所述两个邻近源极接触部之间并且被所述连接层的所述第二部分覆盖的支撑结构，所述支撑结构与邻近于所述源极结构的存储块相接触。
7.根据权利要求6所述的3D存储设备，其中，所述连接层的所述一对第一部分和所述第二部分的顶表面沿着垂直方向高于所述支撑结构的顶表面。
8.根据权利要求7所述的3D存储设备，其中，所述支撑结构包括在交错的多个导体部分和多个绝缘部分之上的切口结构，所述多个导体部分中的各导体部分与在邻近于所述源极结构的所述存储块中的相应的导体层相接触，以及所述多个绝缘部分中的各绝缘部分与在邻近于所述源极结构的所述存储块中的相应的绝缘层相接触。
9.根据权利要求8所述的3D存储设备，其中，所述支撑结构包括与所述交错的多个导体部分和绝缘部分相接触并且围绕所述交错的多个导体部分和绝缘部分的间隔体层。
10.根据权利要求8或9所述的3D存储设备，其中，所述切口结构包括氧化硅。
11.根据权利要求10所述的3D存储设备，其中：
所述切口结构的厚度在交错的两个导体层和两个绝缘层与交错的四个导体层和四个绝缘层之间；以及
沿着与所述连接层延伸所沿着的横向方向垂直的横向方向，所述切口结构的宽度等于或小于所述源极结构的宽度。
12.根据权利要求1-11中的任一项所述的3D存储设备，其中，所述多个源极接触部包括钴、铝、铜、硅化物或多晶硅中的至少一者。
13.根据权利要求12所述的3D存储设备，还包括粘附层，所述粘附层在所述多个源极接触部中的所述两个邻近源极接触部的绝缘结构与所述支撑结构之间并且在所述多个源极接触部中的所述两个邻近源极接触部与所述连接层之间。
14.根据权利要求13所述的3D存储设备，其中，所述粘附层包括氮化钛。
15.根据权利要求1所述的3D存储设备，其中，所述多个沟道结构均包括与所述衬底相接触并且导电地连接到所述衬底的外延部分、与所述外延部分相接触并且导电地连接到所述外延部分的半导体沟道和与所述半导体沟道相接触并且导电地连接到所述半导体沟道的漏极结构。
16.一种三维(3D)存储设备，包括：
在衬底之上的存储叠层，所述存储叠层包括交错的多个导体层和多个绝缘层；
多个沟道结构，其在所述存储叠层中垂直地延伸；以及
多个源极结构，其在所述存储叠层中沿着横向方向平行地延伸，其中，所述多个源极结构均包括：
多个源极接触部，各源极接触部在各自的绝缘结构中，
多个支撑结构，各支撑结构沿着横向方向与邻近绝缘结构相接触，以及
连接层，其导电地连接到所述多个源极接触部中的至少两个邻近源极接触部，所述连接层包括在所述多个源极接触部中的所述至少两个邻近源极接触部之上的至少两个第一部分以及在所述多个源极接触部中的所述至少两个邻近源极之间的至少一个第二部分，所述连接层的所述至少两个第一部分和所述至少一个第二部分的顶表面是彼此共面的。
17.根据权利要求16所述的3D存储设备，其中，所述连接层包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
18.根据权利要求16或17所述的3D存储设备，其中，所述连接层在多个各自的源极接触部中的各源极接触部之上并且与多个各自的源极接触部中的各源极接触部相接触。
19.根据权利要求18所述的3D存储设备，还包括沿着横向方向围绕所述连接层的覆盖层，其中所述连接层沿着横向方向延伸。
20.根据权利要求19所述的3D存储设备，其中，沿着与所述连接层延伸所沿着的横向方向垂直的另一横向方向，所述连接层的宽度等于或小于各自的源极结构的宽度。
21.根据权利要求16-20中的任一项所述的3D存储设备，其中，所述多个支撑结构均包括在交错的多个导体部分和多个绝缘部分之上的切口结构，所述多个导体部分中的各导体部分与在邻近于各自的源极结构的所述存储块中的相应的导体层相接触，所述多个绝缘部分中的各绝缘部分与在邻近于各自的源极结构的所述存储块中的相应的绝缘层相接触。
22.根据权利要求21所述的3D存储设备，其中，所述连接层的所述至少两个第一部分和所述至少一个第二部分的顶表面沿着垂直方向高于所述多个支撑结构的顶表面。
23.根据权利要求21或22所述的3D存储设备，其中，所述切口结构包括氧化硅。
24.根据权利要求23所述的3D存储设备，其中：
所述切口结构的厚度在交错的两个导体层和两个绝缘层与交错的四个导体层和四个绝缘层之间；以及
沿着与所述连接层延伸所沿着的横向方向垂直的横向方向，所述切口结构的宽度等于或小于各自的源极结构的宽度。
25.根据权利要求16-24中的任一项所述的3D存储设备，其中，所述多个源极接触部包括钴、铝、铜、硅化物或多晶硅中的至少一者。
26.根据权利要求25所述的3D存储设备，还包括粘附层，所述粘附层在所述多个源极接触部中的所述至少两个邻近源极接触部与所述连接层之间并且在所述多个源极接触部中的所述至少两个邻近源极接触部与所述支撑结构之间。
27.根据权利要求26所述的3D存储设备，其中，所述粘附层包括氮化钛。
28.根据权利要求16-27中的任一项所述的3D存储设备，其中，所述多个沟道结构均包括与所述衬底相接触并且导电地连接到所述衬底的外延部分、与所述外延部分相接触并且导电地连接到所述外延部分的半导体沟道和与所述半导体沟道相接触并且导电地连接到所述半导体沟道的漏极结构。
29.一种用于形成三维(3D)存储设备的方法，包括：
在叠层结构中形成切口结构，所述叠层结构包括交错的多个初始牺牲层和多个初始绝缘层；
在所述叠层结构之上形成图案化的覆盖材料层，所述图案化的覆盖材料层包括在所述切口结构之上的开口；
移除所述叠层结构和所述图案化的覆盖材料层的邻近于所述开口的部分以形成缝隙结构和初始支撑结构，所述初始支撑结构将所述缝隙结构划分成多个缝隙开口；
穿过所述多个缝隙开口形成多个导体部分以形成支撑结构；
在所述多个缝隙开口中的各缝隙开口中形成源极接触部；以及
在所述多个缝隙开口中的各缝隙开口中的源极接触部之上和在所述支撑结构之上形成连接层。
30.根据权利要求29所述的方法，其中，形成所述切口结构包括：
使所述叠层结构图案化以形成在源极区中的切割开口；以及
沉积电介质材料以填满所述切割开口。
31.根据权利要求30所述的方法，其中，形成所述图案化的覆盖材料层包括：
沉积覆盖材料层以覆盖所述源极区；以及
移除所述覆盖材料层的一部分以形成在所述切口结构之上的所述开口。
32.根据权利要求31所述的方法，其中，移除所述叠层结构和所述图案化的覆盖材料层的邻近于所述开口的部分包括移除所述叠层结构和所述图案化的覆盖材料层的在所述源极区中并且邻近于所述切口结构和所述开口的部分，使得：
所述开口与邻近缝隙开口相接触；
所述多个缝隙开口中的各缝隙开口暴露所述衬底；
所述切口结构和交错的多个牺牲部分和多个绝缘部分形成所述初始支撑结构；以及
覆盖层是沿着横向方向围绕所述缝隙结构来形成的，其中所述缝隙结构在横向方向上延伸。
33.根据权利要求29-32中的任一项所述的方法，其中，形成所述多个导体部分包括：
穿过所述多个缝隙开口移除在所述初始支撑结构中的所述多个牺牲部分以形成多个凹进部分；以及
沉积导体材料以填满所述多个凹进部分以形成所述多个导体层，所述初始支撑结构形成支撑结构。
34.根据权利要求33所述的方法，还包括以形成所述多个导体部分的相同操作来形成在所述叠层结构的多个块部分中的多个导体层，使得所述多个块部分与所述初始支撑结构相接触，其中，所述多个导体层是通过以下操作来形成的：
穿过所述多个狭缝开口移除在所述多个块部分中的多个牺牲层以形成多个横向凹部；以及
沉积所述导体材料以填满所述多个横向凹部，来形成所述多个导体层。
35.根据权利要求33或34所述的方法，其中，形成所述源极接触部包括将钴、铝、铜、硅化物或多晶硅中的至少一者沉积到各自的缝隙开口内，使得所述源极接触部的顶表面沿着所述垂直方向低于所述支撑结构的顶表面。
36.根据权利要求35所述的方法，其中，形成所述连接层包括沉积钨、钴、铝、铜、硅化物或多晶硅中的至少一者以填满由所述缝隙结构的未填充有所述源极结构和所述覆盖层的一部分形成的空间。
37.根据权利要求36所述的方法，还包括：
在所述多个缝隙开口中的各缝隙开口之间沉积粘附层；以及
在形成所述源极接触部之前在所述缝隙开口中形成绝缘结构。
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