KR20160138765A - 슬리밍 구조물을 포함하는 반도체 메모리 장치 - Google Patents
슬리밍 구조물을 포함하는 반도체 메모리 장치 Download PDFInfo
- Publication number
- KR20160138765A KR20160138765A KR1020150073033A KR20150073033A KR20160138765A KR 20160138765 A KR20160138765 A KR 20160138765A KR 1020150073033 A KR1020150073033 A KR 1020150073033A KR 20150073033 A KR20150073033 A KR 20150073033A KR 20160138765 A KR20160138765 A KR 20160138765A
- Authority
- KR
- South Korea
- Prior art keywords
- transistors
- source line
- contact plugs
- region
- cell transistors
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000011810 insulating material Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000012774 insulation material Substances 0.000 abstract 3
- 239000000872 buffer Substances 0.000 description 9
- 101150005884 ctp1 gene Proteins 0.000 description 8
- 230000004044 response Effects 0.000 description 8
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 7
- 101000679304 Homo sapiens T cell receptor gamma variable 2 Proteins 0.000 description 6
- 102100022581 T cell receptor gamma variable 2 Human genes 0.000 description 6
- 101100495436 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CSE4 gene Proteins 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000013500 data storage Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H01L27/11524—
-
- H01L27/11529—
-
- H01L27/11556—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
- H01L2924/1435—Random access memory [RAM]
- H01L2924/1443—Non-volatile random-access memory [NVRAM]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
Abstract
본 발명의 실시 예에 따른 반도체 메모리 장치는, 반도체 기판 위에 적층된 복수의 셀 트랜지스터들로부터 반도체 기판과 평행한 방향으로 연장되는 슬리밍 구조물, 반도체 기판과 교차하는 방향으로 각각 연장되어 슬리밍 구조물을 복수의 메모리 블록들로 구분하는 수직 절연 물질들, 슬리밍 구조물이 형성된 영역 내에서 수직 절연 물질들을 각각 관통하는 컨택 플러그들, 그리고 수직 절연 물질들 하부의 반도체 기판 내에 형성된 정션들을 포함한다. 졍션들은 컨택 플러그들에 각각 연결된다.
Description
본 발명은 전자 기기에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 집적도를 갖는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 반도체 기판 위에(over) 적층된 복수의 셀 트랜지스터들로부터 상기 반도체 기판과 평행한 방향으로 연장되는 슬리밍 구조물; 상기 반도체 기판과 교차하는 방향으로 각각 연장되어 상기 슬리밍 구조물을 복수의 메모리 블록들로 구분하는 수직 절연 물질들; 상기 슬리밍 구조물이 형성된 영역 내에서, 상기 수직 절연 물질들을 각각 관통하는 컨택 플러그들; 및 상기 수직 절연 물질들 하부의 상기 반도체 기판 내에 형성된 정션들을 포함한다. 상기 졍션들은 상기 컨택 플러그들에 각각 연결된다. 이에 따라, 상기 슬리밍 구조물의 하부에서, 상기 정션들을 포함하는 트랜지스터들이 정의된다.
실시 예로서, 상기 복수의 셀 트랜지스터들은 비트 라인들과 공통 소스 라인 사이에 연결되고, 상기 컨택 플러그들 중 제 1 컨택 플러그들은 상기 공통 소스 라인에 연결되고, 상기 컨택 플러그들 중 나머지 제 2 컨택 플러그들은 접지에 연결되고, 상기 제 1 컨택 플러그들과 상기 제 2 컨택 플러그들 사이에 상기 트랜지스터들이 연결될 수 있다.
실시 예로서, 상기 복수의 메모리 블록들은 상기 복수의 셀 트랜지스터들에 연결된 도전막들, 그리고 상기 도전막들과 교대로 적층되는 층간 절연막들을 더 포함하고, 상기 도전막들 중 상기 반도체 기판에 인접한 하부 도전막들, 그리고 상기 정션들에 의해 소스 라인 디스차지 트랜지스터들이 정의될 수 있다.
실시 예로서, 상기 복수의 셀 트랜지스터들은 비트 라인들과 공통 소스 라인 사이에 연결되고, 상기 컨택 플러그들 중 제 1 컨택 플러그들은 상기 공통 소스 라인에 연결되고, 상기 컨택 플러그들 중 나머지 제 2 컨택 플러그들은 접지에 연결되고, 상기 제 1 컨택 플러그들과 상기 제 2 컨택 플러그들 사이에 상기 소스 라인 디스차지 트랜지스터들이 연결될 수 있다.
실시 예로서, 상기 하부 도전막들은 상기 복수의 셀 트랜지스터들 중 파이프 선택 트랜지스터들과 연결된 파이프 게이트들일 수 있다.
실시 예로서, 상기 파이프 게이트들 중 어느 하나에 턴온 전압이 인가될 때, 상기 턴온 전압이 인가된 파이프 게이트와 공통 연결된 파이프 선택 트랜지스터 및 소스 라인 디스차지 트랜지스터가 턴온될 수 있다.
실시 예로서, 상기 슬리밍 구조물은 상기 복수의 셀 트랜지스터들로부터 선택 라인 컨택 영역, 더미 영역 및 워드 라인 컨택 영역으로 연장되고, 상기 슬리밍 구조물은 상기 선택 라인 컨택 영역 및 상기 워드 라인 컨택 영역에서 계단형으로 패터닝되고, 상기 슬리밍 구조물은 상기 더미 영역에서 동일한 높이를 가질 수 있다. 이때, 상기 컨택 플러그들은 상기 더미 영역 내에서 상기 수직 절연 물질들을 각각 관통할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 반도체 기판 위에(over) 적층된 복수의 셀 트랜지스터들에 연결된 도전막들, 그리고 상기 도전막들과 교대로 배치되는 층간 절연막들을 포함하는 슬리밍 구조물; 상기 반도체 기판과 교차하는 방향으로 각각 연장되어, 상기 슬리밍 구조물의 양측에 배치된 제 1 및 제 2 수직 절연 물질들; 상기 슬리밍 구조물이 형성된 영역 내에서, 상기 제 1 및 제 2 수직 절연 물질들을 각각 관통하는 제 1 및 제 2 컨택 플러그들; 및 상기 제 1 및 제 2 수직 절연 물질들 하부의 상기 반도체 기판 내에 형성 제 1 및 제 2 정션들을 포함한다. 상기 제 1 및 제 2 정션들은 상기 제 1 및 제 2 컨택 플러그들과 각각 연결된다.
본 발명의 실시 예에 따르면, 향상된 집적도를 갖는 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 셀 어레이의 평면도이다.
도 2는 도 1의 슬리밍 구조물의 개략적인 사시도이다.
도 3은 도 2의 P-P' 선에 따른 단면도이다.
도 4는 도 2의 Q-Q' 선에 따른 단면도이다.
도 5는 도 2의 R-R' 선에 따른 단면도이다.
도 6은 도 1의 메모리 블록들 중 어느 하나의 셀 구조물의 일 실시 예를 보여주는 사시도이다.
도 7은 도 1의 메모리 블록들 중 어느 하나의 메모리 블록 내 하나의 셀 스트링과, 해당 소스 라인 디스차지 트랜지스터를 설명하기 위한 블록도이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 슬리밍 구조물의 개략적인 사시도이다.
도 3은 도 2의 P-P' 선에 따른 단면도이다.
도 4는 도 2의 Q-Q' 선에 따른 단면도이다.
도 5는 도 2의 R-R' 선에 따른 단면도이다.
도 6은 도 1의 메모리 블록들 중 어느 하나의 셀 구조물의 일 실시 예를 보여주는 사시도이다.
도 7은 도 1의 메모리 블록들 중 어느 하나의 메모리 블록 내 하나의 셀 스트링과, 해당 소스 라인 디스차지 트랜지스터를 설명하기 위한 블록도이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 셀 어레이(110)의 평면도이다.
도 1을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MB3)을 포함한다. 도 1에서, 설명의 편의를 위해 메모리 셀 어레이(110) 내 3개의 메모리 블록들(MB1~MB3)이 제공되는 것이 도시되나, 이는 예시적인 것으로서 메모리 셀 어레이(110)는 더 많은 메모리 블록들을 포함할 수 있음이 이해될 것이다.
복수의 메모리 블록들(MB1~MB3)은 복수의 수직 절연 물질들(VIS1~VIS4)에 의해 분리된다.
메모리 셀 어레이(110)는 셀 구조물(CS)과 슬리밍 구조물(SS)로 구분된다. 셀 구조물(CS)은 반도체 기판 위(over)에 적층된 복수의 셀 트랜지스터들을 포함한다. 복수의 셀 트랜지스터들은 비트 라인들(BL, 도 6 참조)과 공통 소스 라인(CSL) 사이에 연결될 것이다. 실시 예로서, 복수의 셀 트랜지스터들 각각은, 소스 선택 트랜지스터, 메모리 셀, 파이프 선택 트랜지스터, 및 드레인 선택 트랜지스터 중 어느 하나로서 사용될 수 있다.
셀 구조물(CS)은 복수의 셀 트랜지스터들에 연결된 도전막들, 그리고 도전막들을 분리하기 위한 층간 절연막들을 포함한다. 복수의 셀 트랜지스터들에 연결된 도전막들은 셀 구조물(CS)로부터 슬리밍 구조물(SS)로 연장된다. 슬리밍 구조물(SS)은 계단형으로 패터닝된다.
본 발명의 실시 예에 따르면, 슬리밍 구조물(SS)이 형성된 영역 내에서 수직 절연 물질들(VIS1~VIS4) 각각을 관통하는 컨택 플러그들이 제공된다. 그러한 소스 콘택 플러그들 각각은 반도체 기판에 대해 수직한 방향으로 형성될 것이다.
도 2는 도 1의 슬리밍 구조물(SS)의 개략적인 사시도이다.
도 2를 참조하면, 슬리밍 구조물(SS)은 게이트 절연막(GISL), 복수의 도전막들(PG, WL, SL1, SL2), 층간 절연막들(ISL), 제 1 내지 제 4 수직 절연 물질들(VIS1~VIS4), 제 1 내지 제 4 컨택 플러그들(CTP1~CTP4)을 포함한다.
반도체 기판(115)이 제공된다. 반도체 기판(115)은 불순물을 주입함에 따라 정션으로서 사용될 수 있는 물질로 형성될 수 있다. 도 2에 도시되지는 않으나, 반도체 기판(115) 하부에 별도의 기판이 더 제공될 수 있음이 이해될 것이다. 예를 들면, 반도체 기판(115)은 폴리실리콘 막으로서 형성될 수 있다.
슬리밍 구조물(SS)은 반도체 기판(115) 위에 형성된다. 슬리밍 구조물(SS)은 셀 구조물(CS, 도 1 참조)로부터 x 방향으로 연장된다.
본 발명의 실시 예에 따르면, 반도체 기판(115) 상에 게이트 절연막(GISL)이 제공된다. 게이트 절연막(GISL)은 반도체 기판(115)과 인접한 하부 도전막(PG), 그리고 반도체 기판(115) 사이에 배치된다.
게이트 절연막(GISL) 상에 도전막들(PG, WL, SL1, SL2) 및 층간 절연막들(ISL)이 교대로 적층된다. 층간 절연막들(ISL)은 도전막들(PG, WL, SL1, SL2)을 분리한다.
복수의 도전막들(PG, WL, SL1, SL2) 중 반도체 기판(115)과 인접한 하부 도전막(PG)은 셀 구조물(CS)의 셀 트랜지스터들 중 파이프 선택 트랜지스터와 연결된 파이프 게이트로서 정의될 수 있다. 복수의 도전막들(PG, WL, SL1, SL2) 중 제 1 도전막들(SL1, SL2)은 셀 트랜지스터들 중 선택 트랜지스터들과 연결된 선택 라인들로서 정의될 수 있다. 복수의 도전막들(PG, WL, SL1, SL2) 중 제 2 도전막들(WL)은 셀 트랜지스터들 중 메모리 셀들과 연결된 워드 라인들로서 정의될 수 있다.
X 방향 및 Y 방향으로 연장된 수직 절연 물질들(VIS1~VIS4)이 제공된다. 제 1 내지 제 4 수직 절연 물질들(VIS1~VIS4)에 의해, 슬리밍 구조물(SS) 및 셀 구조물(CS)은 제 1 내지 제 3 메모리 블록들(MB1~MB3)로 구분된다. 제 1 내지 제 3 메모리 블록들(MB1~MB3) 사이에 슬릿들(SLT)이 형성되고, 그러한 슬릿들(SLT) 내에 제 1 내지 제 4 수직 절연 물질들(VIS1~VIS4)이 제공될 것이다. 제 1 내지 제 4 수직 절연 물질들(VIS1~VIS4)은 게이트 절연막(GISL), 복수의 도전막들(PG, WL, SL1, SL2), 층간 절연막들(ISL)을 관통하여 반도체 기판(115)에 접할 수 있다. 제 1 내지 제 4 수직 절연 물질들(VIS1~VIS4)에 의해, 제 1 내지 제 3 메모리 블록들(MB1~MB3) 각각은 게이트 절연막(GISL), 복수의 도전막들(PG, WL, SL1, SL2), 층간 절연막들(ISL)을 갖는다.
도 2에서, 각 메모리 블록의 슬리밍 구조물(SS)은 y 방향으로 연장되는 것으로 도시되며 절개되지 않는다. 하지만, 이는 인식의 편의를 위한 것으로서, 셀 구조물(CS) 내에서 메모리 블록의 셀 트랜지스터들이 어떤 방식으로 배치되는지 여부에 따라, 슬리밍 구조물(SS)은 다양한 방식들로 절개될 수 있음이 이해될 것이다. 예를 들면, 메모리 블록의 셀 구조물(CS)이 도 6과 같이 구성될 때, 슬리밍 구조물(SS)의 특정 높이의 막은 y 방향으로 배열된 4개의 요소들로 분리될 수 있다.
본 발명의 실시 예에 따르면, 슬리밍 구조물(SS)이 형성된 영역 내에서, 수직 절연 물질들(VIS1~VIS4)을 각각 관통하는 컨택 플러그들(CTP1~CTP4)이 제공된다. 먼저, 제 1 내지 제 4 수직 절연 물질들(VIS1~VIS4)을 Z 방향과 반대 ??향으로 관통하는 홀들이 제공될 것이다. 그러한 홀들 내에, 제 1 내지 제 4 컨택 플러그들(CTP1~CTP4)이 형성될 것이다. 제 1 내지 제 4 컨택 플러그들(CTP1~CTP4)은 반도체 기판(115)에 접한다.
제 1 내지 제 4 컨택 플러그들(CTP1~CTP4) 중 일부는 공통 소스 라인들(CSL1, CSL2)에 연결되고, 제 1 내지 제 4 컨택 플러그들(CTP1~CTP4) 중 나머지는 접지 라인들(GNDL1, GNDL2)에 연결될 수 있다. 도 2에서, 제 1 내지 제 4 컨택 플러그들(CTP1~CTP4)은 각각 제 1 공통 소스 라인(CSL1), 제 1 접지 라인(GNDL1), 제 2 공통 소스 라인(CSL2), 및 제 2 접지 라인(GNDL2)에 연결되는 것이 도시된다.
실시 예로서, 제 1 및 제 2 공통 소스 라인(CSL1, CSL2)은 공통 연결될 수 있다. 제 1 및 제 2 접지 라인들(GNDL1, GNDL2)은 공통 연결될 수 있다.
도 3은 도 2의 P-P' 선에 따른 단면도이다.
도 3을 참조하면, 반도체 기판(115) 상에 게이트 절연막(GISL)이 형성된다. 게이트 절연막(GISL) 상에 파이프 게이트(PG)가 형성된다. 파이프 게이트(PG) 상에 층간 절연막들(ISL) 및 워드 라인들(WL)이 적층된다. 그리고, 선택 라인들(SL1, SL2) 및 층간 절연막들(ISL)이 적층된다.
도 3에 도시된 바와 같이, 슬리밍 구조물(SS)은 셀 구조물(CS)로부터 선택 라인 컨택 영역(SLCA), 더미 영역(DA) 및 워드 라인 컨택 영역(WLCA)으로 연장된다. 슬리밍 구조물(SS)은 선택 라인 컨택 영역(SLCA) 및 워드 라인 컨택 영역(WLCA)에서 계단형으로 패터닝된다. 슬리밍 공정 시에, 포토레지스트 패턴을 식각 베리어로서 사용하여, 도전막들(PG, WL, SL1, SL2) 간에 단차가 발생할 수 있도록 포토레지스트 패턴의 폭을 점차 감소시키면서 식각 공정을 반복할 수 있다.
도 3에 도시되지는 않으나, 선택 라인들(SL1, SL2)은, 선택 라인 컨택 영역(SLCA)에서 z 방향으로 연장되는 컨택 구조물들을 통해 주변 회로(120, 도 8 참조)와 연결될 것이다. 워드 라인들(WL) 및 파이프 게이트(PG)는, 워드 라인 컨택 영역(WLCA)에서 z 방향으로 연장되는 컨택 구조물들을 통해 주변 회로(120)와 연결될 것이다.
선택 라인 컨택 영역(SLCA) 및 워드 라인 컨택 영역(WLCA) 사이에 더미 영역(DA)이 제공될 수 있다. 더미 영역(DA)에서, 슬리밍 구조물(SS)은 계단형으로 패터닝되지 않는다. 슬리밍 구조물(SS)은 더미 영역(DA)에서 동일한 높이를 갖는다. 반도체 메모리 장치의 구동 시에, 워드 라인들(WL)에 인가되는 전압들은 선택 라인들(SL1, SL2)에 인가되는 전압들과 상이하다. 더미 영역(DA)이 제공되면, 워드 라인들(WL)에 인가되는 전압들 및 선택 라인들(SL1, SL2)에 인가되는 전압들 상호 간의 간섭은 감소한다.
도 4는 도 2의 Q-Q' 선에 따른 단면도이다.
도 4를 참조하면, 수직 절연 물질(VIS2) 하부의 반도체 기판(115) 내에 정션(JN)이 형성된다. 예를 들면, 반도체 기판(115)은 폴리 실리콘막이고, 폴리 실리콘막에 불순물이 주입되어 정션(JN)이 형성될 것이다.
도 4에서, 반도체 기판(115) 내 더미 영역(DA)에 정션(JN)이 형성된 것으로 도시된다. 그러나, 이는 예시적인 것으로서 본 발명의 기술적 사상은 여기에 한정되지 않는다. 정션(JN)을 포함하는 트랜지스터가 원활하게 전류를 전송하기 위해, 정션(JN)은 더미 영역(DA)보다 더 긴 폭을 가질 수 있다.
수직 절연 물질(VIS2)은 반도체 기판(115)으로부터 z 방향으로 연장된다. 수직 절연 물질(VIS2) 중 슬리밍 구조물(SS)이 형성된 영역 내에서 슬릿(SLT)이 형성되고, 슬릿(SLT) 내에 컨택 플러그(CTP2)가 제공될 수 있다. 컨택 플러그(CTP2)는 수직 절연 물질(VIS2)을 관통하여 정션(JN)과 연결될 것이다.
도 4에 도시된 바와 같이, 선택 라인 컨택 영역(SLCA), 더미 영역(DA) 및 워드 라인 컨택 영역(WLCA) 중 더미 영역(DA) 내에서, 수직 절연 물질(VIS2)을 관통하여 정션(JN)과 연결되는 컨택 플러그(CTP2)가 제공될 수 있다. 도 3을 참조하여 설명된 바와 같이, 더미 영역(DA)에서 슬리밍 구조물(SS)은 계단형으로 패터닝되지 않는다. 그리고, z 방향으로 연장되는 컨택 구조물들은 더미 영역(DA) 내에 제공되지 않고, z 방향으로 연장되는 컨택 구조물들은 선택 라인 컨택 영역(SLCA)과 워드 라인 컨택 영역(WLCA)에 제공될 수 있다. 이에 따라, 더미 영역(DA) 내 컨택 플러그(CTP2)는 z 방향으로 연장되는 컨택 구조물들로부터 상대적으로 멀리 떨어져 있다. 따라서, 더미 영역(DA) 내에 컨택 플러그(CTP2)가 형성되는 경우 컨택 플러그(CTP2)가 z 방향으로 연장되는 컨택 구조물들로부터 받는 간섭은 감소할 수 있다.
도 4에서, 수직 절연 물질(VIS2) 내에 판 형태의 컨택 플러그(CTP2)가 제공된다. 하지만, 본 발명의 기술적 사상은 여기에 한정되지 않는다. 예를 들면, 수직 절연 물질(VIS2) 내에 복수의 분리된 컨택 플러그들이 형성될 수 있다. 판 형태의 컨택 플러그(CTP2) 또는 복수의 분리된 컨택 플러그들이 제공됨으로써, 정션(JN)을 포함하는 트랜지스터는 상대적으로 많은 전류를 전송할 수 있다. 정션(JN)을 포함하는 트랜지스터가 소스 라인 디스차지 트랜지스터로서 사용되는 경우, 공통 소스 라인의 바운싱(bouncing) 현상은 개선된다.
도 5는 도 2의 R-R' 선에 따른 단면도이다.
도 5를 참조하면, 반도체 기판(115) 내의 수직 절연 물질들(VIS1~VIS4) 하부에 정션들(JN1~JN4)이 형성되어 있다. 제 1 내지 제 4 정션들(JN1~JN4)은 각각 제 1 내지 제 4 컨택 플러그들(CTP1~CTP4)에 연결된다.
반도체 기판(115) 상에 제 1 내지 제 3 게이트 절연막들(GISL1~GISL3, 도 2의 GISL 참조)이 제공된다. 제 1 내지 제 3 게이트 절연막들(GISL1~GISL3)은 각각 제 1 내지 제 3 메모리 블록들(MB1~MB3)에 대응한다.
제 1 내지 제 3 게이트 절연막들(GISL1~GISL3) 상에 각각 제 1 내지 제 3 파이프 게이트들(PG1~PG3)이 제공된다. 제 1 내지 제 3 파이프 게이트들(PG1~PG3)은 각각 제 1 내지 제 3 메모리 블록들(MB1~MB3)에 대응한다.
도 5에서, 층간 절연막들 및 도전막들은 생략되어 있다. R-R' 선에 따른 단면도 상 5개의 층간 절연막들(ISL) 및 4개의 워드 라인들(WL)이 더 도시될 수 있음이 이해될 것이다.
본 발명의 실시 예에 따르면, 제 1 및 제 2 정션들(JN1, JN2), 그리고 제 1 파이프 게이트(PG1)는 제 1 메모리 블록(MB1)의 소스 라인 디스차지 트랜지스터(이하, 제 1 소스 라인 디스차지 트랜지스터)로서 동작할 수 있다. 제 2 및 제 3 정션들(JN2, JN3), 그리고 제 2 파이프 게이트(PG2)는 제 2 메모리 블록(MB2)의 소스 라인 디스차지 트랜지스터(이하, 제 2 소스 라인 디스차지 트랜지스터)로서 동작할 수 있다. 제 3 및 제 4 정션들(JN3, JN4), 그리고 제 3 파이프 게이트(PG3)는 제 3 메모리 블록(MB3)의 소스 라인 디스차지 트랜지스터(이하, 제 3 소스 라인 디스차지 트랜지스터)로서 동작할 수 있다.
제 1 소스 라인 디스차지 트랜지스터는 제 1 공통 소스 라인(CSL1)과 제 1 접지 라인(GNDL1) 사이에 연결된다. 제 1 소스 라인 디스차지 트랜지스터는 파이프 게이트(PG1)에 인가되는 전압에 응답하여 제 1 공통 소스 라인(CSL1)과 제 1 접지 라인(GNDL1)을 전기적으로 연결할 것이다. 제 2 소스 라인 디스차지 트랜지스터는 파이프 게이트(PG2)에 인가되는 전압에 응답하여 제 2 공통 소스 라인(CSL2)과 제 1 접지 라인(GNDL1)을 전기적으로 연결할 것이다. 제 3 소스 라인 디스차지 트랜지스터는 파이프 게이트(PG3)에 인가되는 전압에 응답하여 제 2 공통 소스 라인(CSL1)과 제 2 접지 라인(GNDL2)을 전기적으로 연결할 것이다.
한편, 정션을 포함하는 소스 라인 디스차지 트랜지스터가 원활하게 전류를 전송하게 하기 위해, 제 1 내지 제 4 정션들(JN1~JN4) 각각의 y 방향에 따른 폭은 확장될 수 있다. 예를 들면, 수직 절연 물질들(VIS1~VIS4) 각각의 y 방향에 따른 폭은 셀 구조물(CS)보다 슬리밍 구조물(SS)이 형성된 영역에서 더 크고, 더 큰 폭의 수직 절연 물질들(VIS1~VIS4)의 하부에 정션들(JN1~JN4)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 추가적인 트랜지스터가 슬리밍 구조물의 하부에 제공될 수 있다. 따라서, 메모리 셀 어레이(110)의 집적도는 향상된다.
본 발명의 실시 예에 따르면, 추가적인 트랜지스터는 상대적으로 넓은 영역(하나의 메모리 블록의 슬리밍 구조물에 해당하는 영역)에서 제공된다. 해당 트랜지스터가 전송할 수 있는 전류의 량은 클 것이다. 해당 트랜지스터의 졍선의 폭 및 파이프 게이트의 폭이 조절됨으로써 해당 트랜지스터가 전송할 수 있는 전류의 량을 조절할 수 있다.
한편, 제 1 파이프 게이트(PG1)는 제 1 메모리 블록(MB1)의 파이프 선택 트랜지스터들의 게이트들과도 연결된다. 제 2 파이프 게이트(PG2)는 제 2 메모리 블록(MB2)의 파이프 선택 트랜지스터들의 게이트들과도 연결된다. 제 3 파이프 게이트(PG3)는 제 3 메모리 블록(MB3)의 파이프 선택 트랜지스터들의 게이트들과도 연결된다. 즉 메모리 블록 내 파이프 선택 트랜지스터들의 게이트들, 그리고 추가적인 트랜지스터의 게이트는 파이프 게이트에 공통 연결된다. 이에 따라, 파이프 선택 트랜지스터들 및 소스 라인 디스차지 트랜지스터들을 제어하기 위한 배선들이 감소할 것이다. 따라서, 메모리 셀 어레이(110)의 집적도는 향상된다.
더 나아가, 파이프 게이트들(PG1~PG3) 중 어느 하나에 턴온 전압이 인가될 때, 턴온 전압이 인가된 파이프 게이트와 연결된 파이프 선택 트랜지스터들 뿐만 아니라 해당 추가적인 트랜지스터가 턴온된다. 예를 들면, 반도체 메모리 장치의 읽기 동작, 프로그램 동작, 및 쓰기 동작 시에 추가적인 트랜지스터와 파이프 선택 트랜지스터들은 동일하게 바이어스된다. 파이프 선택 트랜지스터들의 게이트들 및 추가적인 트랜지스터들의 게이트들은 하나의 공통 제어 유닛에 의해 제어될 것이다. 따라서, 메모리 셀 어레이(110)를 포함하는 반도체 메모리 장치의 소모 면적은 감소한다.
도 6은 도 1의 메모리 블록들(MB1~MB3) 중 어느 하나의 셀 구조물(CS)의 일 실시 예를 보여주는 사시도이다.
도 6에 도시된 바와 같이, 셀 구조물은 기판(115) 상에 적층된 파이프 게이트(PG), 워드 라인들(WL), 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)을 포함할 수 있다. 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)은 도 2의 제 1 및 제 2 선택 라인들(SL1, SL2)에 해당할 수 있다.
파이프 게이트(PG), 워드 라인들(WL), 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL) 사이에 층간 절연막들(ISL, 도 2 참조)이 제공된다. 파이프 게이트(PG)와 반도체 기판(115) 사이에 게이트 절연막(GISL, 도 2 참조)이 제공된다. 도 7에서, 인식의 편의를 위해 층간 절연막들(ISL) 및 게이트 절연막(GISL)은 생략된다.
셀 구조물은 U형태의 셀 스트링(ST)를 포함한다. 셀 스트링(ST)는 채널막(CH) 및 채널막(CH)을 감싸는 적어도 하나의 절연막(M)을 포함한다. 적어도 하나의 절연막(M)은 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함할 수 있다. 데이터 저장막은 터널 절연막을 감싸도록 형성되며, 블로킹 절연막은 데이터 저장막을 감싸도록 형성될 수 있다. 터널 절연막은 실리콘 산화막을 포함한다. 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막을 포함한다. 블로킹 절연막은 실리콘 산화막 및 실리콘 산화막보다 유전율이 높은 고유전막 중 적어도 어느 하나를 포함할 수 있다.
채널막(CH)은 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)으로부터 돌출된 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함한다. 도면에서는 파이프 채널막(P_CH)에 한 쌍의 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)이 연결된 경우를 예로 들었으나, 2개 이상의 소스 사이드 채널막(S_CH)이 파이프 채널막(P_CH)에 연결될 수 있고, 2개 이상의 드레인 사이드 채널막(D_CH)이 파이프 채널막(P_CH)에 연결될 수 있다.
소스 사이드 채널막(S_CH)은 워드 라인들(WL) 및 소스 선택 라인(SSL)을 관통하고, 드레인 사이드 채널막(D_CH)은 워드 라인들(WL) 및 드레인 선택 라인(DSL)을 관통한다. 소스 사이드 채널막(S_CH)은 공통 소스 라인(CSL)과 연결되고, 드레인 사이드 채널막(D_CH)은 비트 라인들(BL) 중 어느 하나와 연결된다.
행 라인들(SSL, WL, DSL, PG) 중 어느 하나와 채널막(CH)이 접하는 영역에서 하나의 셀 트랜지스터가 정의될 것이다. 소스 선택 라인(SSL)과 채널막(CH)이 접하는 영역에서 하나의 소스 선택 트랜지스터가 정의될 것이다. 워드 라인과 채널막(CH)이 접하는 영역에서 하나의 메모리 셀이 정의될 것이다. 드레인 선택 라인(DSL)과 채널막(CH)이 접하는 영역에서 하나의 드레인 선택 트랜지스터가 정의될 것이다. 파이프 게이트(PG)와 채널막(CH)이 접하는 영역에서 하나의 파이프 선택 트랜지스터가 정의될 것이다.
상술한 구조에 따라, 셀 트랜지스터들은 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 연결된다. 직렬 연결된 드레인 선택 트랜지스터, 메모리 셀들, 파이프 선택 트랜지스터, 소스 선택 트랜지스터는 하나의 셀 스트링을 구성하며, U형태로 배열된다. 하나의 메모리 블록은 복수의 셀 스트링들을 포함한다.
공통 소스 라인(CSL)은 도 2의 제 1 및 제 2 공통 소스 라인들(CSL1, CSL2) 중 어느 하나에 해당한다. 소스 라인 디스차지 트랜지스터는, 파이프 게이트(PG)에 턴온 전압이 인가될 때 턴온되어 공통 소스 라인(CSL)을 접지에 연결한다. 공통 소스 라인(CSL)의 전압은 접지로서 디스차지될 것이다.
도 7은 도 1의 메모리 블록들(MB1~MB3) 중 어느 하나의 메모리 블록 내 하나의 셀 스트링(ST)과, 해당 소스 라인 디스차지 트랜지스터(CST)를 설명하기 위한 블록도이다.
도 7을 참조하면, 셀 스트링(ST)은 공통 소스 라인(CSL)과 해당 비트 라인(BL) 사이에 연결된 셀 트랜지스터들(SST, MC, PT, DST)을 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 메모리 셀들(MC)은 워드 라인들(WL)에 연결된다. 파이프 선택 트랜지스터(PT)는 파이프 게이트(PG)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다.
공통 소스 라인(CSL)은 소스 라인 제어부(60) 및 소스 라인 디스차지 트랜지스터(CST)에 연결된다. 본 발명의 실시 예에 따르면, 소스 라인 디스차지 트랜지스터(CST)는 해당 메모리 블록의 슬리밍 구조물(SS, 도 2 참조) 하부에 배치된다.
소스 라인 디스차지 트랜지스터(CST)는 공통 소스 라인(CSL)에 연결된다. 소스 라인 디스차지 트랜지스터(CST)는 접지 라인(GNDL)을 통해 접지에 연결된다. 소스 라인 디스차지 트랜지스터(CST)의 게이트는 파이프 선택 트랜지스터(PT)의 게이트와 함께 파이프 게이트(PG)에 공통 연결된다. 도 8에 하나의 셀 스트링(ST)만 도시되지만, 메모리 블록은 복수의 셀 스트링들을 포함한다. 소스 라인 디스차지 트랜지스터(CST)의 게이트는 해당 복수의 셀 스트링들에 포함된 파이프 선택 트랜지스터들과 함께 파이프 게이트(PG)에 공통 연결될 것이다.
파이프 선택 트랜지스터(PT) 및 소스 라인 디스차지 트랜지스터(CST)는 파이프 게이트 제어부(50)에 의해 공통 제어될 수 있다. 파이프 선택 트랜지스터(PT)가 턴온될 때, 소스 라인 디스차지 트랜지스터(CST)도 턴온될 것이다. 파이프 선택 트랜지스터(PT)가 턴오프될 때, 소스 라인 디스차지 트랜지스터(CST)도 턴오프될 것이다.
소스 라인 제어부(60)는 공통 소스 라인(CSL)의 전압을 조절한다. 예를 들면, 반도체 메모리 장치의 특정 동작 시에, 소스 라인 제어부(60)는 공통 소스 라인(CSL)을 프리차지할 수 있다. 공통 소스 라인(CSL)은 소스 라인 디스차지 트랜지스터(CST)에 의해 디스차지될 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 8을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MB3, 도 1 참조)을 포함한다. 복수의 메모리 블록들(MB1~MB3) 각각은 복수의 셀 스트링들을 포함한다. 셀 스트링(ST, 도 6 참조)은 반도체 기판 위에 적층되는 복수의 셀 트랜지스터들을 포함한다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)은 제어 로직(125)의 제어에 응답하여 동작한다. 어드레스 디코더(121)은 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결되고, 행 라인들(RL)을 제어하도록 구성된다. 행 라인들(RL)은 드레인 선택 라인(DSL, 도 6 참조), 워드 라인들(WL, 도 6 참조), 파이프 게이트(PG, 도 6 참조), 소스 선택 라인(SSL, 도 6 참조) 및 공통 소스 라인(CSL, 도 6 참조)을 포함한다.
어드레스 디코더(121)은 제어 로직(125)로부터 어드레스(ADDR)를 수신한다.
프로그램 동작 및 읽기 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 행 어드레스에 따라 선택된 메모리 블록의 드레인 선택 라인들 중 어느 하나를 선택하고, 선택된 메모리 블록의 복수의 워드 라인들 중 어느 하나를 선택한다. 이에 따라, 하나의 페이지에 해당하는 메모리 셀들이 선택된다.
실시 예로서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 파이프 게이트 제어부(50) 및 소스 라인 제어부(60)를 포함한다. 프로그램 동작 및 읽기 동작 시에, 파이프 게이트 제어부(50)는 블록 어드레스에 의해 선택된 메모리 블록의 파이프 게이트(PG)에 턴온 전압을 인가할 것이다. 턴온 전압에 따라, 선택된 메모리 블록의 파이프 선택 트랜지스터들은 턴온된다. 본 발명의 실시 예에 따르면, 선택된 메모리 블록의 파이프 선택 트랜지스터들은 턴온될 때, 선택된 메모리 블록에 대응하는 소스 라인 디스차지 트랜지스터도 턴온된다. 소거 동작 시에, 파이프 게이트 제어부(50)는 파이프 게이트(PG)를 워드 라인들(WL)과 동일하게 바이어스할 수 있다. 소스 라인 제어부(60)는 공통 소스 라인(CSL)을 제어한다.
실시 예로서, 어드레스 디코더(121)은 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다. 전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 예를 들면, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성한다. 이렇게 생성된 내부 전원 전압은 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)에 제공되어 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
전압 발생기(122)는 외부 전원 전압 및 내부 전원 전압 중 적어도 하나를 이용하여 복수의 전압들을 생성한다. 실시 예로서, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화함으로써 복수의 전압들을 생성한다. 예를 들면, 전압 발생기(122)는 행 라인들(RL)에 인가되기 위한 다양한 전압들을 생성하고, 생성된 전압들을 어드레스 디코더(121)에 제공할 수 있다.
읽기 및 쓰기 회로(123)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)은 제어 로직(125)의 제어에 응답하여 비트 라인들(BL)을 제어하도록 구성된다.
소거 동작 시에, 읽기 및 쓰기 회로(123)은 비트 라인들(BL)을 플로팅시킬 수 있다. 프로그램 동작 시에, 읽기 및 쓰기 회로(123)는 입출력 버퍼(124)로부터의 프로그램될 데이터(DATA)를 비트 라인들(BL)에 전달한다. 전달된 데이터(DATA)에 따라 선택된 메모리 셀들은 프로그램된다. 읽기 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 선택된 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 버퍼(124)로 출력한다.
실시 예로서, 읽기 및 쓰기 회로(123)은 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(125)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 그리고 입출력 버퍼(124)에 연결된다. 제어 로직(125)는 입출력 버퍼(124)로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)는 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(125)는 어드레스(ADDR)를 어드레스 디코더(121)에 전송한다.
입출력 버퍼(124)는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 제어 로직(125)에 전달한다. 입출력 버퍼는 외부로부터 입력된 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달하고, 또는 읽기 및 쓰기 회로(123)로부터 수신된 데이터(DATA)를 외부로 출력하도록 구성될 것이다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
본 발명의 실시 예에 따르면, 수직 절연 물질들 하부의 반도체 기판 내에 정션들이 제공된다. 그러한 정션들은 슬리밍 구조물(SS)이 형성된 영역에 위치한다. 슬리밍 구조물(SS) 하부에서, 정션들은 반도체 기판에 인접한 도전막들과 함께 소스 라인 디스차지 트랜지스터들을 정의한다. 슬리밍 구조물(SS) 하부에 소스 라인 디스차지 트랜지스터들이 제공됨에 따라, 메모리 셀 어레이의 집적도는 향상된다.
정션들은 수직 절연 물질들을 각각 관통하는 컨택 플러그들을 통해 공통 소스 라인과 연결된다. 반도체 기판에 인접한 도전막들은 파이프 게이트들일 수 있다. 파이프 게이트들을 제어함으로써, 파이프 선택 트랜지스터들 뿐만 아니라 공통 소스 라인이 제어될 수 있다. 이에 따라, 파이프 선택 트랜지스터들 및 소스 라인 디스차지 트랜지스터들에 연결된 배선들이 감소하고, 그러한 배선들을 제어하기 위한 공통 제어 유닛이 제공될 수 있다. 따라서, 반도체 메모리 장치가 소모하는 면적은 감소한다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
CS: 셀 구조물
SS: 슬리밍 구조물
MB1~MB3: 제 1 내지 제 3 메모리 블록들
PG: 파이프 게이트
GISL: 게이트 절연막
VIS1~VIS4: 제 1 내지 제 4 수직 절연 물질들
JN: 정션
PT: 파이프 선택 트랜지스터
CST: 소스 라인 디스차지 트랜지스터
SS: 슬리밍 구조물
MB1~MB3: 제 1 내지 제 3 메모리 블록들
PG: 파이프 게이트
GISL: 게이트 절연막
VIS1~VIS4: 제 1 내지 제 4 수직 절연 물질들
JN: 정션
PT: 파이프 선택 트랜지스터
CST: 소스 라인 디스차지 트랜지스터
Claims (18)
- 반도체 기판 위에(over) 적층된 복수의 셀 트랜지스터들로부터 상기 반도체 기판과 평행한 방향으로 연장되는 슬리밍 구조물;
상기 반도체 기판과 교차하는 방향으로 각각 연장되어 상기 슬리밍 구조물을 복수의 메모리 블록들로 구분하는 수직 절연 물질들;
상기 슬리밍 구조물이 형성된 영역 내에서, 상기 수직 절연 물질들을 각각 관통하는 컨택 플러그들; 및
상기 수직 절연 물질들 하부의 상기 반도체 기판 내에 형성된 정션들을 포함하며,
상기 졍션들은 상기 컨택 플러그들에 각각 연결되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 슬리밍 구조물의 하부에서, 상기 정션들을 포함하는 트랜지스터들이 정의되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 복수의 셀 트랜지스터들은 비트 라인들과 공통 소스 라인 사이에 연결되고,
상기 컨택 플러그들 중 제 1 컨택 플러그들은 상기 공통 소스 라인에 연결되고, 상기 컨택 플러그들 중 나머지 제 2 컨택 플러그들은 접지에 연결되고, 상기 제 1 컨택 플러그들과 상기 제 2 컨택 플러그들 사이에 상기 트랜지스터들이 연결되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 복수의 메모리 블록들은 상기 복수의 셀 트랜지스터들에 연결된 도전막들, 그리고 상기 도전막들과 교대로 적층되는 층간 절연막들을 더 포함하고,
상기 도전막들 중 상기 반도체 기판에 인접한 하부 도전막들, 그리고 상기 정션들에 의해 소스 라인 디스차지 트랜지스터들이 정의되는 반도체 메모리 장치. - 제 4 항에 있어서,
상기 복수의 셀 트랜지스터들은 비트 라인들과 공통 소스 라인 사이에 연결되고,
상기 컨택 플러그들 중 제 1 컨택 플러그들은 상기 공통 소스 라인에 연결되고, 상기 컨택 플러그들 중 나머지 제 2 컨택 플러그들은 접지에 연결되고, 상기 제 1 컨택 플러그들과 상기 제 2 컨택 플러그들 사이에 상기 소스 라인 디스차지 트랜지스터들이 연결되는 반도체 메모리 장치. - 제 4 항에 있어서,
상기 하부 도전막들은 상기 복수의 셀 트랜지스터들 중 파이프 선택 트랜지스터들과 연결된 파이프 게이트들인 반도체 메모리 장치. - 제 6 항에 있어서,
상기 파이프 게이트들 중 어느 하나에 턴온 전압이 인가될 때, 상기 턴온 전압이 인가된 파이프 게이트와 공통 연결된 파이프 선택 트랜지스터 및 소스 라인 디스차지 트랜지스터가 턴온되는 반도체 메모리 장치. - 제 4 항에 있어서,
상기 도전막들 중 나머지 도전막들 각각은, 상기 복수의 셀 트랜지스터들 중 메모리 셀들과 연결된 워드 라인 또는 상기 복수의 셀 트랜지스터들 중 선택 트랜지스터들과 연결된 선택 라인인 반도체 메모리 장치. - 제 1 항에 있어서,
상기 슬리밍 구조물은 상기 복수의 셀 트랜지스터들로부터 선택 라인 컨택 영역, 더미 영역 및 워드 라인 컨택 영역으로 연장되고,
상기 슬리밍 구조물은 상기 선택 라인 컨택 영역 및 상기 워드 라인 컨택 영역에서 계단형으로 패터닝되고,
상기 슬리밍 구조물은 상기 더미 영역에서 동일한 높이를 갖는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 수직 절연 물질들은 상기 복수의 셀 트랜지스터들로부터 상기 선택 라인 컨택 영역, 상기 더미 영역 및 상기 워드 라인 컨택 영역으로 연장되고,
상기 컨택 플러그들은 상기 더미 영역 내에서 상기 수직 절연 물질들을 각각 관통하는 반도체 메모리 장치. - 반도체 기판 위에(over) 적층된 복수의 셀 트랜지스터들에 연결된 도전막들, 그리고 상기 도전막들과 교대로 배치되는 층간 절연막들을 포함하는 슬리밍 구조물;
상기 반도체 기판과 교차하는 방향으로 각각 연장되어, 상기 슬리밍 구조물의 양측에 배치된 제 1 및 제 2 수직 절연 물질들;
상기 슬리밍 구조물이 형성된 영역 내에서, 상기 제 1 및 제 2 수직 절연 물질들을 각각 관통하는 제 1 및 제 2 컨택 플러그들; 및
상기 제 1 및 제 2 수직 절연 물질들 하부의 상기 반도체 기판 내에 형성 제 1 및 제 2 정션들을 포함하며,
상기 제 1 및 제 2 정션들은 상기 제 1 및 제 2 컨택 플러그들과 각각 연결되는 반도체 메모리 장치. - 제 11 항에 있어서,
상기 슬리밍 구조물의 하부에서 상기 제 1 및 제 2 정션들을 포함하는 트랜지스터가 정의되고,
상기 도전막들 중 상기 반도체 기판에 인접한 하부 도전막은 상기 트랜지스터의 게이트로서 제공되는 반도체 메모리 장치. - 제 12 항에 있어서,
상기 복수의 셀 트랜지스터들은 비트 라인들과 공통 소스 라인 사이에 연결되고,
상기 제 1 컨택 플러그는 상기 공통 소스 라인에 연결되고, 상기 제 2 컨택 플러그는 접지에 연결되고, 상기 제 1 컨택 플러그와 상기 제 2 컨택 플러그 사이에서 상기 트랜지스터가 소스 라인 디스차지 트랜지스터로서 제공되는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 하부 도전막은 상기 복수의 셀 트랜지스터들 중 파이프 선택 트랜지스터들과 연결된 파이프 게이트인 반도체 메모리 장치. - 제 14 항에 있어서,
상기 파이프 게이트에 턴온 전압이 인가될 때, 상기 파이프 선택 트랜지스터들과 상기 소스 라인 디스차지 트랜지스터가 턴온되는 반도체 메모리 장치. - 제 11 항에 있어서,
상기 슬리밍 구조물은 상기 복수의 셀 트랜지스터들로부터 선택 라인 컨택 영역, 더미 영역 및 워드 라인 컨택 영역으로 연장되고,
상기 슬리밍 구조물은 상기 선택 라인 컨택 영역 및 상기 워드 라인 컨택 영역에서 계단형으로 패터닝되고,
상기 슬리밍 구조물은 상기 더미 영역에서 동일한 높이를 갖는 반도체 메모리 장치. - 제 16 항에 있어서,
상기 선택 라인 컨택 영역에서 패터닝된 제 1 도전막들은 상기 복수의 셀 트랜지스터들 중 선택 트랜지스터들과 연결된 선택 라인들이고,
상기 워드 라인 컨택 영역에서 패터닝된 제 2 도전막들 중 일부는 상기 복수의 셀 트랜지스터들 중 메모리 셀들과 연결된 워드 라인들이고,
상기 워드 라인 컨택 영역에서 패터닝된 제 2 도전막들 중 나머지는 상기 복수의 셀 트랜지스터들 중 파이프 선택 트랜지스터들과 연결된 파이프 게이트인 반도체 메모리 장치. - 제 16 항에 있어서,
상기 제 1 및 제 2 수직 절연 물질들은 상기 복수의 셀 트랜지스터들로부터 상기 선택 라인 컨택 영역, 상기 더미 영역 및 상기 워드 라인 컨택 영역으로 연장되고,
상기 제 1 및 제 2 컨택 플러그들은 상기 더미 영역 내에서 상기 제 1 및 제 2 수직 절연 물질들을 각각 관통하는 반도체 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150073033A KR20160138765A (ko) | 2015-05-26 | 2015-05-26 | 슬리밍 구조물을 포함하는 반도체 메모리 장치 |
| US14/879,971 US10074664B2 (en) | 2015-05-26 | 2015-10-09 | Semiconductor memory device including slimming structure |
| CN201510741962.7A CN106206593B (zh) | 2015-05-26 | 2015-11-04 | 包括减薄结构的半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150073033A KR20160138765A (ko) | 2015-05-26 | 2015-05-26 | 슬리밍 구조물을 포함하는 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160138765A true KR20160138765A (ko) | 2016-12-06 |
Family
ID=57397103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150073033A KR20160138765A (ko) | 2015-05-26 | 2015-05-26 | 슬리밍 구조물을 포함하는 반도체 메모리 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10074664B2 (ko) |
| KR (1) | KR20160138765A (ko) |
| CN (1) | CN106206593B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170115753A (ko) * | 2016-04-08 | 2017-10-18 | 삼성전자주식회사 | 수직형 메모리 장치 및 이의 제조 방법 |
| US11322511B2 (en) | 2019-05-20 | 2022-05-03 | SK Hynix Inc. | Semiconductor memory device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6978645B2 (ja) | 2017-03-08 | 2021-12-08 | 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. | ３次元メモリデバイスのスルーアレイコンタクト構造 |
| KR20200007212A (ko) * | 2018-07-12 | 2020-01-22 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 형성방법 |
| US10622367B1 (en) * | 2018-09-26 | 2020-04-14 | Sandisk Technologies Llc | Three-dimensional memory device including three-dimensional bit line discharge transistors and method of making the same |
| KR20200041460A (ko) | 2018-10-12 | 2020-04-22 | 삼성전자주식회사 | 수직형 메모리 장치 |
| KR102598774B1 (ko) * | 2019-07-03 | 2023-11-07 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| CN110622310B (zh) | 2019-08-13 | 2021-05-25 | 长江存储科技有限责任公司 | 具有源极结构的三维存储设备和用于形成其的方法 |
| KR20210154215A (ko) | 2019-08-13 | 2021-12-20 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 소스 구조를 갖는 3차원 메모리 디바이스 및 그 형성 방법 |
| CN113270418B (zh) | 2019-08-13 | 2023-04-04 | 长江存储科技有限责任公司 | 具有源极结构的三维存储设备和用于形成其的方法 |
| KR102650428B1 (ko) * | 2019-11-06 | 2024-03-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| WO2022087943A1 (en) * | 2020-10-29 | 2022-05-05 | Yangtze Memory Technologies Co., Ltd. | Concentric staircase structure in three-dimensional memory device and method thereof |
| TWI768695B (zh) * | 2021-02-01 | 2022-06-21 | 鴻海精密工業股份有限公司 | 半導體裝置 |
| WO2023087666A1 (en) * | 2021-11-18 | 2023-05-25 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device and method for forming the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5283960B2 (ja) * | 2008-04-23 | 2013-09-04 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
| JP5288936B2 (ja) * | 2008-08-12 | 2013-09-11 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2011040706A (ja) * | 2009-07-15 | 2011-02-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR20120121177A (ko) * | 2011-04-26 | 2012-11-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR101936846B1 (ko) * | 2012-10-24 | 2019-01-11 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| KR20150017600A (ko) * | 2013-08-07 | 2015-02-17 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 |
| US9443868B1 (en) * | 2015-03-19 | 2016-09-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
-
2015
- 2015-05-26 KR KR1020150073033A patent/KR20160138765A/ko unknown
- 2015-10-09 US US14/879,971 patent/US10074664B2/en active Active
- 2015-11-04 CN CN201510741962.7A patent/CN106206593B/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170115753A (ko) * | 2016-04-08 | 2017-10-18 | 삼성전자주식회사 | 수직형 메모리 장치 및 이의 제조 방법 |
| US11322511B2 (en) | 2019-05-20 | 2022-05-03 | SK Hynix Inc. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US10074664B2 (en) | 2018-09-11 |
| CN106206593B (zh) | 2020-09-22 |
| US20160351672A1 (en) | 2016-12-01 |
| CN106206593A (zh) | 2016-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20160138765A (ko) | 슬리밍 구조물을 포함하는 반도체 메모리 장치 | |
| US10978481B2 (en) | Nonvolatile memory device having a vertical structure and a memory system including the same | |
| US7112815B2 (en) | Multi-layer memory arrays | |
| KR102432717B1 (ko) | 서브 블록 이레이즈 | |
| KR100738119B1 (ko) | 공통 비트 라인을 갖는 낸드 구조의 비휘발성 메모리 소자 | |
| US11056193B2 (en) | Non-volatile memory devices having enhanced erase control circuits therein | |
| KR102504835B1 (ko) | 기판 제어 회로를 포함하는 수직 구조의 메모리 장치 및 이를 포함하는 메모리 시스템 | |
| JP2007200540A (ja) | 共通ビットラインを有するｎａｎｄ構造の不揮発性メモリ素子 | |
| US10446245B2 (en) | Non-volatile memory array with memory gate line and source line scrambling | |
| CN111081712A (zh) | 半导体装置及半导体存储装置 | |
| KR20160101587A (ko) | 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법 | |
| US6067249A (en) | Layout of flash memory and formation method of the same | |
| CN111564449B (zh) | 存储器元件及其制作方法 | |
| CN110504269B (zh) | 三维半导体装置 | |
| KR20180085120A (ko) | 반도체 메모리 장치 | |
| KR20200004201A (ko) | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법 | |
| US9466371B2 (en) | Transistor and circuit using same | |
| EP4203066A1 (en) | Split gate ferrofet | |
| KR20130050678A (ko) | 다중 플로팅 게이트를 갖는 비휘발성 메모리 장치 | |
| KR20060133644A (ko) | 낸드 플래시 메모리 소자의 셀 어레이 |