KR100738119B1 - 공통 비트 라인을 갖는 낸드 구조의 비휘발성 메모리 소자 - Google Patents

공통 비트 라인을 갖는 낸드 구조의 비휘발성 메모리 소자 Download PDF

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Abstract

낮은 콘택 저항을 갖는 고집적의 낸드 구조의 비휘발성 메모리 소자 및 그 동작 방법이 제공된다. 낸드 구조의 비휘발성 메모리 소자에서, 제 1 스트링 및 제 2 스트링은 스트링 선택 트랜지스터 및 소오스 선택 트랜지스터를 각각 포함한다. 제 1 스트링 선택 라인은 상기 제 1 스트링의 스트링 선택 트랜지스터의 게이트에 연결된다. 제 2 스트링 선택 라인은 상기 제 2 스트링의 스트링 선택 트랜지스터의 게이트에 연결된다. 제 1 소오스 선택 라인은 상기 제 2 스트링의 소오스 선택 트랜지스터의 게이트에 연결된다. 제 2 소오스 선택 라인은 상기 제 1 스트링의 소오스 선택 트랜지스터의 게이트에 연결된다. 공통 비트 라인은 상기 제 1 스트링 및 제 2 스트링의 일단을 연결한다. 그리고, 공통 소오스 라인은 상기 제 1 스트링 및 제 2 스트링의 다른 단을 연결한다.

Description

공통 비트 라인을 갖는 낸드 구조의 비휘발성 메모리 소자{NAND-type nonvolatile memory device having common bit lines}
도 1은 본 발명의 일 실시예에 따른 낸드 구조의 비휘발성 메모리 소자를 보여주는 회로도이고;
도 2는 본 발명의 다른 실시예에 따른 낸드 구조의 비휘발성 메모리 소자를 보여주는 회로도이고;
도 3은 본 발명의 일 실시예에 따른 낸드 구조의 비휘발성 메모리 소자의 프로그램 동작 방법을 보여주는 회로도이고; 그리고
도 4는 본 발명의 일 실시예에 따른 낸드 구조의 비휘발성 메모리 소자의 읽기 동작 방법을 보여주는 회로도이다.
본 발명은 반도체 소자에 관한 것으로서, 특히, 낸드 구조의 비휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속 도를 높이고 집적도를 높이기 위한 방법이 연구되고 있다. 예를 들어, 핀-펫(Fin-FET)을 이용하여 집적도를 높인 반도체 소자는 채널 면적을 넓혀서 동작 속도를 높일 수 있고, 동시에 핀의 폭을 감소시켜 집적도를 높일 수 있다.
예를 들어, David M. Fried등에 의한 미국등록특허 US 6,664,582호는 핀-펫 및 핀 메모리 셀에 대해서 개시하고 있다. 다른 예로, Bin Yu 등에 의한 미국등록특허 US 6,876,042호는 절연층 상에 형성된 핀을 포함하는 핀-펫에 대해서 개시하고 있다.
하지만, 이러한 핀-펫들은 낮은 저항의 비트 라인 콘택을 형성하는 데 어려움을 갖는다. 예를 들어, David M. Fried 등에 의한 핀-펫은 핀들을 가로질러 형성된 비트 라인 콘택들을 포함한다. 이 경우, 비트 라인 콘택과 핀들의 좁은 상면이 접촉하게 되어, 비트 라인 콘택 저항이 매우 높을 수 있다. 더불어, 비트 라인 콘택을 형성하기 위하여 핀들이 굽어지는 구조가 될 수 있어 제조상의 어려움이 있다.
또한, Bin Yu 등에 의하면, 소오스 및 드레인 영역이 핀과 연결되고 콘택 면적을 확보하도록 넓게 형성되어 있다. 하지만, 소오스 및 드레인 영역 때문에 핀들 간의 거리가 넓어지게 되고, 그 결과 핀-펫의 집적도가 낮아지는 문제가 발생할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 낮은 콘택 저항을 갖는 고집적의 낸드 구조의 비휘발성 메모리 소 자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 낸드 구조의 비휘발성 메모리 소자가 제공된다. 제 1 스트링 및 제 2 스트링은 스트링 선택 트랜지스터 및 소오스 선택 트랜지스터를 각각 포함한다. 제 1 스트링 선택 라인은 상기 제 1 스트링의 스트링 선택 트랜지스터의 게이트에 연결된다. 제 2 스트링 선택 라인은 상기 제 2 스트링의 스트링 선택 트랜지스터의 게이트에 연결된다. 제 1 소오스 선택 라인은 상기 제 2 스트링의 소오스 선택 트랜지스터의 게이트에 연결된다. 제 2 소오스 선택 라인은 상기 제 1 스트링의 소오스 선택 트랜지스터의 게이트에 연결된다. 공통 비트 라인은 상기 제 1 스트링 및 제 2 스트링의 일단을 연결한다. 그리고, 공통 소오스 라인은 상기 제 1 스트링 및 제 2 스트링의 다른 단을 연결한다.
상기 본 발명의 일 예에 따르면, 상기 제 1 스트링 선택 라인 및 제 2 스트링 선택 라인은 서로 다른 행에 배치되고, 나아가, 상기 제 1 소오스 선택 라인 및 제 2 소오스 선택 라인은 서로 다른 행에 배치될 수 있다.
상기 본 발명의 다른 예에 따르면, 복수의 단위 소자들은 상기 제 1 스트링 및 상기 제 2 스트링은 상기 스트링 선택 트랜지스터 및 상기 소오스 선택 트랜지스터 사이에 직렬로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 낸드 구조의 비휘발성 메모리 소자는, 제 1 스트링 및 제 2 스트링을 포함한다. 상기 제 1 스트 링은 서로 직렬로 연결된 스트링 선택 트랜지스터, 복수의 단위의 소자들 및 소오스 선택 트랜지스터를 포함한다. 상기 복수의 단위 소자들은 제어 게이트 및 스토리지 노드를 각각 포함하고, 상기 스트링 선택 트랜지스터 및 상기 소오스 선택 트랜지스터는 게이트를 각각 포함한다. 상기 제 2 스트링은 서로 직렬로 연결된 스트링 선택 트랜지스터, 복수의 단위의 소자들 및 소오스 선택 트랜지스터를 포함한다. 상기 복수의 단위 소자들은 제어 게이트 및 스토리지 노드를 각각 포함하고, 상기 스트링 선택 트랜지스터 및 상기 소오스 선택 트랜지스터는 게이트를 각각 포함한다. 복수의 워드 라인들은 상기 제 1 스트링 및 상기 제 2 스트링의 같은 행에 배치된 상기 복수의 단위 소자들의 제어 게이트에 각각 연결되고, 상기 제 1 스트링 및 상기 제 2 스트링을 가로지른다. 제 1 스트링 선택 라인은 상기 제 1 스트링의 스트링 선택 트랜지스터의 게이트에 연결되고 상기 제 1 스트링을 가로지른다. 제 2 스트링 선택 라인은 상기 제 2 스트링의 스트링 선택 트랜지스터의 게이트에 연결되고 상기 제 2 스트링을 가로지른다. 공통 비트 라인은 상기 제 1 스트링의 스트링 선택 트랜지스터 및 상기 제 2 스트링의 스트링 선택 트랜지스터의 외측에 배치되고, 상기 제 1 스트링 및 제 2 스트링의 일단을 연결한다. 제 1 소오스 선택 라인은 상기 제 2 스트링의 소오스 선택 트랜지스터의 게이트에 연결되고 상기 제 2 스트링을 가로지른다. 제 2 소오스 선택 라인은 상기 제 1 스트링의 소오스 선택 트랜지스터의 게이트에 연결되고 상기 제 1 스트링을 가로지른다. 그리고, 공통 소오스 라인은 상기 제 1 스트링의 소오스 선택 트랜지스터 및 상기 제 2 스트링의 소오스 선택 트랜지스터의 외측에 배치되고, 상기 제 1 스트링 및 제 2 스트링의 다른 단을 연결한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따른 낸드 구조의 비휘발성 메모리 소자는, 낸드 셀 어레이 구조의 단위 소자들을 포함한다. 상기 단위 소자들은 복수의 스트링들 내에 각각 배열되고, 제어 게이트 및 스토리지 노드를 각각 포함한다. 복수의 공통 비트 라인들은 상기 복수의 스트링들의 인접한 한 쌍의 스트링들의 일단에 공통으로 각각 연결된다. 스트링 선택 트랜지스터는 상기 복수의 스트링들 각각의 단위 소자들 및 공통 비트 라인 사이에 포함되고, 게이트를 포함한다. 제 1 스트링 선택 라인은 복수의 공통 비트 라인들 각각에 연결된 한 쌍의 스트링들 중 하나의 스트링의 스트링 선택 트랜지스터의 게이트에 연결된다. 제 2 스트링 선택 라인은 상기 복수의 공통 비트 라인들 각각에 연결된 한 쌍의 스트링들 중 다른 스트링의 스트링 선택 트랜지스터의 게이트에 연결된다. 복수의 공통 소오스 라인들은 상기 복수의 스트링들의 상기 인접한 한 쌍의 스트링들의 다른 단에 공통으로 각각 연결된다. 소오스 선택 트랜지스터는 상기 복수의 스트링들 각각의 단위 소자들 및 공통 소오스 라인 사이에 포함되고, 게이트를 포함한다. 제 1 소오스 선택 라인은 상기 복수의 공통 소오스 라인들 각각에 연결된 한 쌍의 스트링들 중 하나의 스트링의 소오스 선택 트랜지스터의 게이트에 연결된다. 제 2 소오스 선택 라인은 상기 복수의 공통 소오스 라인들 각각에 연결된 한 쌍의 스트링들 중 다른 스트링의 소오스 선택 트랜지스터의 게이트에 연결된다. 그리고, 복수의 워드 라인들은 상기 낸드 셀 어레이 구조의 같은 행에 배열된 상기 단위 소자들의 제어 게이트에 각각 연결된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 이이피롬(EEPROM) 소자, 플래시 메모리 소자 또는 소노스(SONOS) 메모리 소자의 일 예로서 제공될 수 있다. 본 발명의 실시예들에 따른 비휘발성 메모리 소자는 낸드(NAND) 구조를 갖는다. 낸드 구조는 노어(NOR) 구조에 대비되는 개념으로 사용될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 바람직하게는 핀-펫 또는 핀 메모리 소자에 적용될 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 실시예들에 따른 비휘발성 메모리 소자는 평면형 메모리 소자 또는 리세스형 메모리 소자에도 적용될 수 있음은 자명하다.
도 1은 본 발명의 일 실시예에 따른 낸드 구조의 비휘발성 메모리 소자를 보여주는 회로도이다.
도 1을 참조하면, 낸드 구조의 비휘발성 메모리 소자는 한 쌍의 스트링들(S1, S2)을 포함한다. 제 1 스트링(S1) 및 제 2 스트링(S2)의 일단은 공통 비트 라인(CBL)에 의해 서로 연결되고, 다른 단은 공통 소오스 라인(CSL)에 연결된다. 제 1 스트링(S1) 및 제 2 스트링(S2)은 복수의 단위 소자들(CT), 스트링 선택 트랜 지스터(SST) 및 소오스 선택 트랜지스터(GST)를 각각 포함한다. 복수의 단위 소자들(CT)들은 매트릭스로 배열되고, 낸드 셀 어레이 구조를 형성한다.
공통 비트 라인(CBL)은 제 1 스트링(S1) 및 제 2 스트링(S2)의 스트링 선택 트랜지스터(SST)의 외측에 배치된다. 공통 비트 라인(CBL)의 신호는 스트링 선택 트랜지스터들(SST)을 제어함으로써 스트링 단위로 분리될 수 있다. 이러한 공통 비트 라인(CBL) 구조는, 스트링들(S1, S2)에 각각 연결된 종래의 개별적인 비트 라인 구조와 대조될 수 있다. 공통 비트 라인(CBL)은 종래의 개별적인 비트 라인 구조에 비해서 넓은 면적을 갖도록 형성될 수 있다. 따라서, 공통 비트 라인(CBL)은 충분히 낮은 저항을 갖도록 형성될 수 있고, 이에 따라, 스트링들(S1, S2)이 보다 조밀하게 배치될 수 있다. 그 결과, 비휘발성 메모리 소자의 집적도가 향상될 수 있다.
공통 소오스 라인(CSL)은 제 1 스트링(S1) 및 제 2 스트링(S2)의 소오스 선택 트랜지스터(GST)의 외측에 배치된다. 공통 소오스 라인(CSL)의 신호는 소오스 선택 트랜지스터들(GST)을 제어함으로써 스트링 단위로 분리될 수 있다. 이러한 공통 소오스 라인(CSL) 구조는 전술한 공통 비트 라인(CBL) 구조와 더불어 비휘발성 메모리 소자의 집적도 향상에 기여할 수 있다.
제 1 스트링(S1)에서, 스트링 선택 트랜지스터(SST), 복수의 단위 소자들(CT) 및 소오스 선택 트랜지스터(GST)는 직렬로 연결될 수 있다. 도 1에서, 단위 소자들(CT)의 수는 예시적인 것이고, 본 발명은 이러한 수에 제한되지 않는다. 스트링 선택 트랜지스터(SST)는 게이트(G)를 포함한다. 게이트(G)는 스트링 선택 트랜지스터(SST)의 턴-온(turn-on) 또는 턴-오프(turn-off)를 제어할 수 있다. 예를 들어, 스트링 선택 트랜지스터(SST)는 모스 전계효과 트랜지스터(MOSFET)를 포함할 수 있다.
제 2 스트링(S2)은 제 1 스트링(S1)과 유사한 구조를 갖는다. 즉, 제 2 스트링(S2)에서, 스트링 선택 트랜지스터(SST), 복수의 단위 소자들(CT) 및 소오스 선택 트랜지스터(GST)는 직렬로 연결될 수 있다. 다만, 제 1 스트링(S1)과 제 2 스트링(S2)은 스트링 선택 트랜지스터(SST) 및 소오스 선택 트랜지스터(GST)의 배치에 있어서 차이점을 가질 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 제 1 스트링(S1) 및 제 2 스트링(S2)의 스트링 선택 트랜지스터들(SST)은 서로 다른 행에 배치될 수 있다. 제 1 스트링(S1) 및 제 2 스트링(S2)의 소오스 선택 트랜지스터(GST)들도 서로 다른 행에 배치될 수 있다.
단위 소자들(CT)은 제어 게이트(CG) 및 스토리지 노드(SN)를 각각 포함한다. 제어 게이트(CG)는 스토리지 노드(SN)의 상태를 제어할 수 있다. 스토리지 노드(SN)는 전하 저장 또는 전하 트랩을 위해 제공될 수 있다. 예를 들어, 단위 소자들(CT)은 플래시 메모리 소자 또는 소노스 메모리 소자의 단위셀 구조를 가질 수 있다.
제 1 스트링 선택 라인(SSL1)은 제 1 스트링(S1)의 스트링 선택 트랜지스터(SST)의 게이트(G)에 연결되고, 제 1 스트링(S1)을 가로질러 배치된다. 제 2 스트링 선택 라인(SSL2)은 제 2 스트링(S2)의 스트링 선택 트랜지스터(SST)의 게이트(G)에 연결되고, 제 2 스트링(S2)을 가로질러 배치된다. 예를 들어, 제 1 스트링(S1) 및 제 2 스트링(S2)이 열로 배치되면, 제 1 스트링 선택 라인(SSL1) 및 제 2 스트링 선택 라인(SSL2)은 행으로 배치될 수 있다. 이 경우, 제 1 스트링 선택 라인(SSL1) 및 제 2 스트링 선택 라인(SSL2)은 서로 다른 행에 배치될 수 있다.
제 1 스트링 선택 라인(GSL1)은 제 1 스트링(S1)의 소오스 선택 트랜지스터(GST)의 게이트(G)에 연결되고, 제 1 스트링(S1)을 가로질러 배치된다. 제 2 소오스 선택 라인(GSL2)은 제 2 스트링(S2)의 소오스 선택 트랜지스터(GST)의 게이트(G)에 연결되고, 제 2 스트링(S2)을 가로질러 배치된다. 예를 들어, 제 1 스트링(S1) 및 제 2 스트링(S2)이 열로 배치되면, 제 1 소오스 선택 라인(GSL1) 및 제 2 소오스 선택 라인(GSL2)은 행으로 배치될 수 있다. 이 경우, 제 1 소오스 선택 라인(GSL1) 및 제 2 소오스 선택 라인(GSL2)은 서로 다른 행에 배치될 수 있다.
복수의 워드 라인들(WL1, WL2, WL3, WL4 ... WL29, WL30, WL31, WL32)은 제 1 스트링(S1) 및 제 2 스트링(S2)의 같은 행에 배치된 단위 소자들(CT)의 제어 게이트(CG)에 각각 연결되고, 제 1 스트링(S1) 및 제 2 스트링(S2)을 가로질러 배치된다. 예를 들어, 제 1 워드 라인(WL1)은 제 3 행의 두 단위 소자들(CT)의 제어 게이트(CG)에 연결되고, 제 2 워드 라인(WL2)은 제 4 행의 두 단위 소자들(CT)의 제어 게이트(CG)에 연결될 수 있다. 나머지 워드 라인들(WL3, WL4 ... WL29, WL30, WL31, WL32)에 대해서도 동일한 원리가 적용될 수 있다. 워드 라인들(WL1, WL2, WL3, WL4 ... WL29, WL30, WL31, WL32)의 수는 단위 소자들(CT)의 배치에 따라 결정되고, 도 1에 도시된 수에 제한되지 않는다.
이하에서는, 전술한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법에 대해서 설명한다. 비휘발성 메모리 소자의 동작은, 프로그램 단계, 읽기 단계 및 블록 소거 단계를 포함할 수 있다. 프로그램 단계에서, 제 1 스트링(S1) 및 제 2 스트링(S2) 가운데 하나의 스트링의 복수의 단위 소자들(CT) 가운데 하나의 단위 소자(CT)에 선택적으로 데이터가 저장된다. 읽기 단계에서, 하나의 스트링의 하나의 단위 소자(CT)에 저장된 데이터가 읽어진다. 블록 소거 단계에서, 제 1 스트링(S1) 및 제 2 스트링(S2)의 단위 소자들(CT)의 데이터가 일시에 소거될 수 있다.
프로그램 단계를 보다 구체적으로 설명한다. 예컨대, 제 1 스트링(S1)의 제 2 워드 라인에 연결된 제 4 행의 단위 소자(CT)에 데이터를 저장하는 경우를 예로 설명한다. 제 1 스트링(S1)의 단위 소자들(CT)의 채널에 로우 전압을 인가하고, 제 2 스트링(S2)의 단위 소자들(CT)의 채널에 하이 전압을 인가한다. 제 1 스트링(S1)의 제 4 행의 단위 소자(CT)의 게이트(G)에 연결된 제 2 워드 라인(WL2)에 프로그램 전압을 인가하고, 다른 단위 소자들(CT)의 게이트(G)에 연결된 워드 라인들(WL1, WL3, WL4 ... WL29, WL30, WL31, WL32)에 패스 전압을 인가한다. 선택적으로, 단위 소자들(CT)의 채널 또는 웰 영역에는 소정 전압, 예컨대 약간의 음의 전압이 인가될 수 있다.
로우 전압은 단위 소자들(CT)의 프로그램을 허용하는 전압, 예컨대 0V일 수 있다. 하이 전압은 채널 부스팅(channel boosting)을 통해 단위 소자들(CT)의 프로그램을 방지하기 위해 적절하게 선택될 수 있다. 패스 전압은 단위 소자들(CT)을 턴-온 시키지만, 프로그램은 방지할 수 있는 범위의 전압으로 선택될 수 있다. 프로그램 전압은 선택된 단위 소자(CT)를 프로그램 시킬 수 있는 범위의 전압, 예컨 대 전하의 터널링을 유발할 수 있는 범위의 전압으로 선택될 수 있다. 이 경우, 프로그램 전압은 패스 전압보다 클 수 있다.
제 1 스트링(S1)을 선택하는 단계, 즉, 전술한 로우 전압 및 하이 전압을 인가하는 단계는 다음과 같은 방법으로 수행될 수 있다. 예를 들어, 공통 비트 라인(CBL)에 하이 전압을 인가하고, 공통 소오스 라인(CSL)에 로우 전압을 인가한다. 이 경우, 제 1 스트링 선택 라인(SSL1) 및 제 1 소오스 선택 라인(GSL1)에 턴-오프 전압을 인가하고, 제 2 스트링 선택 라인(SSL2) 및 제 2 소오스 선택 라인(GSL2)에 턴-온 전압을 인가한다. 예를 들어, 턴-온 전압은 스트링 선택 트랜지스터(SST) 및 소오스 선택 트랜지스터(GST)를 턴-온 시키기에 적합한 범위의 전압이 선택될 수 있고, 턴-오프 전압은 스트링 선택 트랜지스터(SST) 및 소오스 선택 트랜지스터(GST)를 턴-온 시키기에 적합한 범위의 전압, 예컨대 0V일 수 있다.
이에 따르면, 제 1 스트링(S1)의 스트링 선택 트랜지스터(SST)는 턴-오프 되고, 소오스 선택 트랜지스터(GST)는 턴-온 된다. 그 결과, 제 1 스트링(S1)의 단위 소자들(CT)의 채널은 공통 소오스 라인(CSL)에 전기적으로 연결되고 따라서 로우 전압이 인가된다. 제 2 스트링(S2)의 스트링 선택 트랜지스터(SST)는 턴-온 되고, 소오스 선택 트랜지스터(GST)는 턴-오프 된다. 그 결과, 제 2 스트링(S2)의 단위 소자들(CT)의 채널은 공통 비트 라인(CBL)에 전기적으로 연결되고 따라서 하이 전압이 인가된다.
다른 예로, 공통 비트 라인(CBL)에 로우 전압을 인가하고, 공통 소오스 라인(CSL)에 하이 전압을 인가할 수도 있다. 이 경우, 제 1 스트링 선택 라인(SSL1) 및 제 1 소오스 선택 라인(GSL1)에 턴-온 전압을 인가하고, 제 2 스트링 선택 라인(SSL2) 및 제 2 소오스 선택 라인(GSL2)에 턴-오프 전압을 인가한다. 그 결과, 제 1 스트링(S1)의 단위 소자들(CT)의 채널은 공통 비트 라인(CBL)에 전기적으로 연결되고 따라서 로우 전압이 인가된다. 제 2 스트링(S2)의 단위 소자들(CT)의 채널은 공통 소오스 라인(CSL)에 전기적으로 연결되고 따라서 하이 전압이 인가된다.
전술한 프로그램 동작에 따르면, 제 1 스트링(S1)의 제 4 행의 단위 소자(CT)에만 선택적으로 데이터가 저장될 수 있다. 이 경우, 데이터는 스토리지 노드(SN)에 전하의 형태로 저장될 수 있다. 유사하게, 제 1 스트링(S1)의 다른 행, 예컨대 제 32 행의 단위 소자(CT)에만 선택적으로 데이터를 저장하기 위해서는, 제 30 워드 라인(WL30)에만 프로그램 전압을 인가하고, 나머지 워드 라인들(WL1, WL2, WL3, WL4 ... WL29, WL31, WL32)에 패스 전압을 인가한다. 다른 행의 단위 소자들(CT)에 대한 프로그램에 대해서도 동일한 원리가 적용될 수 있다.
제 2 스트링(S2)의 단위 소자들(CT)에 대한 프로그램 동작은, 해당 기술 분야에서 통상의 지식을 가진 자라면 전술한 제 1 스트링(S1)에 대한 프로그램 동작에 대한 설명을 용이하게 변형하여 수행할 수 있음은 자명하다. 즉, 제 2 스트링(S2)의 단위 소자들(CT)에 로우 전압을 인가하고, 제 1 스트링(S1)의 단위 소자들(CT)에 하이 전압을 인가함으로써, 제 2 스트링(S2)을 선택할 수 있다.
이하에서 읽기 단계에 대해서 보다 상세하게 설명한다. 예컨대, 제 1 스트링의 제 4 행의 단위 소자(CT)의 데이터를 읽는 경우를 예로 설명한다. 공통 비트 라인(CBL) 및 공통 소오스 라인(CSL) 가운데 하나에 하이 전압을 인가하고, 다른 하 나에 로우 전압을 인가한다. 제 1 스트링 선택 라인(SSL1) 및 제 2 소오스 선택 라인(GSL2)에 턴-온 전압을 인가하고, 제 2 스트링 선택 라인(SSL2) 및 제 1 소오스 선택 라인(GSL1)에 턴-오프 전압을 인가한다.
이에 따라, 제 1 스트링(S1)의 스트링 선택 트랜지스터(SST) 및 소오스 선택 트랜지스터(GST)가 턴-온 되고, 제 2 스트링(S2)의 스트링 선택 트랜지스터(SST) 및 소오스 선택 트랜지스터(GST)가 턴-오프 된다. 제 2 워드 라인(WL2)에 읽기 전압을 인가하고, 다른 워드 라인들(WL1, WL3, WL4 ... WL29, WL30, WL31, WL32)에 패스 전압을 인가한다. 예를 들어, 읽기 전압은 패스 전압보다 작을 수 있다. 선택적으로, 단위 소자들(CT)의 채널 또는 웰 영역에는 소정 전압, 예컨대 약간의 음의 전압이 인가될 수 있다.
블록 소거 단계는 워드 라인들(WL1, WL2, WL3, WL4 ... WL29, WL30, WL31, WL32) 및 단위 소자들(CT)의 웰 영역 사이에 소거 전압을 인가함으로써 수행할 수 있다. 예를 들어, 워드 라인들(WL1, WL2, WL3, WL4 ... WL29, WL30, WL31, WL32)에 음의 전압을 인가하고, 단위 소자들(CT)의 웰 영역에 큰 음의 전압을 인가할 수 있다. 이에 따라, 단위 소자들(CT)의 스토리지 노드(SN)에 저장된 전하가 소멸될 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 공통 비트 라인(CBL) 및 공통 소오스 라인(CSL) 구조를 채택함으로써 집적도를 높일 수 있다. 또한, 본 발명의 일 실시예에 따른 동작 방법에 따르면, 스트링들(S1, S2)에 대해서 스트링 선택 라인들(SSL1, SSL2) 및 소오스 선택 라인들(GSL1, GSL2) 을 분리함으로써 스트링(S1, S2)들을 개별적으로 신뢰성 있게 동작시킬 수 있다.
도 2는 본 발명의 다른 실시예에 따른 낸드 구조의 비휘발성 메모리 소자를 보여주는 회로도이다. 다른 실시예는 전술한 일 실시예가 어레이로 배치된 형태일 수 있다. 실시예들에서, 같은 참조 부호는 동일한 구성 요소를 나타내기 때문에, 중복되는 설명은 생략된다.
도 2를 참조하면, 낸드 구조의 비휘발성 메모리 소자는 여섯 스트링들(S11, S12, S21, S22, S31, S32)을 포함한다. 인접한 한 쌍의 제 1 및 제 2 스트링들(S11, S12)의 일단은 제 1 공통 비트 라인(CBL1)에 연결되고, 다른 단은 제 1 공통 소오스 라인(CSL1)에 연결된다. 인접한 다른 한 쌍의 제 3 및 제 4 스트링들(S21, S22)의 일단은 제 2 공통 비트 라인(CBL2)에 연결되고, 다른 단은 제 2 공통 소오스 라인(CSL2)에 연결된다. 그리고, 인접한 또 다른 한 쌍의 제 5 및 제 6 스트링들(S31, S32)의 일단은 제 3 공통 비트 라인(CBL3)에 연결되고, 다른 단은 제 3 공통 소오스 라인(CSL3)에 연결된다.
공통 비트 라인들(CBL1, CBL2, CBL3)은 도 1의 공통 비트 라인(CBL)을 참조할 수 있고, 공통 소오스 라인들(CSL1, CSL2, CSL3)은 도 1의 공통 소오스 라인(CSL)을 참조할 수 있다. 다만, 도 2에도 불구하고, 본 발명의 변형된 예에서, 공통 소오스 라인들(CSL1, CSL2, CSL3)은 서로 전기적으로 연결될 수도 있다.
세 쌍의 스트링들, 즉, 한 쌍의 제 1 및 제 2 스트링들(S11, S12), 다른 한 쌍의 제 3 및 제 4스트링들(S21, S22), 및 또 다른 한 쌍의 제 5 및 제 6 스트링들(S31, S32)은 도 1의 한 쌍의 제 1 및 제 2 스트링(S1, S2)을 각각 참조할 수 있 다.
단위 소자들(CT)은 스트링들(S11, S12, S21, S22, S31, S32)들 내에 낸드 셀 어레이 구조로 배열된다. 즉, 단위 소자들(CT)은 행 및 열로 배치되고, 동일한 열 또는 스트링 내의 단위 소자들은(CT)은 서로 직렬 연결된다. 스트링 선택 트랜지스터(SST)는 스트링들(S11, S12, S21, S22, S31, S32)들 각각의 단위 소자들(CT) 및 공통 비트 라인들(CBL1, CBL2, CBL3) 사이에 각각 포함될 수 있다. 소오스 선택 트랜지스터(GST)는 스트링들(S11, S12, S21, S22, S31, S32)들 각각의 단위 소자들(CT) 및 공통 소오스 라인들(CSL1, CSL2, CSL3) 사이에 각각 포함될 수 있다.
제 1 스트링 선택 라인(SSL1)은 제 1 스트링(S11), 제 3 스트링(S21) 및 제 5 스트링(S31) 각각의 스트링 선택 트랜지스터(SST)의 게이트(G)에 연결된다. 제 2 스트링 선택 라인(SSL2)은 제 2 스트링(S12), 제 4 스트링(S22) 및 제 6 스트링(S32) 각각의 스트링 선택 트랜지스터(SST)의 게이트(G)에 연결된다.
즉, 제 1 스트링 선택 라인(SSL1)은 공통 비트 라인들(CBL1, CBL2, CBL3) 각각에 연결된 어느 한 쌍의 스트링들(S11 및 S12, S21 및 S22, 또는 S31 및 S32) 가운데 하나의 스트링의 스트링 선택 트랜지스터(SST)의 게이트(G)에 연결된다. 제 2 스트링 선택 라인(SSL2)은 공통 비트 라인들(CBL1, CBL2, CBL3) 각각에 연결된 한 쌍의 스트링들(S11 및 S12, S21 및 S22, 또는 S31 및 S32) 가운데 다른 하나의 스트링의 스트링 선택 트랜지스터(SST)의 게이트(G)에 연결된다.
제 1 소오스 선택 라인(GSL1)은 제 2 스트링(S12), 제 4 스트링(S22) 및 제 6 스트링(S32) 각각의 소오스 선택 트랜지스터(GST)의 게이트(G)에 연결된다. 제 2 소오스 선택 라인(GSL2)은 제 1 스트링(S11), 제 3 스트링(S21) 및 제 5 스트링(S31) 각각의 소오스 선택 트랜지스터(GST)의 게이트(G)에 연결된다.
즉, 제 1 소오스 선택 라인(GSL1)은 공통 소오스 라인들(CSL1, CSL2, CSL3) 각각에 연결된 한 쌍의 스트링들(S11 및 S12, S21 및 S22, 또는 S31 및 S32) 가운데 하나의 스트링의 소오스 선택 트랜지스터(GST)의 게이트(G)에 연결된다. 제 2 소오스 선택 라인(GSL2)은 공통 소오스 라인들(CSL1, CSL2, CSL3) 각각에 연결된 한 쌍의 스트링들(S11 및 S12, S21 및 S22, 또는 S31 및 S32) 가운데 다른 하나의 스트링의 소오스 선택 트랜지스터(GST)의 게이트(G)에 연결된다.
본 발명의 변형된 실시예에서, 제 1 스트링 선택 라인(SSL1) 및 제 2 스트링 선택 라인(SSL2)이 서로 바뀌어 배치되고, 제 1 소오스 선택 라인(GSL1) 및 제 2 소오스 선택 라인(GSL2)이 서로 바뀌어 배치될 수 있음은 자명하다.
워드 라인들(WL1, WL2, WL3, WL4 ... WL29, WL30, WL31, WL32)은 같은 행에 배열된 단위 소자들(CT)의 제어 게이트(CT)에 각각 연결된다. 도 2에서 워드 라인들의 수는 예시적인 것이고, 본 발명의 범위는 이에 제한되지 않는다.
나아가, 비록 도 2에는 여섯 스트링들(S11, S12, S21, S22, S31, S32) 이 도시되었지만, 본원 발명의 실시예에 따른 비휘발성 메모리 소자는 이러한 스트링들의 수에 제한되지 않는다. 따라서, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 도 2의 개념에 따라서 세 쌍 이상의 스트링들을 더 포함할 수도 있다.
본 발명의 다른 실시예에 따른 낸드 구조의 비휘발성 메모리 소자는, 공통 비트 라인들(CBL1, CBL2, CBL3) 구조 및 공통 소오스 라인들(CSL1, CSL2, CSL3) 구 조를 채택함으로써 인접한 스트링들(S11과 S12, S12와 S22, 또는 S31과 S32) 사이의 공간을 줄일 수 있어 높은 집적도를 가질 수 있다.
이하에서, 본 발명의 다른 실시예에 따른 낸드 구조의 비휘발성 메모리 소자의 동작 방법을 설명한다. 다른 실시예에 따른 낸드 구조의 비휘발성 메모리 소자의 동작은, 프로그램 단계, 읽기 단계 및 블록 소거 단계를 포함할 수 있다. 프로그램 단계에서, 스트링들(S11, S12, S21, S22, S31, S32) 가운데 하나의 스트링의 복수의 단위 소자들(CT) 가운데 하나의 단위 소자(CT)에 선택적으로 데이터가 저장된다. 읽기 단계에서, 하나의 스트링의 하나의 단위 소자(CT)에 저장된 데이터가 읽어진다. 블록 소거 단계에서, 스트링들(S11, S12, S21, S22, S31, S32)의 단위 소자들(CT)의 데이터가 일시에 소거될 수 있다.
다른 실시예에 따른 동작 방법은 대부분 전술한 일 실시예에 따른 동작 방법을 참조할 수 있다. 다만, 일 실시예에서 프로그램이 방지된 하나의 스트링에 대한 동작은 다른 실시예에서 프로그램이 방지된 다른 복수의 스트링들에 대해서 모두 적용될 수 있다.
도 3을 참조하면, 제 3 스트링(S21)의 제 5 행의 점선 내의 단위 소자(CT)에 데이터를 저장하는 경우를 예로서 설명한다. 프로그램 단계에서, 제 3 스트링(S21)의 단위 소자들(CT)의 채널에 로우 전압(예컨대, OV)을 인가하고, 나머지 스트링들(S11, S22, S31, S32, S33)의 단위 소자들(CT)의 채널에 하이 전압(예컨대, Vcc)을 인가한다. 제 3 워드 라인(WL3)에 프로그램 전압(예컨대, Vpr)을 인가하고, 다른 워드 라인들(WL1, WL2, WL4 ... WL29, WL30, WL31, WL32)에 패스 전압(예컨대, Vps)을 인가한다. 선택적으로, 단위 소자들(CT)의 채널 또는 웰 영역에는 소정 전압, 예컨대 약간의 음의 전압이 인가될 수 있다.
보다 구체적으로 보면, 공통 비트 라인들(CBL1, CBL2, CBL3), 제 1, 제 3 및 제 4 공통 소오스 라인들(CSL1, CSL3, CSL4)에는 모두 하이 전압(Vcc)을 인가하고, 제 2 공통 소오스 라인(CSL2)에만 로우 전압(0V)을 인가한다. 제 1 스트링 선택 라인(SSL1)에 턴-오프 전압(예컨대, 0V)을 인가하고, 제 2 스트링 선택 라인(SSL2)에 턴-온 전압(예컨대, Vcc)을 인가한다. 그리고, 제 1 소오스 선택 라인(GSL1)에 턴-오프 전압(예컨대, 0V)을 인가하고 제 2 소오스 선택 라인(GSL2)에 턴-온 전압(예컨대, Vcc)을 인가한다.
이에 따라, 제 1 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들(SST) 및 제 1 소오스 선택 라인(GSL1)에 연결된 소오스 선택 트랜지스터들(GST)은 모두 턴-오프 된다("X"로 표시). 반면에, 제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST) 및 제 2 소오스 선택 라인(GSL2)에 연결된 소오스 선택 트랜지스터들(GST)은 모두 턴-온 된다.
따라서, 프로그램을 위해 선택된 제 3 스트링(S21)의 단위 소자들(CT)의 채널에는 점선으로 표시한 바와 같이 로우 전압(0V)이 인가된다. 반면, 프로그램이 방지된 다른 스트링들(S11, S12, S22, S31, S32)의 단위 소자들(CT)의 채널에는 실 선으로 표시한 바와 같이 하이 전압(Vcc)이 인가될 수 있다. 결과적으로, 프로그램 동작은 채널에 로우 전압(0V)이 인가되고, 게이트(G)에 프로그램 전압(Vpr)이 인가된 제 3 스트링(S21)의 제 5 행의 단위 소자(CT)에서만 선택적으로 수행된다.
본 발명의 변형된 실시예에서는, 일 실시예의 동작 방법에서 설명한 바와 같이, 공통 소오스 라인들(CSL1, CSL2, CSL3), 제 1 제 3 공통 비트 라인들(CBL1, CBL3)에 하이 전압(Vcc)을 인가하고, 제 2 공통 비트 라인(CBL1)에 로우 전압(0V)을 인가하여 제 3 스트링(S21)의 점선 내의 단위 소자(CT)에 데이터를 저장하는 것도 가능하다. 이 경우, 공통 소오스 라인들(CSL1, CSL2, CSL3)이 전기적으로 연결되어 하이 전압(Vcc)이 동시에 인가될 수도 있다. 구체적인 프로그램 방법은 전술한 설명을 참조할 수 있으므로 생략한다.
다른 단위 소자(CT)에 대한 프로그램 동작은 해당 기술 분야에서 통상의 지식을 가진 자라면, 전술한 설명을 변형하여 용이하게 실시할 수 있음은 자명하다.
도 4를 참조하여, 제 3 스트링(S21)의 제 5 행의 단위 소자(CT)에 데이터를 읽어내는 읽기 동작을 예로서 설명한다. 제 2 공통 비트 라인(CBL2)에 하이 전압(Vcc)을 인가하고, 제 2 공통 소오스 라인(CSL2)에 로우 전압(0V)을 인가한다. 선택된 제 3 워드 라인(WL3)에 읽기 전압(예컨대, Vr)을 인가하고, 다른 워드 라인들(WL1, WL2, WL4 ... WL29, WL30, WL31, WL32)에는 패스 전압(Vps)을 인가한다. 스트링 선택 라인들(SSL1, SSL2) 및 소오스 선택 라인들(GSL1, GSL2)에 대한 동작은 도 3의 프로그램 동작과 동일하다.
이에 따르면, 제 3 스트링(S21)을 따라서 제 2 공통 비트 라인(CBL2)으로부터 제 2 공통 소오스 라인(CSL2) 방향으로 흐르는 전류 양은 제 3 스트링(S21)의 제 5 행의 단위 소자(CT)의 상태에 따라서 달라질 것이다.
다른 단위 소자(CT)에 대한 읽기 동작은 해당 기술 분야에서 통상의 지식을 가진 자라면, 전술한 설명을 변형하여 용이하게 실시할 수 있음은 자명하다.
전술한 본 발명의 다른 실시예에 따른 낸드 구조의 비휘발성 메모리 소자의 동작 방법에 따르면, 공통 비트 라인들(CBL1, CBL2, CBL3) 및 공통 소오스 라인들(CSL1, CSL2, CSL3)에 연결된 한 쌍의 스트링들(S11과 S12, S21과 S22, 또는 S31과 S32)을 분리하여 개별적으로 신뢰성 있게 동작시킬 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 낸드 구조의 비휘발성 메모리 소자는 공통 비트 라인 구조 및 공통 소오스 라인 구조를 채택함으로써 스트링들 사이의 공간을 줄일 수 있어 높은 집적도를 가질 수 있다.
또한, 본 발명에 따른 낸드 구조의 비휘발성 메모리 소자의 동작 방법에 따르면, 스트링 선택 라인들 및 소오스 선택 라인들을 분리함으로써 스트링들을 개별 적으로 신뢰성 있게 동작시킬 수 있다.

Claims (17)

  1. 스트링 선택 트랜지스터 및 소오스 선택 트랜지스터를 각각 포함하는 제 1 스트링 및 제 2 스트링;
    상기 제 1 스트링의 스트링 선택 트랜지스터의 게이트에 연결된 제 1 스트링 선택 라인;
    상기 제 2 스트링의 스트링 선택 트랜지스터의 게이트에 연결된 제 2 스트링 선택 라인;
    상기 제 2 스트링의 소오스 선택 트랜지스터의 게이트에 연결된 제 1 소오스 선택 라인;
    상기 제 1 스트링의 소오스 선택 트랜지스터의 게이트에 연결된 제 2 소오스 선택 라인;
    상기 제 1 스트링 및 제 2 스트링의 일단을 연결하는 공통 비트 라인; 및
    상기 제 1 스트링 및 제 2 스트링의 다른 단을 연결하는 공통 소오스 라인을 포함하는 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 제 1 스트링 선택 라인 및 제 2 스트링 선택 라인은 서로 다른 행에 배치된 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 제 1 소오스 선택 라인 및 제 2 소오스 선택 라인은 서로 다른 행에 배치된 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 제 1 스트링 및 상기 제 2 스트링은 상기 스트링 선택 트랜지스터 및 상기 소오스 선택 트랜지스터 사이에 직렬로 연결된 복수의 단위 소자들을 더 포함하는 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  5. 제 4 항에 있어서, 상기 복수의 단위 소자들은 제어 게이트 및 스토리지 노드를 각각 포함하는 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  6. 제 5 항에 있어서, 상기 복수의 단위 소자들은 플래시 메모리 소자 또는 소노스 메모리 소자의 단위셀 구조를 갖는 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  7. 제 5 항에 있어서, 상기 제 1 스트링 및 상기 제 2 스트링의 같은 행에 배치된 상기 복수의 단위 소자들의 제어 게이트에 각각 연결되고, 상기 제 1 스트링 및 상기 제 2 스트링을 가로지르는 복수의 워드 라인들을 더 포함하는 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 공통 비트 라인은 상기 제 1 스트링의 스트링 선택 트랜지스터 및 상기 제 2 스트링의 스트링 선택 트랜지스터의 외측에 배치된 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  9. 제 8 항에 있어서, 상기 공통 소오스 라인은 상기 제 1 스트링의 소오스 선택 트랜지스터 및 상기 제 2 스트링의 소오스 선택 트랜지스터의 외측에 배치된 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  10. 서로 직렬로 연결된 스트링 선택 트랜지스터, 복수의 단위의 소자들 및 소오스 선택 트랜지스터를 포함하고, 상기 복수의 단위 소자들은 제어 게이트 및 스토리지 노드를 각각 포함하고, 상기 스트링 선택 트랜지스터 및 상기 소오스 선택 트랜지스터는 게이트를 각각 포함하는, 제 1 스트링;
    서로 직렬로 연결된 스트링 선택 트랜지스터, 복수의 단위의 소자들 및 소오스 선택 트랜지스터를 포함하고, 상기 복수의 단위 소자들은 제어 게이트 및 스토리지 노드를 각각 포함하고, 상기 스트링 선택 트랜지스터 및 상기 소오스 선택 트랜지스터는 게이트를 각각 포함하는, 제 2 스트링;
    상기 제 1 스트링 및 상기 제 2 스트링의 같은 행에 배치된 상기 복수의 단위 소자들의 제어 게이트에 각각 연결되고, 상기 제 1 스트링 및 상기 제 2 스트링을 가로지르는 복수의 워드 라인들;
    상기 제 1 스트링의 스트링 선택 트랜지스터의 게이트에 연결되고 상기 제 1 스트링을 가로지르는 제 1 스트링 선택 라인;
    상기 제 2 스트링의 스트링 선택 트랜지스터의 게이트에 연결되고 상기 제 2 스트링을 가로지르는 제 2 스트링 선택 라인;
    상기 제 1 스트링 및 제 2 스트링의 일단을 연결하는 공통 비트 라인;
    상기 제 2 스트링의 소오스 선택 트랜지스터의 게이트에 연결되고 상기 제 2 스트링을 가로지르는 제 1 소오스 선택 라인;
    상기 제 1 스트링의 소오스 선택 트랜지스터의 게이트에 연결되고 상기 제 1 스트링을 가로지르는 제 2 소오스 선택 라인; 및
    상기 제 1 스트링 및 제 2 스트링의 다른 단을 연결하는 공통 소오스 라인을 포함하는 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  11. 제 10 항에 있어서, 상기 제 1 스트링 선택 라인 및 제 2 스트링 선택 라인은 서로 다른 행에 배치된 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  12. 제 10 항에 있어서, 상기 제 1 소오스 선택 라인 및 제 2 소오스 선택 라인은 서로 다른 행에 배치된 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  13. 제 10 항에 있어서, 상기 단위 소자는 플래시 메모리 소자 또는 소노스 메모리 소자의 단위셀 구조를 갖는 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  14. 복수의 스트링들 내에 배열되고, 제어 게이트 및 스토리지 노드를 각각 포함 하는 낸드 셀 어레이 구조의 단위 소자들;
    상기 복수의 스트링들의 인접한 한 쌍의 스트링들의 일단에 공통으로 각각 연결된 복수의 공통 비트 라인들;
    상기 복수의 스트링들 각각의 단위 소자들 및 공통 비트 라인 사이에 포함되고, 게이트를 포함하는 스트링 선택 트랜지스터;
    상기 복수의 공통 비트 라인들 각각에 연결된 한 쌍의 스트링들 중 하나의 스트링의 스트링 선택 트랜지스터의 게이트에 연결된 제 1 스트링 선택 라인;
    상기 복수의 공통 비트 라인들 각각에 연결된 한 쌍의 스트링들 중 다른 스트링의 스트링 선택 트랜지스터의 게이트에 연결된 제 2 스트링 선택 라인;
    상기 복수의 스트링들의 상기 인접한 한 쌍의 스트링들의 다른 단에 공통으로 각각 연결된 복수의 공통 소오스 라인들;
    상기 복수의 스트링들 각각의 단위 소자들 및 공통 소오스 라인 사이에 포함되고, 게이트를 포함하는 소오스 선택 트랜지스터;
    상기 복수의 공통 비트 라인들 각각에 연결된 한 쌍의 스트링들 중 다른 스트링의 소오스 선택 트랜지스터의 게이트에 연결된 제 1 소오스 선택 라인;
    상기 복수의 공통 비트 라인들 각각에 연결된 한 쌍의 스트링들 중 하나의 스트링의 소오스 선택 트랜지스터의 게이트에 연결된 제 2 소오스 선택 라인; 및
    상기 낸드 셀 어레이 구조의 같은 행에 배열된 상기 단위 소자들의 제어 게이트에 각각 연결된 복수의 워드 라인들을 포함하는 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  15. 제 14 항에 있어서, 상기 제 1 스트링 선택 라인 및 제 2 스트링 선택 라인은 서로 다른 행에 배치된 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  16. 제 14 항에 있어서, 상기 제 1 소오스 선택 라인 및 제 2 소오스 선택 라인은 서로 다른 행에 배치된 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
  17. 제 14 항에 있어서, 상기 단위 소자는 플래시 메모리 소자 또는 소노스 메모리 소자의 단위셀 구조를 갖는 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
KR1020070040479A 2006-01-26 2007-04-25 공통 비트 라인을 갖는 낸드 구조의 비휘발성 메모리 소자 KR100738119B1 (ko)

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