KR0170707B1 - 비휘발성 메모리 소자 및 그 구동 방법 - Google Patents

비휘발성 메모리 소자 및 그 구동 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자 및 그 구동 방법에 관한 것이다.
본 발명은 종래 기술의 비휘발성 메모리 소자가 모든 스트링이 하나의 바디에 형성되는데 비해, 각각의 스프링 별로 독립된 바디 및 공통소오스/바디라인을 형성하고 그 스트링의 소오스와 연결하여 사용하고, 개별적으로 전압을 인가함으로서 프로그램 전압(Vpgm) 및 패스접압(Vpass)에 의한 스트레스를 최소화하여 프로그램 동작 및 소거동작을 정확하게 수행할 수 있도록 하는 동시에 스트링 내의 셀트랜지스터의 수를 증가시켜 고집적화를 구현할 수 있다.

Description

비휘발성 메모리 소자 및 그 구동 방법
제1도는 일반적인 NAND형 비휘발성 메모리 소자를 구성하는 하나의 스트링의 요소를 나타내는 레이아웃의 평면도이다.
제2도는 제1도의 등가회로도이다.
제3도는 셀트랜지스터를 나타내는 도면으로서 (a)는 평면도이고, (b)는 (a)의X-X 단면도이다.
제4도는 종래 기술에 의한 NAND형 비휘발성 메모리 소자의 일부를 나타내는 등가회로도이다.
제5도는 종래 기술의 비선택된 셀트랜지스터에서 패스전압(Vpass)에 의한 문턱전압(Vth)의 특성 변화를 나타내는 그래프이다.
제6도는 본 발명의 제1 실시예에 의한 NAND형 비휘발성 메모리 소자의 일부를 나타내는 등가회로도이다.
제7도는 본 발명의 제2 실시예에 의한 NAND형 비휘발성 메모리 소자의 일부를 나타내는 등가회로도이다.
제8도는 본 발명의 셀트랜지스터에서 프로그램 전압(Vpgm) 및 패스전압(Vpass)에 의한 문턱전압(Vth) 특성을 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
SBL1,SBL2 : 공통소오스/바디라인 10,20 : 스트링
B/L : 비트라인
W/L1, W/L2, W/L3, W/Ln-1, W/Ln : 워드라인
SSL1,SSL2,SSL3 : 스트링 선택 라인
11,12,13,21,22,23 : 선택 트랜지스터
C1,C2,C3,Cn-1,Cn : 셀트랜지스터
본 발명은 비휘발성 메모리 소자 및 그 구동 방법에 관한 것으로서 특히, 각 스트링 별로 독립된 바디상에 형성하고 하나의 라인을 소오스라인과 바디라인으로 공통 사용하여 동작의 정확성을 향상시킨 비휘발성 메모리소자 및 그구동 방법에 관한 것이다.
최근 전기적으로 데이타의 소거 및 개서가 가능한 비휘발성 메모리 소자(Electrically Erasable and Programmable Read Only Memory : EEPROM)는 점점 고집적화되고 대용량화되는 추세이다. 일반적으로 비휘발성 메모리 소자를 이루는 셀트랜지스터는 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)를 가지며, 연결형태에 따라 크게 NOR형과 NAND형으로 나누어진다.
상기 NOR형 비휘발성 메모리 소자는 하나의 비트라인 콘택과 소오스라인을 2개의 메모리 셀이 마주보며 공유하여 하나의 비트라인에 여러개의 메모리 셀이 병렬로 연결되도록 구성된다. 상기의 NOR형 비휘발성 메모리소자는 데이타를 저장시키는 경우에는 채널 핫 일렉트론(channel hot electron)방식을 사용하고, 데이타를 소거시키는 경우에는 F-N 터널링(Fowler-Nordheim tunneling) 방식으로 사용한다. 상기와 같은 동작을 위해 큰 셀전류를 사용함으로서 고집적화에 불리한 단점이 있으나 고속화에 용이하게 대응할 수 있는 장점이 있다.
한편, 상기 NAND형 비휘발성 메모리 소자는 하나의 비트라인 콘택과 소오스라인을 2개의 셀 스트링(cell string)이 공유하며, 하나의 셀스트링은 복수개의 셀트랜지스터가 비트라인과 직렬로 연결되도록 구성된다. 상기 NAND형 비휘발성 메모리 소자는 콘트롤 게이트 또는 기판에 인가되는 전압에 따라 기판과 플로팅 게이트 사이에 F-N 터널링이 발생되어 데이타의 저장과 소거가 실시된다. 상기의 동작에서는 적은 셀전류를 사용하게 되어 고속화에 불리한 점이 있으나 고집적화에 유리한 장점이 있다.
결론적으로, NAND형 메모리 셀은 NOR형에 비해 집적도가 높기 때문에 메모리 소자의 대용량화를 위해서는 NAND형 메모리가 바람직하다.
이하, 통상적인 NAND형 비휘발성 메모리 소자를 이루는 스트링의 구조를 첨부된 도면과 함께 상세하게 설명한다.
제1도는 하나의 스트링 레이아웃을 나타내는 평면도이고, 제2도는 제1도의 등가회로도이고, 제3도(a)(b)는 각각 셀트랜지스터의 평면도 및 X-X 단면도이다.
제1도 및 제2도를 참조하면, NAND형 메모리 소자의 각각의 스트링 구조는 소정의 폭(X)과 길이(Y)의 곱에 의한 면적에 스트링 선택트랜지스터(S1)와, 복수개의 셀트랜지스터(C1, …Cn)와, 소오스 선택트랜지스터(S2)가 비트라인(B/L)및 소오스라인(S/L)에 순차적으로 직렬 연결된다.
제3도(a)(b)를 참조하면, 상기 스트링 내에서 정보를 저장하기위한 각각의 셀트랜지스터(C1,…Cn)는 P형 실리콘 기판(210)에 플로팅 게이트(floating gate) (220)및 콘트롤 게이트(control gate)(230)가 산화막을 사이에 두고 순차로 적층 형성되고, N+형의 소오스/드레인 영역(240)이 형성되어 이루어진다.
상기와 같은 구조를 갖는 스트링에서의 프로그램(program) 동작은 제1 셀트랜지스터(C1)에 정보를 저장하는 경우에 먼저, 상기 스트링 선택트랜지스터(S1)의 게이트 Vcc를 인가하여 온(on)시키고, 상기 소오스 선택트랜지스터(S2)의 게이트에는 0[V]를 인가하여 오프(off)시킨다. 그후 상기 제1 셀트랜지스터(C1)의 콘트롤 게이트(210)에 소정의 프로그램 전압(Vpgm)을 인가하여 터널링을 유발시킴으로서 상기 기판(제3도의 210)의 채녈영역에서 플로팅 게이트(제3도의 220)로 전자가 이동하여 상기 제1 셀트랜지스터(C1)의 문턱전압(Vth)이 변화되도록 한다.
한편, 읽기(read)동작은 메모리 셀의 on 또는 off 여부를 파악하는 것이다. 예를 제1 셀트랜지스터(C1)에 들어 있는 정보를 읽는 경우 비트라인(B/L) 특정전압(1∼Vcc)으로 충전(precharge)시키고 상기 스트링 선택트랜지스터(S1)와 소오스 선택트랜지스터(S2) 및 비선택된 센트랜지스터(C2, …Cn)의 콘트롤 게이트에는 Vcc를 인가하여 온(on) 시킨다. 그리고 상기 선택된 제1 셀트랜지스터(C1)의 콘트롤 게이트에는 정보가 저장된 1 상태 문턱전압과 정보가 저장되지 않은 0상태 문턱전압 사이의 전압(0[V])을 인가한다. 그 결과 상기 제1 셀트랜지스터(C1)가 온(on)되어 비트라인(B/L)에서 소오스라인(S/L)으로 전류흐름이 감지되면 1로 판단하고, 상기 제1 셀트랜지스터(C1)가 오프(off)되어 비트라인(B/L)에서 소오스라인(S/L)으로의 전류흐름이 감지되지 않으면 0으로 판단한다.
한편, 소거(erase) 동작은, 예를 들어 제1 셀트랜지스터(C1)에 들어 있는 정보를 소거할 경우 비트라인(B/L). 소오스라인(S/L), 스트링 선택 트랜지스터(S1) 및 소오스 선택트랜지스터(S2)는 플로팅(floating)상태로 하고, 상기 선택된 제1 셀트랜지스터(C1)의 콘트롤 게이트 (제3도의 230)에 0[V]를 인가하고, 기판(제3도의 210)에는 소거전압(Verase)을 인가하여 터널링을 발생시킴으로서 상기 플로팅게이트(제3도의 220) 내의 전하가 상기 기판(제3도의 210)으로 이동되어 문턱전압을 변화시킨다.
이하, 종래 기술에 의한 비휘발성 메모리 소자를 첨부도면을 참조하여 상세히 설명한다.
제4도는 종래 기술에 의한 NAND형 비휘발성 메모리 소자의 일부를 나타내는 등가회로도이고, 제5도는 비선택된 셀트랜지스터에서 패스전압(Vpass)에 의한 문턱전압(Vth)의 특성 변화를 나타내는 그래프이다.
제4도를 참조하면, 종래 기술에 의한 비휘발성 메모리 소자는 스트링 선택트랜지스터(S1), 다수의 셀트랜지스터(C1, …Cn), 소오스 선택트랜지스터(S2)가 비트라인(B/L)과 소오스라인(S/L) 사이에 직렬로 연결되어 구성되는 다수의 스트링(110, 120)이 동일 방향으로 2차원적으로 배열되고, 상기 각 스트링(110, 120)의 스트링 선택트랜지스터(S1)의 게이트를 연결하는 스트링 선택라인(SSL1)과, 상기 각 스트링(110, 120)을 구성하는 셀트랜지스터(C1, …Cn)의 콘트롤 게이트를 각각 수평단위로 연결하는 복수개의 워드라인(W/L1, …W/Ln)과, 상기 각 스트링의 소오스 선택트랜지스터(S2)의 게이트를 연결하는 소오스 선택라인(SSL2)을 포함하여 구성된다.
상기 각 스트링(110, 120)의 스트링 선택트랜지스터(S1) 및 소오스 선택트랜지스터(S2)는 채널증가형(Enhancement mode) NMOS로 구성된다.
상기와 같은 종래의 비휘발성 메모리 소자는 하나의 바디(BODY) 즉 하나의 웰(well) 상에 형성되어 모든 스트링(110, 120)이 상기 바디(BODY)를 공통으로 사용하고, 모든 스트링(110, 120)의 소오스는 상호 연결된다.
이하, 상기와 같이 이루어지는 종래의 NAND형 비휘발성 메모리 소자의 동작을 상세히 설명한다.
종래 기술이 프로그램(program) 동작은 예를 들어 제1 스트링(110)의 제1 셀트랜지스터(C1)에 정보를 저장시키는 경우에, 먼저 선택된 제1 스트링(110)의 비트라인(B/L1)에는 0[V]를 인가한 후 스트링 선택라인(SSL1)에 Vcc를 인가하여 상기 스트링 선택트랜지스터(S1)를 온(on)시키고, 상기 소오스 선택라인(SSL2)에 0[V]를 인가하여 상기 소오스 선택트랜지스터(S2)를 오프 (off)시킨다.
그후, 선택된 제1 워드라인(W/L1)을 통해 제1 셀트랜지스터(C1)의 콘트롤 게이트에 약 18[V]의 프로그램 전압(Vpgm)을 인가하고, 상기 바디(BODY)에는 0[V]를 인가하여 상기 제1 셀트랜지스터(C1)의 채널영역에서 플로팅 게이트로 전자가 이동하도록 F-N 터널링을 발생시킨다.
여기서, 제1 스트링(110)에서 선택된 제1 비트라인(B/L1)및 비선택된 워드라인(W/L2, W/Ln)에 연결된 셀트랜지스터(C2, Cn)에는 콘트롤 게이트에 패스전압(Vpass)이 인가된다. 이때, 채널전압은 0[V]가 되어 전자가 채널로부터 플로팅 게이트로 유입되는 소량의 F-N 터널링전류가 발생하기 때문에 문턱전압(Vth)은 제5도의(a)와 같이 일정전압 이상에서 패스전압(Vpass)이 증가할수록 급격히 증가한다.
한편, 비선택된 제2 비트라인(B/L2) 및 제 1 워드라인(W/L1)에 연결된 셀트랜지스터(C1)는 콘트롤 게이트에 프로그램 전압(Vpgm)이 인가되고, 채널전압 및 소오스/드레인전압은 비선택된 워드라인(W/L2, W/Ln)의 패스전압(Vpass)과 선택된 워드라인(W/L1)의 프로그램 전압(Vpgm)에 의해 유발되는 용량성 결합(capacitance coupling)으로 인해 Vcc - S1의 문턱전압으로 상승된다. 이때, 상승되는 전압(Vboost)에 의해 소량의 F-N 터널링이 발생하여 채널로부터 플로팅 게이트로 전자가 유입되어 문턱전압(Vth)이 증가하게 된다. 상기 상승전압(Vboost)은 패스전압(Vpass) 에 비례한다. 그로 인해 변화되는 문턱전압(Vth)의 값은 제5도의 (b)와 같이 일정전압까지 상기 패스전압(Vpass)이 증가할수록 작아진다.
결국, 다른 비선택된 셀트랜지스터의 동작에 영향을 주지 않도록 상기 패스전압(Vpass)은 10[V] 정도로 결정된다.
이때, 상기한 프로그램 전압(Vpgm) 및 패스전압(Vpass)이 영향에 의한 문턱전압(Vth)의 변화는 동작전압인 Vcc가 낮아질수록 비선택된 셀트랜지스터의 채널 및 소오스/드레인 전압이 Vcc - 선택된 트랜지스터의 문턱전압에서부터 점차 증가되기 때문에 증가한다. 또한, 스트링 내의 셀트랜지스터의 수가 많아질수록 선택된 워드라인에 인가된 프로그램 전압(Vpgm)의 부하용량이 증가되어 용량성 결합 효율이 감소되어 문턱전압(Vth)이 증가된다.
종래 기술의 읽기(read) 동작은, 예를 들어 제1 스트링(110)의 제1 셀트랜지스터(C1)에 저장된 정보를 읽기 위해서는 먼저 스트링 선택라인(SSL1) 및 소오스 선택라인(SSL2)에는 Vcc를 인가하여 상기 스트링 선택트랜지스터(S1) 및 소오스 선택트랜지스터(S2)를 온(on)시키고, 소오스라인(S/L)에 0[V]를 인가한다.
그후, 선택된 제1 워드라인(W/L1)에 0[V]를 인가하고, 비선택된 워드라인(W/L2, W/Ln)에는 Vcc를 인가하고, 바디(BODY)에는 0[V]를 인가하고, 선택된 제1 비트라인(B/L1)은 특정한 읽기전압(Vread)을 인가하여 제1 셀트랜지스터(C1)가 온( on) 되는지에 따라 즉, 전류의 흐름에 따라 1 또는 0의 상태를 구별한다.
종래 기술의 소거(ERASE) 동작은, 예를 들어 제1 스트링(110)의 제1 셀트랜지스터(C1)에 저장된 정보를 소거하는 경우에 상기 선택된 제1 셀트랜지스터(C1)가연결되는 제1 워드라인(W/L1)에는 0[V]를 인가하고, 바디(BODY)에는 20V의 소거전압(Verase)을 인가함으로서 상기 제1 셀트랜지스터(C1)의 플로팅 게이트에서 채널영역으로 F-N 터널링이 발생되어 정보의 소거가 수행된다. 이때, 다른 모든 라인은 플로팅(floating)시킨다.
한편, 종래 기술의 스탠바이(STANDBY) 동작은, 바디(BODY)에는 0[V]를 인가하고, 다른 모든 라인은 플로팅시킴으로서 현재의 상태를 유지한다.
상기와 같은 동작에 의해 종래 기술의 비휘발성 메모리 소자는 프로그램 전압(Vpgm) 및 패스전압(Vpass)에 의해 비선택된 셀트랜지스터의 문턱전압이 변화되는 문제점이 있으며, 스트링 내의 셀트랜지스터 단수가 많아질수록 용량성 결합 효율이 감소되는 것을 방지하기 위하여 고전압을 사용하기 때문에 최근의 저전압화 및 대용량화에 따른 고집적화 추세에 부합되지 않는 문제점이 있다.
또한, 바디가 전체적으로 공통 연결되기 때문에 소거 동작시 선택된 워드라인에연결된 모든 셀트랜지스터는 동시에 소거가 이루어져 원하지 않는 셀트랜지스터의 정보 소거가 발생되는 문제점이 있다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 각각의 스트링을 소오스가 연결되는 독립된 바디 상에 형성하고, 그스트링의 소오스라인과 바디라인으로 공통사용되는 금속라인을 구비함으로서 프로그램 전압(Vpgm) 및 패스전압(Vpass)에 의한 스트레스를 최소화하여 프로그램 동작 및 소거동작을 정확하게 수행할 수 있도록 하는 동시에 스트링 내의 셀트랜지스터의 수를 증가시켜 고집적화를 구현할 수 있는 비휘발성 메모리 소자를 제공함에 있다.
본 발명의 다른 목적은 상기와 같은 비휘발성 메모리 소자의 동작이 정확하게 수행되도록 하는 데 적합한 비휘발성 메모리 소자의 구동방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 비휘발성 메모리 소자는 하나의 비트라인(bit line)이 연결된 2개의 스트링이 서로 반대방향으로 나란히 위치되고, 각 스트링은 각각 독립된 바디(BODY) 즉 포켓웰 상에 형성되어 이루어지는 스트링 블록이 2차원적으로 배열된 비휘발성 메모리 소자에 있어서, 상기 스트링 블록은 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 비트라인이 순차적으로 직렬 연결되는 제1 스트링과, 상기 제1 스트링과 공유되는 비트라인, 제3 선택트랜지스터, 다수의 셀트랜지스터, 제4 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 제2 스트링과, 상기 제1 선택트랜지스터의 게이트 및 제3 선택트랜지스터의 게이트에 연결된 제1 스트링선택라인과; 상기 제2 선택트랜지스터의 게이트 및 제4 선택트랜지스터의 게이트에 연결된 제2 스트링선택라인과, 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 다수의 워드라인을 포함하여 구성되고, 각 스트링 단위로 바디라인과 소오스라인의 역할을 동시에 수행하는 공통소오스/바디라인을 구비하되, 상기 공통소오스/바디라인은 각 스트링의 일단에 있는 선택트랜지스터의 소오스에 접속되는 것을 특징으로 하는 비휘발성 메모리 소자를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 스트링 및 제2 스트링의 각 선택트랜지스터는 채널증가형(enhancement mode) NMOS로 구성된다. 또한, 상기 바디는 P형의 웰(well)로 형성된다.
또한, 상기 비트라인 및 공통소오스/바디라인은 금속(metal)으로 형성되는데, 상기 비트라인은 폴리사이드(polycide) 등의 내열성 금속(refractory metal)으로 형성되고, 상기 공통소오스/바디라인은 알루미늄(aluminum)으로 형성된다.
또한, 각 스트링에 존재하는 2개의 선택트랜지스터는 서로 문턱전압의 크기가 다르게 구성되는데, 상기 제1 스트링의 제1 선택트랜지스터의 문턱전압은 제2 선택트랜지스터의 문턱전압 보다 크고, 제2 스트링의 제4 선택트랜지스터의 문턱전압은 제3 선택트랜지스터의 문턱전압 보다 크다.
본 발명의 다른 목적을 달성하기 위한 상기의 구성을 갖는 비휘발성 메모리 소자의 구동방법은 제1 스트링선택라인 및 제2 스트링선택라인에 반대 레벨의 전압을 인가시켜 선택된 스트링의 비트라인과 연결되는 선택트랜지스터를 턴온시키는 동시에 공통소오스/바디라인과 연결되는 선택트랜지스터는 턴오프시키고. 비트라인에는 0V를 인가하고, 선택된 워드라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가하여 프로그램 동작을 수행하고, 선택된 워드라인에 0V를 인가하고, 선택된 스트링의 공통소오스/바디라인에는 소거전압을 인가하여 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 프로그램 동작시 제1 스트링을 선택하는 경우는 상기 제1 스트링선택라인에 0[V], 제2 스트링선택라인에 Vcc를 인가시키고, 제2 스트링을 선택하는 경우는 제1 스트링선택라인에 Vcc, 제2 스트링선택라인에 0[V]를 인가시킨다. 또한, 프로그램 동작시 비선택된 스트링의 공통소오스/바디라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하지 않도록 하는 프로그램 방지전압이 인가되고, 비선택된 워드라인에는 Vcc이하의 패스전압을 인가한다. 상기 프로그램 방지전압은 Vcc 내지 7[V]로 사용한다.
또한, 소거 동작시 비선택된 워드라인에는 플로팅 게이트에서 채널로의 터널링이 발생하지 않도록 하는소거 방지전압이 인가된다. 상기 소거 방지전압은 Vcc 내지 10[V]로 사용한다.
한편, 본 발명의 목적을 달성하기 위한 비휘발성 메모리 소자의 다른 구성으로는, 하나의 비트라인(bit line)이 연결된 2개의 스트링이 서로 반대방향으로 나란히 위치되고, 각 스트링은 독립된 바디(BODY)상에 형성되어 이루어지는 스트링 블록이 2차원적으로 배열된 비휘발성 메모리 소자에 있어서, 상기 각각의 스트링 블록은 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인(bit line)이 순차적으로 직렬 연결되어 이루어지는 제1 스트링과, 상기 제1 스트링과 공유되는 비트라인, 제4 선택트랜지스터 다수의 셀트랜지스터, 제5 선택트랜지스터, 제6 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 제2 스트링과, 상기 제1 선텍트랜지스터의 게이트 및 제4 선택트랜지스터의 게이트에 연결된 제1 스트링선택라인과 상기 제2 선택트랜지스터의 게이트 및 제5 선택트랜지스터의 게이트에 연결된 제2 스트링선택라인과, 상기 제3 선택트랜지스터의 게이트 및 제6 선택트랜지스터의 게이트에 연결된 제3 스트링선택라인과, 상기 제1 스트링 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 다수의 워드라인을 포함하여 구성되고, 각 스트링 단위로 바디라인과 소오스라인의 역할을 동시에 수행하는 공통소오스/바디라인을 구비하되, 상기 공통소오스/바디라인은 각 스트링의 일단에 있는 선택트랜지스터의 소오스에 접속되는 것을 특징으로 하는 비휘발성 메모리 소자를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 스트링의 제1 선택트랜지스터와 제2 스트링의 제4 선택트랜지스터는 채널증가형 NMOS로 구성된다. 이때, 상기 제1 스트링의 제3 선택트랜지스터는 채널증가형 NMOS, 제2 선택트랜지스터는 채널공핍형 NMOS로 구성되고, 그와 동시에 상기 제2 스트링의 제5 선택트랜지스터는 채널증가형 NMOS, 제6 선택트랜지스터는 채널공핍형 NMOS로 구성될 수 있으며, 상기 제1 스트링의 제2 선택트랜지스터는 채널증가형 NMOS, 제3 선택트랜지스터는 채널공핍형 NMOS로 구성되고, 그와 동시에 상기 제2 스트링의 제6선택트랜지스터는 채널증가형 NMOS, 제5 선택트랜지스터는 채널공핍형 NMOS로 구성될 수 있다.
상기 비트라인 및 공통소오스/바디라인은 금속(metal)으로 형성되는데, 상기 비트라인은 폴리사이드(polycide) 등의 내열성 금속(refractory metal)으로 형성되고, 상기 공통소오스/바디라인은 알루미늄(aluminum)으로 형성된다.
또한, 본 발명의 다른 목적을 달성하기 위한 상기의 구성을 갖는 비휘발성 메모리 소자의 구동방법은 비트라인에 0V를 인가한 후 상기 제1 스트링선택라인 및 제2 스트링선택라인은 동일한 전압을 인가하는 동시에 상기 제3 스트링선택라인에는 반대 레벨의 전압을 인가시켜 원하는 스트링을 선택하고, 선택된 셀트랜지스터에 연결된 워드라이에는 셀트랜지스터의 채널에서 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가함으로서 프로그램 동작을 수행하고, 선택된 워드라인에 0V를 인가하고, 선택된 스트링의 공통소오스/바디라인에는 플로팅 게이트에서 채널로 터널링이 발생하도록 하는 소거전압을 인가하여 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 프로그램 동작시 비선택된 스트링의 공통소오스/바디라인에는 셀트랜지스터이 플로팅 게이트로 터널링이 발생하지 않도록 하는 프로그램 방지전압이 인가되고, 비선택된 워드라인에는 비선택된 셀트랜지스터를 턴온시키는 Vcc 이하의 패스전압을 인가한다. 상기 프로그램 방지전압으로는 Vcc 내지 7[V]를 사용한다.
또한, 소거 동작시 비선택된 워드라인에는 소거 방지전압이 인가된다. 상기 소거 방지전압은 Vcc 내지 10[V]를 사용한다.
결국, 상기와 같이 종래 기술의 비휘발성 메모리 소자가 모든 스트링이 하나의 바디를 공통으로 사용하는데 비해 본 발명은 각각의 스트링이 독립된 바디 상에 형성되고 공통소오스/바디라인을 갖음으로서 소거동작시 각 공통소오스/바디라인 마다 개별적으로 전압을 인가하여 비트단위로 소거동작이 가능하여 동작의 정확성을 향상시킬 수 있는 효과가 있다.
또한, 상기 본 발명은 공통소오스/바디라인에 의해 프로그램 동작시 프로그램 전압(Vpgm)및 패스전압(Vpass)에 의한 스트레스(stress)를 최소화할 수 있기 때문에 소자의 동작에 대한 신뢰성을 향상시킬 수 있으며, 각 스트링 마다 연결되는 셀트랜지스터의 수를 증가시킬 수있는 효과가 있다.
또한, 2개의 스트링 마다 하나의 비트라인을 구성하기 때문에 공정마진이 크게 되고, 비트라인의 부하용량이 줄어 고집적화를 구현할 수 있는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명의 비휘발성 메모리 소자는 다수의 스트링 블록이 2차원적으로 배열되어 이루어지기 때문에 본 설명에서는 하나의 스트링 블록만을 설명하고자 한다.
제6도 및 제7도는 본 발명에 의한 비휘발성 메모리 소자의 스트링 블록을 나타내는 등가회로도이고, 제8도는 본 발명의 프로그램 전압 및 프로그램 방지전압에 의한 셀트랜지스터의 문턱전압 특성을 나타내는 그래프이다.
[실시예 1]
제6도를 참조하면, 본 발명의 비휘발성 메모리 소자를 구성하는 스트링 블록은, 하나의 비트라인(B/L)에 연결되어 서로 반대방향으로 나란히 위치하는 동시에 각각 독립된 바디(BODY) 상에 형성되는 제1 스트링(10) 및 제2 스트링(20)과, 각 스트링(10, 20) 단위로 구비되어 바디라인과 소오스라인의 역할을 하는 제1 공통소오스/바디라인(SBL1) 및 제2 공통소오스/바디라인(SBL2)을 포함한다.
상기 제1 스트링(10)은 상기 제1 공통소오스/바디라인(SBL1)과 연결되는 제1 선택트랜지스터(11), 다수의 셀트랜지스터(C1, C2, …Cn), 제2 선택트랜지스터(12), 비트라인(B/L)이 순차적으로 직렬 연결되어 구성된다.
상기 제2 스트링(20)은 제1 스트링(10)의 비트라인(B/L)을 공유하여 제3 선택트랜지스터(21), 다수의 셀트랜지스터(C1, C2, …Cn), 상기 제2 공통소오스/바디라인(SBL2)과 연결되는 제4 선택트랜지스터(22)가 순차적으로 직렬 연결되어 구성된다.
상기 제1 선택트랜지스터(11)의 게이트와 제3 선택트랜지스터(21)의 게이트는 제1 스트링선택라인(SSL1)에 의해 연결되고, 상기 제2 선택트랜지스터(12)의 게이트와 제4 선택트랜지스터(22)의 게이트는 제2 스트링선택라인(SSL2)에 의해 연결되고, 상기 제1 스트링(10) 및 제2 스트링(20)의 각 셀트랜지스터(C1, C2,…Cn)의 콘트롤 게이트는 수평단위로 워드라인(W/L1, W/L2,…W/Ln)에 의해 연결된다.
상기 제1 스트링(10) 및 제2 스트링(20)의 각 선택트랜지스터(11, 12, 21, 22)는 채널증가형(enhancement mode) NMOS로 구성된다. 상기 각 스트링(10, 20)의 공통소오스/바디라인(SBL1, SBL2)은 비트라인(B/L)과 다른 배선층에서 동일방향으로 형성된다.
본 발명에서 상기 소오스영역은 N형이고, 상기 바디(BODY)는 P형이다. 또한, 상기 비트라인(B/L)은 폴리사이드(polycide) 등의 내열성 금속(refractory metal)으로 형성되고, 상기 공통소오스/바디라인(SBL1, SBL2)은 알루미늄(aluminum)으로 형성된다.
상기 각 스트링(10, 20)에 존재하는 2개의 선택트랜지스터는 서로 문턱전압의 크기가 다르게 구성된다. 이때, 상기 제1 스트링(10)의 제1 선택트랜지스터(11)의 문턱전압은 제2 선택트랜지스터(12)의 문턱전압보다 크고, 제2 스트링(20)의 제 4 선택트랜지스터(22)의 문턱전압은 제3 선택트랜지스터(21)의 문턱전압 보다 크게 구성된다.
상기와 같은 구성을 갖는 본 발명의 비휘발성 메모리 소자는 상기 제1 스트링선택라인(SSL1) 및 제2 스트링선택라인(SSL2)에 특정의 전압을 인가시켜 선택된 스트링의 비트라인과 연결되는 선택트랜지스터를 턴온시키는 동시에 공통소오스/바디라인과 연결되는 선택트랜지스터는 턴오프시키고, 비트라인에는 0V를 인가하고, 선택된 워드라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가하여 프로그램 동작을 수행한다.
상기 프로그램 동작시 제1 스트링을 선택하는 경우는 상기 제1 스트링선택라인에 0[V], 제2 스트링선택라인에 Vcc를 인가시키고, 제2 스트링을 선택하는 경우는 제1 스트링선택라인에 Vcc, 제2 스트링선택라인에 0[V]를 인가시킨다.
프로그램 동작시 비선택된 스트링의 공통소오스/바디라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하지 않도록 하는 프로그램 방지전압이 인가되고, 비선택된 워드라인에는 Vcc이하의 패스전압을 인가한다. 이때, 상기 프로그램 방지전압으로 Vcc 내지7[V]를 사용한다.
예를 들어, 설명하면 상기 제1 스트링(10)의 제1 셀트랜지스터(C1)에 정보를 저장시키는 경우, 먼저 비트라인(B/L)에는 0[V]를 인가하고, 상기 제1 스트링 선택라인(SSL1)에는 0[V] 를 인가하여 상기 제1 선택트랜지스터(11) 및 제 3 선택트랜지스터(21)를 오프(off)시킨다. 이때, 상기 제2 스트링 선택라인(SSL2)에는 Vcc를 인가하여 상기 제2 선택트랜지스터(12) 및 제4 선택트랜지스터(22)를 온(on)시킨다.
그후, 제1 워드라인(W/L1)을 통해 선택된 제1 셀트랜지스터(C1)의 콘트롤 게이트에 약 18[V]의 프로그램 전압(Vpgm)을 인가하는 동시에 상기 제1 공통소오스/바디라인(SBL1)에는 0[V]를 인가하여 상기 제1 셀트랜지스터(C1)에서 채널영역에서 플로팅 게이트로 전자가 이동하는 F-N 터널링을 발생시킴으로서 정보가 저장되도록 한다. 이때, 상기 제1 워드라인(W/L1)에 인가되는 프로그램 전압(Vpgm)에 의해 상기 제2 스트링(20)의 제1 셀트랜지스터(C1)에서 프로그램 동작이 수행되는 것을 방지하기 위하여 상기 제2 공통소오스/바디라인(SBL2)에는 약 7[V]의 프로그램 방지전압(Vpi)을 인가한다. 상기 프로그램 방지전압(Vpi)은 소오스/드레인을 통하여 PN 접합의 접촉전위(built-in potential, 0.7v)만큼 낮아져 채널에 가해진다.
상기 제1 워드라인(W/L1)을 제외한 나머지 워드라인(W/l2, …W/Ln)에는 각각 연결된 셀트랜지스터를 턴온(TURN-ON)시킬 수 있는 패스전압(Vpass)을 인가함으로서 상기 제1 스트링(10)에 연결된 비선택된 셀트랜지스터(C2, C3, …Cn)는 F-N 터널링이 발생되지 않는다.
또한, 비선택된 제2 스트링(20)에 연결되는 동시에 비선택된 워드라인(W/L2, …W/Ln)에 연결된 셀트랜지스터(C2, C3,…Cn)는 콘트롤 게이트에 인가된 패스전압(Vpass)과 채널에 가해진 프로그램 방지전압(Vpi)의 차이가 적어서 플로팅 게이트에서 채널영역으로의 F-N터널링이 발생되지 않는다.
상기의 셀트랜지스터의 문턱전압은 제8도에 도시된 바와 같이 1상태에서 -3[V](a), 0 상태에서 1[V](b)이다.
한편, 본 발명의 소거동작은 선택된 워드라인에 0V를 인가하고, 선택된 스트링의 공통소오스/바디라인에는 소거전압(Verase)을 인가하여 수행한다.
상기 소거 동작시 비선택된 워드라인에는 플로팅 게이트에서 채널로의 터널링이 발생하지 않도록 하는 소거 방지전압이 인가된다. 이때, 상기 소거 방지전압은 Vcc 내지 10[V]를 사용한다.
예를 들어 설명하면, 상기 제1 스트링(10)의 제1 셀트랜지스터(C1)에 저장된 정보를 소거시키는 경우, 먼저 제1 워드라인(W/L1)에 0[V]를 인가하는 동시에 상기 제1 공통소오스/바디라인(SBL1)에는 상기 제1 셀트랜지스터(C1)에서 플로팅 게이트에서 채널영역으로 F-N 터널링이 발생되도록 하는 20V 정도의 소거전압(Verase)을 인가한다.
이때, 상기 제1 워드라인(W/L1)을 제외한 나머지 워드라인(W/L2,…W/Ln)에는 각각 연결된 셀트랜지스터의 소거동작을 방지하기 위하여 5V 내지 10V의 소거 방지전압(Vpi)을 인가하고, 다른 제어라인은 플로팅으로 한다.
한편, 본 발명의 읽기(read) 동작은, 예를 들어 제1 스트링(10)의 제1 셀트랜지스터(C1)에 저장된 정보를 읽기 위해서는, 먼저 스트링 선택라인(SSL1)에는 제1 읽기전압(Vread1)을 인가하고, 제2 스트링 선택라인(SSL2)에는 제2 읽기전압(Vread2)을 인가한다. 그후 비트라인(B/L)에는 Vcc를 인가하고, 제1 워드라인(W/L1)에는 0[V]를 인가하고, 그와의 나머지 워드라인(W/L2,…W/Ln)에는 읽기전압(Vread)을 인가하고, 모든 공통소오스/바디라인(SBL1, SBL2)에는 0[V]를 인가한다.
상기 제1 읽기전압(Vread1)은 제1 선택트랜지스터(11)의 문턱전압 보다는 크고, 제2 선택트랜지스터(12)의 문턱전압 보다는 작다. 또한, 상기 제2 읽기전압( Vread2)은 Vcc 보다 크거나 같다.
한편, 본 발명의 스탠바이(STANDBY) 동작은, 모든 공통소오스/바디라인(SBL1, SBL2)에 0[V]를 인가하고, 그외의 제어라인은 플로팅시킴으로서 현재의 상태를 유지한다.
상기와 같은 본 발명의 동작은 하기의 표 1로 요약할 수 있다.
[실시예 2]
제7도를 참조하면, 본 발명의 비휘발성 메모리 소자를 구성하는 스트링 블록은, 하나의 비트라인(B/L)에 연결되어 서로 반대방향으로 나란히 위치하는 동시에 각각 독립된 바디(BODY) 상에 형성되는 제1 스트링(10) 및 제2 스트링(20)과, 각 스트링(10, 20) 단위로 구비되어 바디라인과 소오스라인의 역할을 하는 제1 공통소오스/바디라인(SBL1) 및 제2 공통소오스/바디라인(SBL2)을 포함한다.
상기, 제1 스트링(10)은 상기 제1 공통소오스/바디라인(SBL1)과 연결되는 제1 선택트랜지스터(11), 다수의 셀트랜지스터(C1, C2, …Cn), 제2 선택트랜지스터(12), 제3 선택트랜지스터(13), 비트라인(B/L)이 순차적으로 직렬 연결되어 구성된다.
상기 제2 스트링(20)은 상기 제1 스트링(10)과 비트라인(B/L)을 공유하여 제4 선택트랜지스터(21), 다수의 셀트랜지스터(C1, C2,…Cn), 제5 선택트랜지스터(22), 및 상기 제2 공통소오스/바디라인(SBL2)과 연결되는 제6 선택트랜지스터(23)가 순차적으로 직렬 연결되어 구성된다.
상기 제1 선택트랜지스터(11)의 게이트와 제4 선택트랜지스터(21)의 게이트는 제1 스트링선택라인(SSL1)에 의해 연결되고, 상기 제2 선택트랜지스터(12)의 게이트와 제5 선택트랜지스터(22)의 게이트는 제2 스트링선택라인(SSL2)에 의해 연결되고, 상기 제3 선택트랜지스터(13)의 게이트와 제6 선택트랜지스터(23)의 게이트는 제3 스트링선택라인(23)에 의해 연결되고, 상기 제1 스트링(10) 및 제 2 스트링(20)의 각 셀트랜지스터의 콘트를 게이트는 수평단위로 워드라인(W/L1, …W/Ln)에 의해 수평단위로 연결된다.
상기 제1 스트링(10)의 제1 선택트랜지스터(11)와 제2 스트링(20)의 제4 선택트랜지스터(21)는 채널증가형 NMOS로 구성된다. 상기 제1 스트링(10)의 제3 선택트랜지스터(13)는 채널증가형 NMOS로 구성되고 제2 선택트랜지스터(12)는 채널공핍형 NMOS로 구성되는 경우에는 상기 제2 스트링(20)의 제5 선택트랜지스터(22)는 채널증가형 NMOS로 구성되고 제6 선택트랜지스터(23)는 채널공핍형 NMOS 로 구성된다.
한편, 상기 제1 스트링(10)의 제2 선택트랜지스터(12)는 채널증가형 NMOS로 구성되고 제3 선택트랜지스터(13)는 채널공핍형 NMOS로 구성되는 경우에는 상기 제2 스트링(20)의 제 5 선택트랜지스터(22)는 채널공핍형 NMOS로 구성되고 제6 선택트랜지스터(23)는 채널증가형 NMOS로 구성된다.
상기 각 스트링(10, 20)의 공통소오스/바디라인(SBL1, SBL2)은 상기 비트라인(B/L)과 다른 배선층에서 상기 비트라인(B/L)과 동일방향으로 형성된다.
상기 비트라인(B/L)은 폴리사이드(polycide) 등의 내열성 금속(refractory metal)으로 형성되고, 상기 공통소오스/바디라인(SBL1,SBL2 )은 알루미늄(aluminum)으로 형성된다.
상기와 같은 구성을 갖는 본 발명의 비휘발성 메모리 소자는 상기 비트라인(B/L)에 0V를 인가한 후 상기 제1 스트링선택라인(SSL1) 및 제2 스트링선택라인(SSL2)은 동일한 전압을 인가하는 동시에 상기 제3 스트링선택라인(SSL3)에는 반대 레벨의 전압을 인가시켜 원하는 스트링을 선택하고, 선택된 셀트랜지스터에 연결된 워드라인에는 셀트랜지스터의 채널에서 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가함으로서 프로그램 동작을 수행한다.
상기 프로그램 동작시 비선택된 스트링의 공통소오스/바디라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하지 않도록 하는 프로그램 방지전압이 인가되고, 비선택된 워드라인에는 비선택된 셀트랜지스터를 턴온시키는 Vcc 이하의 패스전압을 인가한다. 이때, 상기 프로그램 방지전압은 Vcc 내지 7[V]를 사용한다.
한편, 선택된 워드라인에 0V를 인가하고, 선택된 스트링의 공통소오스/바디라인에는 플로팅 게이트에서 채널영역으로 터널링이 발생하도록 하는 소거전압을 인가하여 소거 동작을 수행한다.
상기 소거 동작시 비선택된 워드라인에는 소거 방지전압이 인가된다. 상기 소거 방지전압은 Vcc내지 10[V]를 사용한다.
이하, 본 발명의 동작은 실시예 1 과 유사하기 때문에 하기의 표 2로 요약하여 대체한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 메모리 소자는 각 스트링이 하나의 금속라인을 소오스라인과 바디라인으로 공통사용하여 프로그램 동작시 제9도에 도시된 바와 같이 문턱전압(Vth)에 대한 프로그램 전압(Vpgm)및 패스전압(Vpass)의 영향을 최소화할 수 있기 때문에 낸드형 플래시의 경우 소자의 신뢰성을 개선할 수 있으며, 스트링 내에 직렬로 연결되는 셀트랜지스터의 수를 증가시킬 수 있는 효과가 있다. 그에 따라 고집적화를 용이하게 구현할 수 있게 된다.
또한, 본 발명에 의한 반도체 메모리 소자의 동작제어 방법은 프로그램 동작 및 소거 동작시 상호간섭에 의한 문턱전압의 변화가 없기 때문에 비트단위 또는 바이트단위로 프로그램 동작 및 소거 동작을 제어할 수 있게 되는 효과가 있다.
결국, 상기와 같은 본 발명은 종래 기술의 비휘발성 메모리 소자가 모든 스트링이 하나의 바디를 공통으로 사용하는데 비해 각각의 스트링은 독립된 바디 및 공통소오스/바디라인을 갖으므로서 소거동작시 각 공통소오스/바디라인 마다 개별적으로 전압을 인가하여 비트단위로 소거동작이 가능하여 동작의 정확성을 향상시킬 수 있는 효가 있다.
또한, 2개의 스트링 마다 하나의 비트라인을 구성하기 때문에 공정마진이 크게 되고, 비트라인의 부하용량이 줄어 고집적화를 구현할 수 있는 효과가 있다.

Claims (30)

  1. 하나의 비트라인(bit line)에 연결된 2개의 스트링이 서로 반대방향으로 나란히 위치되고, 각 스트링은 각각 독립된 바디(BODY) 즉 포켓웰 상에 형성되어 이루어지는 스트링 블록이 2차원적으로 배열된 비휘발성 메모리 소자에 있어서, 상기 스트링 블록은 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 비트라인이 순차적으로 직렬 연결되는 제1 스트링과, 상기 제1 스트링과 공유되는 비트라인, 제3 선택트랜지스터, 다수의 셀트랜지스터, 제4 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 제2 스트링과, 상기 제1 선택트랜지스터의 게이트 및 제3 선택트랜지스터의 게이트에 연결된 제1 스트링선택라인과, 상기 제2 선택트랜지스터의 게이트 및 제4 선택트랜지스터의 게이트에 연결된 제2 스트링선택라인과, 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 다수의 워드라인으로 구성되고, 각 스트링 단위로 바디라인과 소오스라인의 역할을 동시에 수행하는 공통소오스/바디라인을 구비하되, 상기 공통소오스/바디라인은 각 스트링의 일단에 있는 선택트랜지스터의 소오스에 접속되는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 제1 스트링 및 제2 스트링의 각 선택트랜지스터는 채널증가형(enhancement mode)NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1항에 있어서, 상기 바디는 P형의 웰(well)인 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 비트라인 및 공통소오스/바디라인은 금속으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4항에 있어서, 상기 비트라인 폴리사이드(polycide) 등의 내열성 금속(refractory metal)으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 재4항에 있어서, 상기 공통소오스/바디라인은 알루미늄(aluminum)으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제1항에 있어서, 각 스트링에 존재하는 2개의 선택트랜지스터는 서로 문턱전압의 크기가 다르게 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제7항에 있어서, 상기 제1 스트링의 제1 선택트랜지스터의 문턱전압은 제2 선택트랜지스터의 문턱전압 보다 크고, 제2 스트링의 제4 선택트랜지스터의 문턱전압은 제3 선택트랜지스터의 문턱전압 보다 큰 것을 특징으로 하는 반도체 메모리 소자.
  9. 하나의 비트라인(bit line)에 연결된 2개의 스트링이 서로 반대방향으로 나란히 위치되고, 각 스트링은 각각 독립된 바디(BODY)즉 포켓웰 상에 형성되어 이루어지는 스트링 블록이 2차원적으로 배열된 비휘발성 메모리 소자에 있어서, 상기 각각의 스트링 블록은 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인이 순차적으로 직렬 연결되어 이루어지는 제1 스트링과, 상기 제1 스트링과 공유되는 비트라인, 제4 선택트랜지스터, 다수의 셀트랜지스터, 제5 선택트랜지스터, 제6선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 제2 스트링과, 상기 제1 선택트랜지스터의 게이트 및 제4 선택트랜지스터의 게이트에 연결된 제1 스트링선택라인과, 상기 제2 선택트랜지스터의 게이트 및 제5 선택트랜지스터의 게이트에 연결된 제2 스트링선택라인과, 상기 제3 선택트랜지스터의 게이트 및 제6 선택트랜지스터의 게이트에 연결된 제3 스트링선택라인과, 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘토롤 게이트에 수평단위로 연결된 다수의 워드라인으로 구성되고, 각 스트링 단위로 바디라인과 소오스라인의 역할을 동시에 수행하는 공통소오스/바디라인을 구비하되, 상기 공통소오스/바디라인은 각스트링의 일단에 있는 선택트랜지스터의 소오스에 접속되는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제9항에 있어서, 상기 제1 스트링의 제1 선택트랜지스터와 제2 스트링의 제4 선택트랜지스터는 채널증가형(enhancement mode) NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제9항에 있어서, 상기 제1 스트링의 제3 선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제2 선택트랜지스터는 채널공핍형(depletion mode) NMOS 로 구성되고, 그와 동시에 상기 제2 스트링의 제5 선택트랜지스터는 채널증가형 NMOS, 제6 선택트랜지스터는 채널공핍형 NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제9항에 있어서, 상기 제1 스트링의 제2 선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제3 선택트랜지스터는 채널공핍형(depletion mode) NMOS로 구성되고, 그와 동시에 상기 제2 스트링의 제6 선택트랜지스터는 채널증가형 NMOS, 제5 선택트랜지스터는 채널공핍형 NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제9항에 있어서, 상기 바디는 P형의 웰(well)인 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제9항에 있어서, 상기 비트라인 및 공통소오스/바디라인은 금속으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 비트라인이 순차적으로 직렬 연결되어 이루어지는 제1 스트링과, 상기 제1 스트링과 공유되는 비트라인, 제3 선택트랜지스터, 다수의 셀트랜지스터, 제4 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 제2 스트링과, 상기 제1 선택트랜지스터의 게이트 및 제3 선택트랜지스터의 게이트에 연결된 제1 스트링선택라인과, 상기 제2 선택트랜지스터의 게이트 및 제4 선택트랜지스터의 게이트에 연결된 제2 스트링선택라인과, 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 다수의 워드라인과, 각 스트링의 단위로 상기 각 스트링의 일단에 있는 선택트랜지스터의 소오스와 연결되는 공통소오스/바디라인으로 구성되는 스트링 블록이 2차원적으로 배열된 비휘발성 메모리 소자의 구동방법에 있어서, 상기 제1 스트링선택라인 및 제2 스트링선택라인에 특정의 전압을 인가시켜 선택된 스트링의 비트라인과 연결되는 선택트랜지스터를 턴온시키는 동시에 공통소오스/바디라인과 연결되는 선택트랜지스터는 턴오프시키고, 비트라인에는 0V를 인가하고, 선택된 워드라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가하여 프로그램 동작을 수행하고, 선택된 워드라인에 0V를 인가하고, 선택된 스트링의 공통소오스/바디라인에는 소거전압을 인가하여 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  16. 제15항에 있어서, 프로그램 동작시 제1 스트링을 선택하는 경우는 상기 제1 스트링선택라인에 0[V]를 인가하고, 제2 스트링선택라인에는 Vcc를 인가시하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  17. 제15항에 있어서, 프로그램 동작시 제2 스트링을 선택하는 경우는 상기 제1 스트링선택라인에 Vcc 를 인가하고, 제2 스트링선택라인에는 0[V]를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법 .
  18. 제15항에 있어서, 프로그램 동작시 비선택된 스트링의 공통소오스/바디라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하지 않도록 하는 프로그램 방지전압이 인가되고, 비선택된 워드라인에는 Vcc이하의 패스전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  19. 제18항에 있어서, 상기 프로그램 방지전압으로 Vcc를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  20. 제18항에 있어서, 상기 프로그램 방지전압은 Vcc내지 7[V] 인것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  21. 제15항에 있어서, 소거 동작시 비선택된 워드라인에는 플로팅 게이트에서 채널로의 터널링이 발생하지 않도록 하는 소거 방지전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  22. 제21항에 있어서, 상기 소거 방지전압은 Vcc 내지 10[V] 인 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  23. 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인(bit line)이 순차적으로 직렬 연결되어 이루어지는 제1 스트링과, 상기 제1 스트링과 공유되는 비트라인, 제4 선택트랜지스터, 다수의 셀트랜지스터, 제5 선택트랜지스터, 제6 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 제2 스트링과, 상기 제1 선택트랜지스터의 게이트 및 제4 선택트랜지스터의 게이트에 연결된 제1 스트링선택라인과, 상기 제2 선택트랜지스터의 게이트 및 제5 선택트랜지스터의 게이트에 연결된 제2 스트링선택라인과 상기 제3 선택트랜지스터의 게이트 및 제6 선택트랜지스터의 게이트에 연결된 제3 스트링선택라인과, 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 다수의 워드라인과, 각 스트링의 단위로 상기 각 스트링의 일단에 있는 선택트랜지스터의 소오스와 연결되는 공통소오스/바디라인으로 구성되는 스트링 블록이 2차원적으로 배열되어 이루어지는 비휘발성 메모리 소자의 구동방법에 있어서, 비트라인에 0V를 인가한 후 상기 제1 스트링선택라인 및 제2 스트링선택라인 및 제3 스트링선택라인은 특정의 전압을 인가시켜 선택된 스트링의 비트라인과 연결되는 선택트랜지스터를 턴온시키고, 선택된 셀트랜지스터에 연결된 워드라인에는 셀트랜지스터의 채널에서 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가함으로서 프로그램 동작을 수행하고, 선택된 워드라인에 0V를 인가하고, 선택된 스트링의 공통소오스/바디라인에는 플로팅 게이트에서 채널영역으로 터널링이 발생하도록 하는 소거전압을 인가하여 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  24. 제23항에 있어서, 프로그램 동작시 제1 스트링을 선택하는 경우는 상기 제1 스트링선택라인 및 제2 스트링선택라인에 0[V]를 인가하고, 제3 스트링선택라인에 Vcc를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  25. 제23항에 있어서, 프로그램 동작시 제2 스트링을 선택하는 경우는 상기 제1 스트링선택라인에 Vcc를 인가하고, 제2 스트링선택라인 및 제3 스트링선택라인에 0[V] 를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  26. 제23항에 있어서, 프로그램 동작시 비선택된 스트링의 공통소오스/바디라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하지 않도록 하는 프로그램 방지전압이 인가되고, 비선택된 워드라인에는 비선택된 셀트랜지스터를 턴온시키는 Vcc 이하의 패스전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법 .
  27. 제26항에 있어서, 상기 프로그램 방지전압으로 Vcc를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  28. 제26항에 있어서, 상기 프로그램 방지전압은 Vcc 내지 7[V]인 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  29. 제23항에 있어서, 소거 동작시 비선택된 워드라인에는 소거 방지전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  30. 제29항에 있어서, 상기 소거방지전압은 Vcc 내지10[V]인 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
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