KR20180118840A - 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치 및 방법 - Google Patents

메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치 및 방법 Download PDF

Info

Publication number
KR20180118840A
KR20180118840A KR1020170051543A KR20170051543A KR20180118840A KR 20180118840 A KR20180118840 A KR 20180118840A KR 1020170051543 A KR1020170051543 A KR 1020170051543A KR 20170051543 A KR20170051543 A KR 20170051543A KR 20180118840 A KR20180118840 A KR 20180118840A
Authority
KR
South Korea
Prior art keywords
address
index
jump
write
bit
Prior art date
Application number
KR1020170051543A
Other languages
English (en)
Inventor
김동건
권정현
김용주
홍도선
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170051543A priority Critical patent/KR20180118840A/ko
Priority to US15/822,718 priority patent/US10438655B2/en
Priority to TW106142443A priority patent/TW201839765A/zh
Priority to CN201711329514.1A priority patent/CN108735261A/zh
Publication of KR20180118840A publication Critical patent/KR20180118840A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Abstract

비휘발성 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치는, 호스트로부터의 쓰기 요청들에 의해 쓰기 동작들이 이루어질 메모리셀들에 대한 어드레스를 분산시켜, 상기 메모리셀들에 대한 쓰기 동작들이 순차적으로 수행되는 동안 상기 메모리셀들 각각에 결합되는 워드라인 또는 비트라인이 분산되도록 하는 어드레스 분산부를 포함한다.

Description

메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치 및 방법{Apparatus and method of distributing address in memory device for mitigating write disturbance}
본 개시의 여러 실시예들은, 일반적으로 메모리소자의 어드레스 분산 장치 및 방법에 관한 것으로서, 특히 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치 및 방법에 관한 것이다.
최근 휴대폰과 같은 휴대용(portable) 기기가 생활 필수품화 되면서 반도체를 이용한 메모리 소자에 대한 수요가 급증하고 있다. 이와 같은 메모리 기술은 디램(DRAM)으로 대표되는 휘발성 메모리소자와, 비휘발성 메모리소자로 나누어 볼 수 있다. 특히 다양한 휴대용 기기들에서 대용량의 비휘발성 메모리소자를 요구하는 경향이 증가하면서, 전력이 공급되지 않아도 데이터를 보존할 수 있는 비휘발성 메모리소자에 대한 적용 범위가 점점 확대되고 있다. 휘발성 메모리소자로는 에스램(SRAM) 및 디램(DRAM) 등이 있다. 비휘발성 메모리소자로는 강유전체 메모리(FeRAM), 자기메모리(MRAM), 저항형메모리(RRAM), 상변화메모리(PCM) 등이 있다.
이 중 상변화메모리(PCM)는, 다른 차세대 비휘발성 메모리소자에 비해 단순한 구조를 가지면서 휘발성 메모리인 디램(DRAM)이 가지고 있는 빠른 입출력 속도와 저렴한 생산 비용 등의 장점을 갖고 있는 것으로 알려져 있다. 상변화메모리(PCM)의 단위셀은, 교차로 배열되는 워드라인 및 비트라인의 교차점에 결합되는 스위칭소자와, 이 스위칭소자에 직렬 연결된 데이터 저장요소를 포함한다. 데이터 저장요소는, 스위칭소자에 전기적으로 결합되는 하부전극과, 하부전극 위에 배치되는 상변화 물질패턴과, 그리고 상변화 물질패턴 위에 배치되는 상부전극으로구성될 수 있다.
이와 같은 상변화메모리(PCM)에 있어서 상변화 스위칭소자 및 하부전극을 통해 쓰기 동작 수행을 위한 쓰기 전류(wirte current)가 흐르는 경우, 상변화 물질패턴 및 하부전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 상변화메모리(PCM)에 대한 쓰기 동작은, 주울 열에 의해 상변화 물질패턴이 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환됨으로써 이루어진다. 이 과정에서 쓰기 동작이 연속적인 논리 어드레스들에 대해 요청되는 경우, 쓰기 동작은 연속적인 물리 어드레스들에게 수행될 수 있다. 그런데 상변화메모리(PCM)에 대한 쓰기 동작들이 동일한 워드라인 또는 비트라인을 공유하는 셀들에 대해 순차적으로 이루어지는 경우, 쓰기 동작들이 이루어지는 셀들 각각에서 발생되는 열이 인접하는 다른 셀의 전기적 상태를 불한정하게 만드는 쓰기 디스터번스(write disturbance)가 발생될 수 있다.
본 출원이 해결하고자 하는 과제는, 쓰기 동작들이 연속적인 어드레스들에 대해 요청되는 경우 어느 하나의 쓰기 동작이 수행되는 셀의 어드레스를 이전 쓰기 동작이 이루어진 셀의 워드라인 및 비트라인과 다른 워드라인 및 비트라인에 결합되는 셀의 어드레스로 분산되도록 하는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치 및 방법을 제공하는 것이다.
본 개시의 일 예에 따른 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치는, 호스트로부터의 쓰기 요청들에 의해 쓰기 동작들이 이루어질 메모리셀들에 대한 어드레스를 분산시켜, 상기 메모리셀들에 대한 쓰기 동작들이 순차적으로 수행되는 동안 상기 메모리셀 각각에 결합되는 워드라인 또는 비트라인이 분산되도록 하는 어드레스 분산부를 포함한다.
본 개시의 일 예에 따른 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 방법은, 호스트로부터의 쓰기 요청들에 의해 쓰기 동작들이 이루어질 메모리셀들에 대한 어드레스를 분산시켜, 상기 메모리셀들에 대한 쓰기 동작들이 순차적으로 수행되는 동안 메모리셀들 각각에 결합되는 워드라인 또는 비트라인이 분산되도록 하는 단계를 포함한다.
여러 실시예들에 따르면, 연속적인 어드레스들에 대해 쓰기 동작들이 요청되는 경우 그 쓰기 동작들 중 어느 하나의 쓰기 동작이 이루어지는 메모리셀의 어드레스를 이전의 쓰기 동작이 이루어진 메모리셀의 워드라인 및 비트라인과 다른 워드라인 및 비트라인에 결합되는 메모리셀의 어드레스로 분산되도록 함으로써, 연속적인 어드레스들에 대한 쓰기 동작들로 인한 쓰기 디스터번스를 억제할 수 있다.
도 1은 상변화메모리소자의 셀어레이를 나타내 보인 도면이다.
도 2는 본 개시의 일 예에 따른 메모리장치를 나타내 보인 블록도이다.
도 3은 호스트로부터 쓰기 요청된 16비트 어드레스의 일 예를 나타내 보인 도면이다.
도 4는 도 3의 16비트 어드레스에 대응되는 비트라인 인덱스, 워드라인 인덱스, 및 로우 인덱스를 나타내 보인 도면이다.
도 5는 도 4의 로우 인덱스에 대해 여러 점프 인자들을 적용함으로써 어드레스 분산된 로우 인덱스의 일부를 나타내 보인 도면이다.
도 6은 도 4의 로우 인덱스에 대해 점프 인자(J)로서 9를 적용함으로써 어드레스 분산된 로우 인덱스를 나타내 보인 도면이다.
도 7 및 도 8은 점프 인자(J)로서 9를 적용하는 경우 어드레스 분산에 의해 쓰기 디스터번스가 억제되는 과정을 보다 구체적으로 설명하기 위해 나타내 보인 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 상변화메모리(PCM; Phase Change Memory)소자의 셀어레이를 나타내 보인 도면이다. 도 1을 참조하면, 상변화메모리소자의 셀어레이(100)는 교차 배열되는 복수의 워드라인들(WL0-WL7) 및 복수의 비트라인들(BL0-BL7)을 포함한다. 본 실시예에서는 설명의 편의를 위해 8개의 워드라인 및 8개의 비트라인을 예로 들어 설명하기로 한다. 워드라인들(WL0-WL7) 및 비트라인들(BL0-BL7)의 교차점들 각각에는 상변화메모리셀(110)이 배치된다. 상변화메모리셀(110)은 스위칭소자(111)와 스위칭소자에 직렬 연결되는 데이터 저장요소(112)를 포함할 수 있다. 스위칭소자(111)는, 워드라인에 결합되는 게이트단자와, 데이터 저장요소에 결합되는 드레인단자와, 그라운드에 결합되는 소스단자를 갖는 모스(MOS) 트랜지스터일 수 있다. 데이터 저장요소(112)는 하부전극, 상변화 물질패턴, 및 상부전극이 순차적으로 적층되는 구조체일 수 있다. 이 경우 하부전극은 스위칭소자(111)의 드레인단자에 결합되고, 상부전극은 비트라인에 결합된다. 동일한 행에 배치되는 상변화메모리셀들은 동일한 워드라인을 공유한다. 예컨대 첫번째 행에 배치되는 상변화메모리셀들(110-11, 110-12, …, 110-18)은 모두 첫번째 워드라인(WL0)을 공유한다. 동일한 열에 배치되는 상변화메모리셀들은 동일한 비트라인을 공유한다. 예컨대 첫번째 열에 배치되는 상변화메모리셀들(110-11, 110-21, …, 110-81)은 모두 제1 비트라인(BL0)을 공유한다.
도 1을 참조하여 설명한 상변화메모리소자의 셀어레이(100)에 대한 쓰기 동작들이 동일한 워드라인을 공유하는 상변화메모리셀들에 대해 연속적으로 수행되는 경우, 데이터 저장요소(112)의 상변화 물질패턴 및 하부전극 사이의 계면에서 발생되는 주울 열이 동일한 워드라인에 영향을 끼치므로 쓰기 디스터번스가 발생될 수 있다. 이에 본 실시예에서는 동일한 워드라인을 공유하는 상변화메모리셀들에 대해 연속적으로 쓰기 명령들이 요청되는 경우, 어드레스 분산을 통해 동일한 워드라인을 공유하는 상변화메모리셀들에 대한 연속적인 쓰기 동작이 방지되도록 함으로써, 쓰기 디스터번스가 억제되도록 하는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치를 제시하고자 한다.
도 2는 본 개시의 일 예에 따른 메모리장치를 나타내 보인 블록도이다. 도 2를 참조하면, 본 예에 따른 메모리장치는, 호스트(Host)와 메모리소자, 예컨대 상변화메모리소자(PCM) 사이에서 제어동작을 수행하는 메모리 컨트롤러(200)를 포함한다. 비록 본 실시예에서 메모리소자로서 상변화메모리소자를 예로 들었지만, 이는 단지 하나의 예일 뿐이다. 워드라인 또는 비트라인을 공유하는 상변화메모리셀들에 대한 연속적인 쓰기 동작들로 인한 쓰기 디스터번스가 발생될 수 있는 한, 본 예에 따른 메모리장치는 비휘발성 메모리소자 및 휘발성 메모리소자를 구분하지 않고 적용될 수 있다. 상변화메모리소자(PCM)는, 도 1을 참조하여 설명한 셀어레이(100)를 적어도 하나 이상 포함할 수 있다. 메모리 컨트롤러(200)는 어드레스 분산부(210)를 포함하여 구성될 수 있다. 다른 예에서, 어드레스 분산부(210)는 메모리 컨트롤러(200)와 분리되어 배치될 수도 있다. 어드레스 분산부(210)는, 호스트로부터의 쓰기 요청들에 의해 쓰기 동작들이 이루어질 상변화메모리셀들에 대한 어드레스를 분산시킴으로써 동일한 워드라인/비트라인을 공유하는 상변화메모리셀들에 대한 연속적인 쓰기 동작이 방지되도록 한다.
어드레스 분산부(210)는, 점프 인자 선택부(211) 및 어드레스 맵핑부(212)를 포함하여 구성될 수 있다. 점프 인자 선택부(211)는, 어드레스 분산에 필요한 점프 인자(Jump Index)를 선택한다. 점프 인자(J)는 비트라인 개수에 의해 결정될 수 있다. 일 예에서 점프 인자(J)는 비트라인 개수(Nb)와 서로 소(relatively prime)이면서 비트라인 개수(Nb)보다 큰 자연수일 수 있다. 도 1을 참조하여 설명한 상변화메모리소자(PCM)의 셀어레이(100)와 같이 비트라인 개수(Nb)가 8인 경우, 점프 인자(J)는 9, 11, 13, 15, 17, …의 자연수를 포함할 수 있다. 점프 인자 선택부(211)는 이와 같은 자연수 중 하나를 점프 인자(J)로 선택한다. 이때 선택은 무작위로(randomly) 이루어질 수 있다.
어드레스 맵핑부(212)는, 점프 인자 선택부(211)에 의해 선택된 점프 인자(J)를 이용하여 어드레스 분산 동작을 수행한다. 이때 어드레스 분산 동작은, 상변화메모리셀들에 대한 연속적인 쓰기 동작들을 수행하는데 있어서 연속적인 쓰기 동작들이 이루어지는 상변화메모리셀들에 결합되는 워드라인 및 비트라인이 연속적으로 겹치지 않고 분산되도록 이루어진다. 일 예에서 어드레스 맵핑부(212)에 의한 어드레스 분산 동작은 아래의 수학식 1에 의해 수행될 수 있다.
Figure pat00001
수학식 1에서 "Mr"은 어드레스 분산된 로우 인덱스를 나타내고, "Ir"은 어드레스 분산 이전의 로우 인덱스를 나타내고, "*"는 곱셈 연산을 나타내고, "J"는 점프 인자 선택부(211)에 의해 선택된 점프 인자를 나타내며, 그리고 "Nr"은 전체 로우 개수를 나타낸다. 또한 "mod"는 모듈로 연산(modulo operation)을 나타내는데, 구체적으로 (Ir*J)가 Nr을 넘는 경우 (Ir*J)를 Nr로 나눈 나머지를 채택한다. 수학식 1에 따르면, 어드레스 분산된 새로운 로우 인덱스(Mr)는, 점프 인자(J), 어드레스 분산이 이루어지기 전의 이전의 로우 인덱스(Ir), 및 전체 로우 개수(Nr)에 따라 결정된다. 수학식 1에 의해 연산되는 어드레스 분산된 새로운 로우 인덱스(Mr)는, 동일한 워드라인 및 비트라인을 공유하는 상변화메모리셀들에 대한 연속적인 쓰기 동작들이 방지되도록 하는 어드레스 분산 과정에 이용된다.
이하에서는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 과정을 보다 구체적으로 설명하기로 한다.
도 3은 호스트로부터 쓰기 요청된 16비트 어드레스의 일 예를 나타내 보인 도면이다. 도 3을 참조하면, 호스트로부터 상변화메모리소자(PCM)에 대한 쓰기 요청과 함께 16비트 어드레스가 메모리 컨트롤러(도 2의 200)에 입력될 수 있다. 16비트 어드레스는 6비트의 옵셋(offset)과, 4비트의 뱅크(bank) 어드레스와, 6비트의 로우(row) 어드레스를 포함할 수 있다. 6비트의 로우 어드레스는 3비트의 비트라인(Bit Line) 어드레스와 3비트의 워드라인(Word line) 어드레스를 포함한다. 3비트의 비트라인 어드레스는 23개, 즉 8개의 비트라인들 각각을 지정할 수 있다. 3비트의 워드라인 어드레스, 또한 23개, 즉 8개의 워드라인들 각각을 지정할 수 있다.
도 4는 도 3의 16비트 어드레스에 대응되는 비트라인 인덱스(Ib), 워드라인 인덱스(Iw), 및 로우 인덱스(Ir)를 나타내 보인 도면이다. 도 4를 참조하면, 도 3의 16비트 어드레스 중 비트라인 어드레스 및 워드라인 어드레스는 각각 3비트의 이진 스트림(binary stream)으로 구성된다. 따라서 워드라인들의 개수(Nw) 및 비트라인들의 개수(Nb)는 각각 8이다. 워드라인 인덱스(lw)는 워드라인 어드레스의 10진수 변환값으로 정의될 수 있다. 그리고 비트라인 인덱스(Ib)는 비트라인 어드레스의 10진수 변환값으로 정의될 수 있다. 따라서 3비트의 워드라인 어드레스에 대해 워드라인 인덱스(Iw)는 0, 1, 2, 3, 4, 5, 6, 7의 값들을 갖는다. 마찬가지로 3비트의 비트라인 어드레스에대해 비트라인 인덱스(Ib)도 0, 1, 2, 3, 4, 5, 6, 7의 값들을 갖는다. 워드라인 및 비트라인의 교차점들마다 상변화메모리셀이 배치되므로, 상변화메모리셀들의 개수(Nr)는 모두 64이다. 로우 인덱스(Ir)는 아래의 수학식 2로 정의될 수 있다.
Figure pat00002
수학식 2에서 "Nb"는 비트라인 개수를 나타내는데, 도 3의 16비트 어드레스의 경우 비트라인 어드레스가 3비트로 이루어지므로 비트라인 개수(Nb)는 8이 된다. 수학식 2에서 "Iw" 및 "Ib"는 각각 워드라인 인덱스 및 비트라인 인덱스를 나타낸다. 예컨대 워드라인 인덱스(Iw) 및 비트라인 인덱스(Ib)가 모두 0인 경우, 위 2에 따라 로우 인덱스(Ir)는 0이 된다. 또한 워드라인 인덱스(Iw) 및 비트라인 인덱스(Ib)가 각각 0 및 1인 경우, 위 2에 따라 로우 인덱스(Ir)는 1이 된다. 이와 같이 수학식 2에 의해, 도 4에 나타낸 바와 같이, 64개의 셀들 각각에 대한 로우 인덱스(Ir)가 결정될 수 있다. 로우 인덱스(Ir)는 0부터 63까지의 자연수를 포함한다.
도 5는 도 4의 로우 인덱스(Ir)에 대해 여러 점프 인자들(J)을 적용하여 어드레스 분산된 로우 인덱스(Mr)의 일부를 나타내 보인 도면이다. 도 5를 참조하면, 비트라인 개수(Nb)가 8인 경우, 점프 인자(J)는 비트라인 개수(Nb)인 8과 서로 소이면서 비트라인 개수(Nb)인 8보다 큰 자연수, 즉 9, 11, 13, 15, 17, …의 자연수를 포함할 수 있다. 어드레스 분산 동작을 수행하기 위한 점프 인자(J)는 9, 11, 13, 15, 17, …의 자연수 중에서 무작위로 선택될 수 있다. 어드레스 분산 이전의 로우 인덱스(Ir) 0, 1, 2, …, 63에 대해 점프 인자(J)로서 9를 적용하면, 수학식 1의 연산에 의해 어드레스 분산된 로우 인덱스(Mr)는 0, 9, 18, 27, …, 55로 계산된다. 점프 인자(J)로서 11을 적용하는 경우, 어드레스 분산 이전의 로우 인덱스(Ir) 0, 1, 2, …, 64에 대한 어드레스 분산된 로우 인덱스(Mr)는 0, 11 22, 33, …, 53로 계산된다. 점프 인자(J)로서 13을 적용하는 경우, 어드레스 분산 이전의 로우 인덱스(Ir) 0, 1, 2, …, 64에 대한 어드레스 분산된 로우 인덱스(Mr)는 0, 13 26, 39, …, 51로 계산된다. 점프 인자(J)로서 15를 적용하는 경우, 어드레스 분산 이전의 로우 인덱스(Ir) 0, 1, 2, …, 64에 대한 어드레스 분산된 로우 인덱스(Mr)는 0, 15 30, 45, …, 49로 계산된다. 점프 인자(J)로서 17을 적용하는 경우, 어드레스 분산 이전의 로우 인덱스(Ir) 0, 1, 2, …, 64에 대한 어드레스 분산된 로우 인덱스(Mr)는 0, 17 34, 51, …, 47로 계산된다. 점프 인자(J)로서 19를 적용하는 경우, 어드레스 분산 이전의 로우 인덱스(Ir) 0, 1, 2, …, 64에 대한 어드레스 분산된 로우 인덱스(Mr)는 0, 19 38, 57, …, 45로 계산된다.
도 6은 도 4의 로우 인덱스(Ir)에 대해 점프 인자(J)로서 9를 적용함으로써 어드레스 분산된 로우 인덱스(Mr)를 모두 나타내 보인 도면이다. 위에서 설명한 바와 같이, 어드레스 분산된 로우 인덱스(Mr)는 수학식 1의 연산을 통해 얻을 수 있다. 도 6에 나타낸 바와 같이, 워드라인 인덱스(Iw) 및 비트라인 인덱스(Ib)가 각각 0-7의 자연수로 구성되고, 전체 로우 개수(Nr)가 64인 경우, 워드라인 인덱스(Iw) "0"을 공유하는 어드레스 분산된 로우 인덱스(Mr)는, 기존의 0, 1, 2, 3, 4, 5, 6, 7에서 0, 57, 50, 43, 36, 29, 22, 15로 변환된다. 마찬가지로 워드라인 인덱스(Iw) "1"을 공유하는 어드레스 분산된 로우 인덱스(Mr)는, 기존의 8, 9, 10, 11, 12, 13, 14, 15에서 8, 1, 58, 51, 44, 37, 30, 23으로 변환된다. 나머지 워드라인 인덱스(Iw)들 각각을 공유하는 어드레스 분산된 로우 인덱스(Mr)도, 동일한 방식으로 각각 변환된다.
도 7 및 도 8은 점프 인자(J)로서 9를 적용하는 경우 어드레스 분산에 의해 쓰기 디스터번스가 억제되는 과정을 보다 구체적으로 설명하기 위해 나타내 보인 도면들이다. 먼저 도 7을 참조하면, 로우 인덱스(Ir) 0, 1, 2, 3, 4, 5에 대한 쓰기 요청(W1, W2, W3, W4, W5)이 순차적으로 발생되는 경우, 어드레스 분산을 수행하지 않는 경우, 워드라인 인덱스(Iw) "0"에 해당하는 첫번째 워드라인(도 1의 WL0)을 공유하는 상변화메모리셀들에 대한 쓰기 동작들이 순차적으로 이루어진다. 어드레스 분산이 이루어지지 않는 경우, 첫번째 워드라인(도 1의 WL0)을 공유하는 상변화메모리셀들, 즉 기존의 로우 인덱스(Ir) 0, 1, 2, 3, 4, 5, 6, 7에 대한 쓰기 동작들이 연속적으로 수행된다. 연속적인 쓰기 동작들이 수행되는 기존의 로우 인덱스(Ir)들이 하나의 워드라인, 즉 첫번째 워드라인(도 1의 WL0)을 공유함으로, 이 과정에서 쓰기 디스터번스가 발생될 수 있다.
반면에 도 8에 나타낸 바와 같이, 점프 인자(J)로서 9를 적용하여 로우 인덱스(Ir) 0, 1, 2, 3, 4, 5에 대해 각각 어드레스 분산된 로우 인덱스(Mr)로서 0, 9, 18, 27, 36, 45로 어드레스 분산이 이루어진 경우, 첫번째 쓰기 요청(W1)에 의한 쓰기 동작은 첫번째 워드라인(즉 워드라인 인덱스(Iw) "0") 및 첫번째 비트라인(즉 비트라인 인덱스(Ib) "0")에 결합되는 셀에 대해 수행되지만, 두번째 쓰기 요청(W2)에 의한 쓰기 동작은, 두번째 워드라인(즉 워드라인 인덱스(Iw) "1") 및 두번째 비트라인(즉 비트라인 인덱스(Ib) "1")에 결합되는 셀에 대해 수행된다. 이와 같이 연속적인 쓰기 요청들(W1, W2)에 의한 쓰기 동작들이 수행되는 과정에서, 쓰기 동작이 이루어지는 셀들 각각은 서로 다른 워드라인 및 비트라인을 공유한다.
세번째 쓰기 요청(W3)에 의한 쓰기 동작은, 세번째 워드라인(즉 워드라인 인덱스(Iw) "2") 및 세번째 비트라인(즉 비트라인 인덱스(Ib) "2")에 결합되는 셀에 대해 수행된다. 이 경우에도 연속적인 쓰기 요청들(W2, W3)에 의한 쓰기 동작들이 수행되는 과정에서, 쓰기 동작이 이루어지는 셀들 각각은 서로 다른 워드라인 및 비트라인을 공유한다.
네번째 쓰기 요청(W4)에 의한 쓰기 동작은, 네번째 워드라인(즉 워드라인 인덱스(Iw) "3") 및 세번째 비트라인(즉 비트라인 인덱스(Ib) "3")에 결합되는 셀에 대해 수행된다. 따라서 이 경우에도 이전의 쓰기 요청(W3)에 의한 쓰기 동작이 이루어지는 상변화메모리셀이 결합되는 워드라인 및 비트라인과 네번째 쓰기 요청(W4)에 의한 쓰기 동작이 이루어지는 상변화메모리셀이 결합되는 워드라인 및 비트라인이 서로 달라진다. 마찬가지로 다섯번째 쓰기 요청(W5)에 의한 쓰기 동작은, 다섯번째 워드라인(즉 워드라인 인덱스(Iw) "4") 및 다섯번째 비트라인(즉 비트라인 인덱스(Ib) "4")에 결합되는 셀에 대해 수행된다. 이 경우에도 연속적인 쓰기 요청들(W4, W5)에 의한 쓰기 동작들이 수행되는 과정에서, 쓰기 동작이 이루어지는 셀들 각각은 서로 다른 워드라인 및 비트라인을 공유한다. 마찬가지로 여섯번째 쓰기 요청(W6)에 의한 쓰기 동작은, 여섯번째 워드라인(즉 워드라인 인덱스(Iw) "5") 및 여섯번째 비트라인(즉 비트라인 인덱스(Ib) "5")에 결합되는 셀에 대해 수행된다. 이 경우에도 연속적인 쓰기 요청들(W5, W6)에 의한 쓰기 동작들이 수행되는 과정에서, 쓰기 동작이 이루어지는 셀들 각각은 서로 다른 워드라인 및 비트라인을 공유한다..
지금까지 설명한 바와 같이, 하나의 워드라인 인덱스(Iw) "0"을 공유하는 로우 인덱스(Ir)들에 대한 연속적인 쓰기 동작들이 수행되는 경우, 쓰기 디스터번스가 발생될 수 있지만, 본 실시예에서와 같이, 어드레스 분산이 이루어짐으로써, 연속적인 쓰기 동작들이 수행되는 상변화메모리셀들 각각에 결합되는 워드라인 인덱스(Iw) 및 비트라인 인덱스(Ib)는 분산되어 서로 다르게 되며, 그 결과 워드라인 인덱스(Iw) 또는 비트라인 인덱스(Ib)를 공유하는 상변화메모리셀들에 대한 연속적인 쓰기 동작으로 인한 쓰기 디스터번스의 발생이 억제된다.상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...상변화메모리 셀어레이 110-11, …, 110-88...상변화메모리셀
200...메모리 컨트롤러 210...어드레스 분산부
211...점프 인자 선택부 212...어드레스 맵핑부

Claims (18)

  1. 호스트로부터의 쓰기 요청들에 의해 쓰기 동작들이 이루어질 메모리셀들에 대한 어드레스를 분산시켜, 상기 메모리셀들에 대한 쓰기 동작들이 순차적으로 수행되는 동안 상기 메모리셀들 각각에 결합되는 워드라인 또는 비트라인이 분산되도록 하는 어드레스 분산부를 포함하는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치.
  2. 제1항에 있어서,
    상기 메모리셀은, 휘발성 메모리셀 또는 비휘발성 메모리셀을 포함하는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치.
  3. 제1항에 있어서,
    상기 메모리셀들은, 각각 복수의 워드라인들과 복수의 비트라인들이 교차하는 교차점에 배치되는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치.
  4. 제3항에 있어서, 상기 어드레스 분산부는,
    상기 어드레스 분산에 필요한 점프 인자를 선택하는 점프 인자 선택부; 및
    상기 점프 인자 선택부에 의해 선택된 점프 인자를 이용하여 어드레스 맵핑 동작을 수행하는 어드레스 맵핑부를 포함하는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치.
  5. 제4항에 있어서,
    상기 점프 인자 선택부는, 비트라인 개수와 서로 소이면서 비트라인 개수보다 많은 자연수로 정의되는 점프 인자들 중 하나를 선택하여 상기 어드레스 맵핑부로 입력시키는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치.
  6. 제5항에 있어서,
    상기 점프 인자 선택부에 의해 상기 점프 인자들 중 하나를 선택하는 동작은 무작위로 수행되는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치.
  7. 제5항에 있어서,
    상기 어드레스 맵핑부는, Mr=(Ir*J) mod Nr ("Ir"은 어드레스 분산 이전의 로우 인덱스, "J"는 상기 점프 인자, "Nr"은 전체 셀 개수, "mod"는 (Ir*J)가 Nr을 넘는 경우 (Ir*J)를 Nr로 나눈 나머지를 선택하는 모듈로 연산)에 의해 어드레스 분산된 로우 인덱스(Mr)를 연산함으로써 어드레스 맵핑을 수행하는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치.
  8. 제7항에 있어서,
    상기 로우 인덱스는, 상기 메모리셀들의 각각의 어드레스를 인덱싱하여 설정되되, Ir=(Nb*Iw)+Ib ("Ir"은 로우 인덱스, "Nb"는 비트라인 개수, "Iw"는 워드라인 인덱스, "Ib"는 비트라인 인덱스)의 에 의해 정의되는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치.
  9. 제8항에 있어서,
    상기 워드라인 인덱스는 워드라인 어드레스의 10진수 변환값으로 정의되고, 상기 비트라인 인덱스는 비트라인 어드레스의 10진수 변환값으로 정의되는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치.
  10. 호스트로부터의 쓰기 요청들에 의해 쓰기 동작들이 이루어질 메모리셀들에 대한 어드레스를 분산시켜, 상기 메모리셀들 각각에 대한 쓰기 동작이 순차적으로 수행되는 동안 상기 메모리셀들 각각에 결합되는 워드라인 또는 비트라인이 분산되도록 하는 단계를 포함하는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 방법.
  11. 제10항에 있어서,
    상기 메모리셀은, 휘발성 메모리셀 또는 비휘발성 메모리셀을 포함하는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 방법.
  12. 제10항에 있어서,
    상기 메모리셀들은, 각각 복수의 워드라인들과 복수의 비트라인들이 교차하는 교차점에 배치되는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 방법.
  13. 제12항에 있어서, 상기 어드레스를 분산하는 과정은,
    상기 어드레스 분산에 필요한 점프 인자를 선택하는 단계; 및
    상기 점프 인자 선택부에 의해 선택된 점프 인자를 이용하여 어드레스 분산 동작을 수행하는 단계를 포함하는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 방법.
  14. 제13항에 있어서,
    상기 점프 인자를 선택하는 단계는, 비트라인 개수와 서로 소이면서 비트라인 개수보다 많은 자연수로 정의되는 점프 인자들 중 하나를 선택하여 수행하는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 방법.
  15. 제14항에 있어서,
    상기 점프 인자들 중 하나를 선택하는 동작은 무작위로 수행되는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 방법.
  16. 제14항에 있어서,
    상기 어드레스 맵핑 동작을 수행하는 단계는, Mr=(Ir*J) mod Nr ("Ir"은 어드레스 분산 이전의 로우 인덱스, "J"는 상기 점프 인자, "Nr"은 전체 셀 개수, "mod"는 (Ir*J)가 Nr을 넘는 경우 (Ir*J)를 Nr로 나눈 나머지를 선택하는 모듈로 연산)에 의해 어드레스 분산된 로우 인덱스(Mr)를 연산하여 수행하는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 방법.
  17. 제16항에 있어서,
    상기 로우 인덱스는, 상기 비휘발성메모리셀들의 각각의 어드레스를 인덱싱하여 설정되되, Ir=(Nb*Iw)+Ib ("Ir"는 로우 인덱스, "Nb"는 비트라인 개수, "Iw"는 워드라인 인덱스, "Ib"는 비트라인 인덱스)의 에 의해 정의되는 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 방법.
  18. 제17항에 있어서,
    상기 워드라인 인덱스는 워드라인 어드레스의 10진수 변환값으로 정의되고, 상기 비트라인 인덱스는 비트라인 어드레스의 10진수 변환값으로 정의되는 비휘발성 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 방법.
KR1020170051543A 2017-04-21 2017-04-21 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치 및 방법 KR20180118840A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170051543A KR20180118840A (ko) 2017-04-21 2017-04-21 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치 및 방법
US15/822,718 US10438655B2 (en) 2017-04-21 2017-11-27 Apparatuses and methods of distributing addresses in memory devices for mitigating write disturbance
TW106142443A TW201839765A (zh) 2017-04-21 2017-12-04 分配記憶體裝置中的位址以減輕寫入干擾的裝置和方法
CN201711329514.1A CN108735261A (zh) 2017-04-21 2017-12-13 分配存储器件中的地址以减轻写入干扰的装置和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170051543A KR20180118840A (ko) 2017-04-21 2017-04-21 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치 및 방법

Publications (1)

Publication Number Publication Date
KR20180118840A true KR20180118840A (ko) 2018-11-01

Family

ID=63854582

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170051543A KR20180118840A (ko) 2017-04-21 2017-04-21 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치 및 방법

Country Status (4)

Country Link
US (1) US10438655B2 (ko)
KR (1) KR20180118840A (ko)
CN (1) CN108735261A (ko)
TW (1) TW201839765A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257552B2 (en) * 2019-02-21 2022-02-22 Macronix International Co., Ltd. Programming a memory device
US11501809B1 (en) * 2021-06-15 2022-11-15 Arm Limited Contention-adapted read-write pulse generation circuitry

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170707B1 (ko) * 1995-11-29 1999-03-30 김광호 비휘발성 메모리 소자 및 그 구동 방법
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
JP4498370B2 (ja) 2007-02-14 2010-07-07 株式会社東芝 データ書き込み方法
KR20100087310A (ko) * 2007-11-01 2010-08-04 프리스케일 세미컨덕터, 인크. Ｍｒａｍ 테스팅
CN101944387A (zh) * 2010-09-03 2011-01-12 深圳市国微电子股份有限公司 一种分段式反熔丝编程方法、装置及编程器
US20130248814A1 (en) * 2012-03-20 2013-09-26 Winbond Electronics Corp. Non-volatile memory device and array thereof
KR102223980B1 (ko) * 2013-08-21 2021-03-09 에버스핀 테크놀러지스, 인크. 비파괴적 기록/판독 레벨링

Also Published As

Publication number Publication date
CN108735261A (zh) 2018-11-02
US20180308542A1 (en) 2018-10-25
TW201839765A (zh) 2018-11-01
US10438655B2 (en) 2019-10-08

Similar Documents

Publication Publication Date Title
US9818481B2 (en) Resistive memory device and operation method thereof
US9633726B2 (en) Resistive memory device, resistive memory system, and method of operating resistive memory device
US20190051353A1 (en) Resistive memory device and resistive memory system including a plurality of layers, and method of operating the system
US10622067B2 (en) Memory systems and memory writing methods
US20190043923A1 (en) Current delivery and spike mitigation in a memory cell array
CN111179991B (zh) 阻变存储阵列及其操作方法、阻变存储器电路
US9471486B2 (en) Reducing disturbances in memory cells
CN111145811B (zh) 阻变存储阵列及其操作方法、阻变存储器电路
US10818352B2 (en) Resistive memory devices having address-dependent parasitic resistance compensation during programming
US9773547B2 (en) Non-volatile memory with multiple latency tiers
CN108091361A (zh) 相变存储器件
US8755213B2 (en) Decoding scheme for bipolar-based diode three-dimensional memory requiring bipolar programming
KR20180118840A (ko) 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치 및 방법
US10923187B2 (en) Storage device and control method for controlling operations of the storage device
CN105023607A (zh) 电子设备
US9013912B2 (en) Nonvolatile semiconductor memory device and method of forming same
US20160155500A1 (en) Resistive memory devices and methods of controlling the same
KR20210032225A (ko) 메모리 장치
TWI835181B (zh) 記憶體內運算元件及其運算方法
US9478283B2 (en) Nonvolatile semiconductor storage device having improved reading and writing speed characteristics