KR20210032225A - 메모리 장치 - Google Patents

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KR20210032225A
KR20210032225A KR1020190113725A KR20190113725A KR20210032225A KR 20210032225 A KR20210032225 A KR 20210032225A KR 1020190113725 A KR1020190113725 A KR 1020190113725A KR 20190113725 A KR20190113725 A KR 20190113725A KR 20210032225 A KR20210032225 A KR 20210032225A
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이형동
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Abstract

본 기술은 메모리 장치를 제공한다. 메모리 장치는 제1 방향으로 연장된 제1 도전라인들, 상기 제1 방향에 교차되는 제2 방향으로 연장된 제2 도전라인들, 상기 제1 도전라인들과 상기 제2 도전라인들의 교차부들에 형성된 다수의 메모리 셀들, 상기 제1 도전라인들에 각각 연결되고 다수의 그룹들을 구성하는 제1 선택 트랜지스터들, 상기 제1 선택 트랜지스터들의 상기 그룹들에 각각 연결되고, 각각이 하나의 게이트 신호에 응답하여 상기 제1 도전라인들 중 그에 대응하는 그룹에 디스차지시키도록 구성된 제1 디스차지 회로들을 포함할 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 보다 구체적으로 가변저항 메모리 장치에 관한 것이다.
컴퓨터, 디지털 카메라, 스마트폰 등과 같은 전자장치는 메모리 시스템을 사용하여 데이터를 처리한다. 메모리 시스템은 데이터가 저장되는 메모리 셀을 포함하는 메모리 장치 및 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다.
메모리 장치는 고성능화, 소형화 및 저전력화 추세에 맞추어 다양하게 개발되고 있다. 차세대 메모리 장치의 일예로서 가변저항 메모리 장치가 제안된바 있다. 가변저항 메모리 장치는 메모리 셀에 인가되는 전압이나 전류에 의존하여 서로 다른 저항 상태를 가질 수 있고, 외부 전원의 공급 없이도 메모리 셀에 저장된 저항 상태를 유지할 수 있다. 이러한 가변저항 메모리 장치로서, PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM), 이-퓨즈(e-fuse) 등이 있다.
본 발명의 실시 예들은 주변회로가 차지하는 면적을 줄일 수 있는 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 메모리 장치는 제1 데크-제1 도전라인에 연결된 제1 메모리 셀을 포함하는 제1 데크, 상기 제1 데크 상에 배치되고 제2 데크-제1 도전라인에 연결된 제2 메모리 셀을 포함하는 제2 데크, 상기 제2 데크 상에 배치되고 제3 데크-제1 도전라인에 연결된 제3 메모리 셀을 포함하는 제3 데크, 상기 제3 데크 상에 배치되고 제4-데크-제1 도전라인에 연결된 제4 메모리 셀을 포함하는 제4 데크, 상기 제1 데크-제1 도전라인 및 상기 제3 데크-제1 도전라인에 각각 연결된 제1 및 제2 선택 트랜지스터들 및 상기 제1 및 제2 선택 트랜지스터들에 공통으로 연결된 제1 디스차지회로를 포함하는 제1 선택회로, 및 상기 제2 데크-제1 도전라인 및 상기 제4 데크-제1 도전라인에 각각 연결된 제3 및 제4 선택 트랜지스터들 및 상기 제3 및 제4 선택 트랜지스터들에 공통으로 연결된 제2 디스차지 회로를 포함하는 제2 선택회로를 포함할 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치는 제1 방향으로 연장된 제1 데크-제1 도전라인과 상기 제1 방향에 교차되는 제2 방향으로 연장된 하부 제2 도전라인에 연결된 제1 메모리 셀을 포함하는 제1 데크, 상기 하부 제2 도전라인과 상기 제1 방향으로 연장된 제2 데크-제1 도전라인에 연결된 제2 메모리 셀을 포함하는 제2 데크, 상기 제1 방향으로 연장된 제3 데크-제1 도전라인과 상기 제2 방향으로 연장된 상부 제2 도전라인에 연결된 제3 메모리 셀을 포함하는 제3 데크, 상기 상부 제2 도전라인과 상기 제1 방향으로 연장된 제4 데크-제1 도전라인에 연결된 제4 메모리 셀을 포함하는 제4 데크, 제1 선택회로, 및 제2 선택회로를 포함할 수 있다. 상기 제2 데크는 상기 제1 데크 상에 배치되고, 상기 제3 데크는 상기 제2 데크 상에 배치되고, 상기 제4 데크는 상기 제3 데크 상에 배치될 수 있다. 상기 제1 선택회로는 상기 제1 데크-제1 도전라인의 디스차지 동작과 상기 제3 데크-제1 도전라인의 디스차지 동작을 공통으로 제어하고, 상기 제1 데크-제1 도전라인의 선택동작과 상기 제3 데크-제1 도전라인의 선택동작을 개별적으로 제어하도록 구성될 수 있다. 상기 제2 선택회로는 상기 제2 데크-제1 도전라인의 디스차지 동작과 상기 제4 데크-제1 도전라인의 디스차지 동작을 공통으로 제어하고, 상기 제2 데크-제1 도전라인의 선택동작과 상기 제4 데크-제1 도전라인의 선택동작을 개별적으로 제어하도록 구성될 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치는 제1 방향으로 연장된 제1 도전라인들, 상기 제1 방향에 교차되는 제2 방향으로 연장된 제2 도전라인들, 상기 제1 도전라인들과 상기 제2 도전라인들의 교차부들에 형성된 다수의 메모리 셀들, 상기 제1 도전라인들에 각각 연결되고 다수의 그룹들을 구성하는 제1 선택 트랜지스터들, 상기 제1 선택 트랜지스터들의 상기 그룹들에 각각 연결되고, 각각이 하나의 게이트 신호에 응답하여 상기 제1 도전라인들 중 그에 대응하는 그룹을 디스차지시키도록 구성된 제1 디스차지 회로들을 포함할 수 있다. 상기 제1 디스차지 회로들에 각각 대응되는 상기 제1 선택 트랜지스터들의 상기 그룹들 각각은 상기 제1 선택 트랜지스터들 중 2개 이상을 포함할 수 있다.
본 기술의 실시 예들은 선택 트랜지스터들에 의해 개별적으로 선택 가능한 2이상의 도전라인들의 디스차지 동작들을 공통으로 제어하는 디스차지 회로를 포함한다. 이로써, 본 기술의 실시 예들은 주변회로가 차지하는 면적을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 3a 및 도 3b는 도 2에 도시된 메모리 셀 어레이의 일 실시 예를 나타내는 도면들이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치를 나타내는 구조도이다.
도 5는 도 4에 도시된 제1 및 제2 선택부들의 일 실시 예를 나타내는 도면이다.
도 6은 도 5에 도시된 메모리 장치의 선택동작 및 디스차지 동작을 나타내는 도면이다.
도 7a 및 도 7b는 3차원 메모리 셀 어레이의 다양한 실시 예들을 나타내는 블록도이다.
도 8은 2차원 메모리 셀 어레이를 포함하는 메모리 장치에 대한 일 실시 예를 나타내는 도면이다.
도 9 및 도 10은 본 발명의 다양한 실시 예들에 따른 메모리 시스템을 나타내는 블록도들이다.
도 11은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
본 발명의 실시 예에서, "구성 1 또는 구성 2 중 적어도 하나"라는 기재는 "구성 1", "구성 2" 또는 "구성 1과 구성 2"로 이해되어야 할 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(Memory controller: 20)와 메모리 장치(Memory Device; 30)를 포함한다.
메모리 컨트롤러(20)는 메모리 시스템(10)의 동작을 전반적으로 제어하며, 외부장치(예를 들어, 호스트)와 메모리 장치(30) 사이의 데이터 교환을 제어한다. 예를 들면, 메모리 컨트롤러(20)는 호스트로부터 수신된 요청에 대응되는 커맨드(CMD) 및 어드레스(ADD)를 생성하고, 메모리 장치(30)에 커맨드(CMD) 및 어드레스(ADD)를 제공하도록 구성된다.
메모리 장치(30)는 도전라인들의 교차점에 배치된 메모리 셀을 포함하는 크로스-포인트(cross point) 메모리 장치를 포함할 수 있다. 예를 들어, 메모리 장치(30)는 가변저항 메모리 장치를 포함할 수 있다. 이하, 가변저항 메모리 장치를 기반한 실시 예들을 설명하나, 본 발명은 이에 제한되지 않고, 다양한 크로스-포인트 메모리 장치에 적용될 수 있다.
메모리 장치(30)는 메모리 컨트롤러(20)로부터 제공된 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 읽기(read) 동작 및 쓰기(write) 동작을 수행하도록 구성될 수 있다. 메모리 장치(30)는 메모리 컨트롤러(20)와 데이터(DATA)를 주고받을 수 있다. 또한, 메모리 장치(30)는 전원 라인을 통해 메모리 컨트롤러(20)로부터 전원(PWR)을 공급받고, 제어 라인을 통해 메모리 컨트롤러(20)로부터 제어 신호(CTRL)를 수신할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 나타내는 블록도이다. 도 2에 도시된 메모리 장치는 도 1에 도시된 메모리 장치(30)로 이용될 수 있다.
도 2를 참조하면, 메모리 장치는 주변회로(40) 및 메모리 셀 어레이(50)를 포함할 수 있다. 주변회로(40)는 로우선택부(Row selector; 41), 컬럼선택부(Column selector; 43), 읽기/쓰기 회로(Read/Write Circuit: 44), 어드레스 디코더(Address Decoder; 45), 전원발생부(Power Generator; 47) 및 제어회로(Control Circuit; 49)를 포함할 수 있다.
메모리 셀 어레이(50)는 크로스-포인트 구조의 메모리 셀 어레이를 포함할 수 있다. 예를 들어, 메모리 셀 어레이(50)는 서로 교차되는 워드라인들(WLs)과 비트라인들(BLs) 사이의 교차점들에 배치된 다수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(50)는 3차원 메모리 셀 어레이 또는 2차원 메모리 셀 어레이를 포함할 수 있다.
메모리 셀 어레이(50)는 워드라인들(WLs)을 통해 로우선택부(41)에 연결될 수 있다. 로우선택부(41)는 제어회로(49)의 제어에 따라 전원발생부(47)로부터 다양한 동작들을 위한 전압 또는 전류를 공급받을 수 있다. 로우선택부(41)는 어드레스 디코더(45)로부터 디코딩된 로우어드레스(RADD)에 따라, 워드라인들(WLs)을 선택할 수 있다.
메모리 셀 어레이(50)는 비트라인들(BLs)을 통해 컬럼선택부(43)에 연결될 수 있다. 컬럼선택부(43)는 제어회로(49)의 제어에 따라 읽기/쓰기회로(44)로부터 다양한 동작들을 위한 전압 또는 전류를 공급받을 수 있다. 컬럼선택부(43)는 어드레스 디코더(45)로부터 디코딩된 컬럼어드레스(CADD)에 따라, 비트라인들(BLs)을 선택할 수 있다.
읽기/쓰기회로(44)는 컬럼선택부(43)를 통해 비트라인들(BLs)에 연결되고, 제어회로(49)의 제어에 따라 동작한다. 읽기/쓰기회로(44)는 컬럼선택부(43)에 의해 선택된 비트라인에 연결된 메모리 셀에 데이터를 기록할 수 있다. 읽기/쓰기회로(44)는 컬럼선택부(43)에 의해 선택된 비트라인에 연결된 메모리 셀에 저장된 데이터를 읽을 수 있다. 읽기/쓰기회로(44)에 의해 읽혀진 데이터(DATA)는 외부(예를 들어, 도 1에 도시된 메모리 컨트롤러(20))로 출력될 수 있다. 읽기/쓰기회로(44)에 입력된 데이터(DATA)는 메모리 셀에 기록될 수 있다.
제어회로(49)는 제어신호(CTRL) 및 커맨드(CMD)를 수신하고, 수신된 제어신호(CTRL) 및 커맨드(CMD)에 따라 동작할 수 있다. 제어회로(49)는 메모리 장치의 다양한 동작들을 제어할 수 있다.
어드레스 디코더(45)는 어드레스(ADD)를 수신할 수 있다. 수신된 어드레스(ADD)는 로우어드레스(RADD) 및 컬럼어드레스(CADD)를 포함할 수 있다. 어드레스 디코더(45)는 워드라인들(WLs)을 선택하기 위한 로우어드레스(RADD)를 로우선택부(41)에 전달할 수 있다. 어드레스 디코더(45)는 비트라인들(BLs)을 선택하기 위한 컬럼어드레스(CADD)를 컬럼선택부(43)에 전달할 수 있다.
주변회로(40)는 워드라인들(WLs)을 로우선택부(41)에 연결하기 위한 라우팅 배선들과 비트라인들(BLs)을 컬럼선택부(43)에 연결하기 위한 라우팅 배선들을 포함할 수 있다.
도 3a 및 도 3b는 도 2에 도시된 메모리 셀 어레이(50)의 일 실시예를 나타내는 도면들이다. 도 3a는 메모리 셀 어레이(50)에 포함된 하나의 크로스-포인트 어레이를 나타내는 회로도이고, 도 3b는 도 3a에 도시된 각 메모리 셀(MC)에 대한 일 실시 예를 나타낸다.
도 3a를 참조하면, 메모리 셀 어레이(50)의 크로스-포인트 어레이는 서로 교차되는 다수의 워드라인들(WL1 내지 WL5) 및 다수의 비트라인들(BL1 내지 BL5)을 포함할 수 있다. 비트라인들(BL1 내지 BL5)은 워드라인들(WL1 내지 WL5)로부터 수직방향으로 이격될 수 있다. 워드라인들(WL1 내지 WL5)은 서로 나란하게 연장되고, 수직방향에 교차하는 평면에서 서로 이격될 수 있다. 비트라인들(BL1 내지 BL5)은 서로 나란하게 연장되고, 수직방향에 교차하는 평면에서 서로 이격될 수 있다. 일 실시 예로서, 크로스-포인트 어레이의 비트라인들(BL1 내지 BL5)은 도 3a에 도시된 바와 같이 워드라인들(WL1 내지 WL5) 위에 배열될 수 있다. 다른 실시 예로서, 크로스-포인트 어레이의 비트라인들(BL1 내지 BL5)은 워드라인들(WL1 내지 WL5) 아래에 배열될 수 있다.
메모리 셀들(MC)은 워드라인들(WL1 내지 WL5) 및 비트라인들(BL1 내지 BL5)의 교차점들에 각각 배치될 수 있다. 워드라인들(WL1 내지 WL5) 중 하나를 선택하고, 비트라인들(BL1 내지 BL5) 중 하나를 선택함으로써 메모리 셀들(MC) 중 하나가 선택될 수 있다. 워드라인들(WL1 내지 WL5) 및 비트라인들(BL1 내지 BL5)에 소정의 신호를 인가하여, 선택된 메모리 셀의 쓰기 동작을 수행할 수 있다. 메모리 셀들(MC)에 저장된 정보는 비트라인들(BL1 내지 BL5)을 통하여 판독될 수 있다.
메모리 셀 어레이(50)는 3차원 메모리 셀 어레이를 포함하거나, 2차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 셀 어레이는 수직방향으로 적층된 다수의 데크들을 포함할 수 있다. 데크들 각각은 도 3a에 도시된 크로스-포인트 어레이를 포함할 수 있다. 2차원 메모리 셀 어레이는 도 3a에 도시된 크로스-포인트 어레이가 단일층에 배치된 구조를 포함할 수 있다.
도 3b를 참조하면, 메모리 셀들(MC) 각각은 그에 대응하는 워드라인(WL#)과 그에 대응하는 비트라인(BL#)에 사이에 배치될 수 있다. 메모리 셀들(MC) 각각은 직렬로 연결된 선택소자(SE) 및 가변저항소자(VR)를 포함할 수 있다.
선택소자(SE)는 그에 대응하는 워드라인(WL#)에 전기적으로 연결되고, 가변저항소자(VR)는 그에 대응하는 비트라인(BL#)에 전기적으로 연결될 수 있다.
선택소자(SE)는 선택소자(SE)에 인가되는 전압 또는 전류의 크기에 따라 전류의 흐름을 제어할 수 있다. 선택소자(SE)는 MOS트랜지스터, PN 다이오드, OTS(Ovonic Threshold Switching) 소자 등 다양한 소자로서 구현될 수 있다.
가변저항소자(VR)는 가변저항소자(VR)에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태로 천이가 가능한 가변저항막을 포함할 수 있다. 가변저항소자(VR)는 PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등 다양한 소자로서 구현될 수 있다. 예를 들어, 가변저항소자(VR)는 그에 대응하는 워드라인(WL#)과 그에 대응하는 비트라인(BL#)에 인가된 전압에 의해 고저항 상태 또는 저저항 상태로 천이될 수 있다. 고저항 상태에서 저저항 상태로의 쓰기동작을 셋(set) 동작이라 정의할 수 있고, 저저항 상태에서 고저항 상태로의 쓰기동작을 리셋(reset) 동작이라 정의할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 장치(100)를 나타내는 구조도이다. 도 4는 3차원 메모리 셀 어레이(150)를 포함하는 메모리 장치(100)를 나타낸다.
도 4에 도시된 메모리 장치(100)는 도 1에 도시된 메모리 장치(30)로 이용되거나, 도 2에 도시된 메모리 장치로 이용될 수 있다. 도 4에 도시된 메모리 장치(100)의 3차원 메모리 셀 어레이(150)는 도 3a 및 도 3b를 참조하여 상술한 크로스-포인트 어레이 및 메모리 셀들을 포함할 수 있다.
도 4를 참조하면, 메모리 장치(100)는 기판(101) 상에 수직방향(Ⅲ)으로 적층된 2이상의 데크들(DECK 1 내지 DECK4)을 통해 3차원 메모리 셀 어레이(150)를 구현할 수 있다. 예를 들어, 메모리 장치(100)는 수직방향(Ⅲ)으로 적층된 제1 내지 제4 데크들(DECK1 내지 DECK4)을 포함할 수 있다. 수직방향(Ⅲ)은 서로 교차되는 제1 방향(I) 및 제2 방향(Ⅱ)으로 연장된 평면에 수직교차되는 방향으로 정의될 수 있다.
기판(101)은 도 2를 참조하여 상술한 주변회로(40)를 구성하는 회로들을 포함할 수 있다. 예를 들어, 기판(101)은 선택부들(111, 113A, 113B)을 포함할 수 있다. 선택부들(111, 113A, 113B) 중 적어도 어느 하나는 도 2를 참조하여 상술한 컬럼선택부(43)를 구성할 수 있고, 나머지는 로우선택부(41)를 구성할 수 있다.
제1 내지 제4 데크들(DECK1 내지 DECK4)은 제1 방향(I)으로 연장된 제1 도전라인들(LA1 내지 LA4) 및 제2 방향(Ⅱ)으로 연장된 제2 도전라인들(LB1 내지 LB2)을 포함할 수 있다. 제2 데크(DECK2)는 제1 데크(DECK1) 상에 배치되고, 제3 데크(DECK3)는 제2 데크(DECK2) 상에 배치되고, 제4 데크(DECK4)는 제3 데크(DECK3) 상에 배치될 수 있다.
제1 도전라인들(LA1 내지 LA4)은 제2 방향(Ⅱ) 및 수직방향(Ⅲ)으로 서로 이격될 수 있다. 예를 들어, 제1 도전라인들(LA1 내지 LA4)은 제1 데크(DECK1)에 연결된 제1 데크-제1 도전라인들(LA1), 제2 데크(DECK2)에 연결된 제2 데크-제1 도전라인(LA2), 제3 데크(DECK3)에 연결된 제3 데크-제1 도전라인(LA3), 및 제4 데크(DECK4)에 연결된 제4 데크-제1 도전라인들(LA4)을 포함할 수 있다. 제1 데크-제1 도전라인들(LA1)은 제2 방향(Ⅱ)으로 서로 이격되어 배열될 수 있다. 제2 데크-제1 도전라인들(LA2)은 제2 방향(Ⅱ)으로 서로 이격되어 배열될 수 있다. 제3 데크-제1 도전라인들(LA3)은 제2 방향(Ⅱ)으로 서로 이격되어 배열될 수 있다. 제4 데크-제1 도전라인들(LA4)은 제2 방향(Ⅱ)으로 서로 이격되어 배열될 수 있다. 제2 데크-제1 도전라인들(LA2)은 제1 데크-제1 도전라인들(LA1) 상에 배치되고, 제3 데크-제1 도전라인들(LA3)은 제2 데크-제1 도전라인들(LA2) 상에 배치되고, 제4 데크-제1 도전라인들(LA4)은 제3 데크-제1 도전라인들(LA3) 상에 배치된다.
제2 도전라인들(LB1 및 LB2)은 제1 방향(Ⅰ) 및 수직방향(Ⅲ)으로 서로 이격될 수 있다. 예를 들어, 제2 도전라인들(LB1 및 LB2)은 제1 데크(DECK1) 및 제2 데크(DECK2)에 공유되는 하부 제2 도전라인들(LB1) 및 제3 데크(DECK3) 및 제4 데크(DECL4)에 공유되는 상부 제2 도전라인들(LB2)을 포함할 수 있다. 하부 제2 도전라인들(LB1)은 제1 방향(I)으로 서로 이격되어 배열될 수 있다. 하부 제2 도전라인들(LB1)은 수직방향(Ⅲ)으로 이웃한 제1 데크-제1 도전라인들(LA1)과 제2 데크-제1 도전라인들(LA2) 사이에 배치될 수 있다. 상부 제2 도전라인들(LB2)은 제1 방향(I)으로 서로 이격되어 배열될 수 있다. 상부 제2 도전라인들(LB2)은 수직방향(Ⅲ)으로 이웃한 제3 데크-제1 도전라인들(LA3)과 제4 데크-제1 도전라인들(LA4) 사이에 배치될 수 있다.
선택부들은 제1 도전라인들(LA1 내지 LA4)을 선택하도록 구성된 제1 도전라인 선택부(113A, 113B) 및 제2 도전라인들(LB1 및 LB2)을 선택하도록 구성된 제2 도전라인 선택부(111)를 포함할 수 있다. 제1 도전라인 선택부는 3차원 메모리 셀 어레이(150)의 양측에 중첩된 제1 선택부(113A) 및 제2 선택부(113B)를 포함할 수 있다. 3차원 메모리 셀 어레이(150)의 일부는 제2 도전라인 선택부(111)에 중첩될 수 있다.
상술한 바와 같이, 3차원 메모리 셀 어레이(150)가 선택부들(113A, 113B, 111)을 포함하는 기판(101) 상에 중첩됨에 따라, 제한된 기판(101)의 면적 내에서 메모리 장치의 집적도를 향상시킬 수 있다.
제1 선택부(113A) 및 제2 선택부(113B)는 도전물로 형성된 수직구조들(121, 122, 123, 124)을 통해 데크들(DECK1 내지 DECK4)에 연결될 수 있다. 예를 들어, 제1 선택부(113A)는 제1 데크-제1 도전라인들(LA1)과 제3 데크-제1 도전라인들(LA3)에 전기적으로 연결되고, 제2 선택부(113B)는 제2 데크-제1 도전라인들(LA2)과 제4 데크-제1 도전라인들(LA4)에 전기적으로 연결될 수 있다. 제1 선택부(113A)는 제1 수직구조들(121)에 의해 제1 데크-제1 도전라인들(LA1)에 연결될 수 있다. 제2 선택부(113B)는 제2 수직구조들(122)에 의해 제2 데크-제1 도전라인들(LA2)에 연결될 수 있다. 제1 선택부(113A)는 제3 수직구조들(123)에 의해 제3 데크-제1 도전라인들(LA3)에 연결될 수 있다. 제2 선택부(113B)는 제4 수직구조들(124)에 의해 제4 데크-제1 도전라인들(LA4)에 연결될 수 있다.
제2 도전라인 선택부(111)는 도전물로 형성된 제5 수직연결구조들(131)을 통해 제2 도전라인들(LB1, LB2)에 전기적으로 연결될 수 있다. 제5 수직연결구조들(131) 각각은 그에 대응하는 한 쌍의 하부 제2 도전라인(LB1) 및 상부 제2 도전라인(LB2)에 공통으로 연결될 수 있다.
일 실시 예로서, 제1 도전라인들(LA1 내지 LA4)은 워드라인들로서 이용될 수 있고, 제2 도전라인들(LB1 내지 LB2)은 비트라인들로서 이용될 수 있다. 다른 실시 예로서, 제1 도전라인들(LA1 내지 LA4)은 비트라인들로서 이용될 수 있고, 제2 도전라인들(LB1 내지 LB2)은 워드라인들로서 이용될 수 있다.
일 실시 예로서, 제1 선택부(113A) 및 제2 선택부(113B)는 도 2를 참조하여 상술한 로우선택부(41)에 포함될 수 있고, 제2 도전라인 선택부(111)는 도 2를 참조하여 상술한 컬럼선택부(43)에 포함될 수 있다. 다른 실시 예로서, 제1 선택부(113A) 및 제2 선택부(113B)는 도 2를 참조하여 상술한 컬럼선택부(43)에 포함될 수 있고, 제2 도전라인 선택부(111)는 도 2를 참조하여 상술한 로우선택부(41)에 포함될 수 있다.
도 5는 도 4에 도시된 제1 및 제2 선택부들(113A 및 113B)의 일 실시 예를 나타내는 도면이다.
도 5에 도시된 3차원 메모리 셀 어레이(150)는 제1 데크(DECK1)를 구성하는 제1 메모리 셀들(MC1), 제2 데크(DECK2)를 구성하는 제2 메모리 셀들(MC2), 제3 데크(DECK3)를 구성하는 제3 메모리 셀들(MC3) 및 제4 데크(DECK4)를 구성하는 제4 메모리 셀들(MC4)을 포함할 수 있다. 제1 메모리 셀들(MC1)은 제1 데크-제1 도전라인(LA1)과 하부 제2 도전라인들(LB1)에 연결되고, 제2 메모리 셀들(MC2)은 제2 데크-제1 도전라인(LA2)과 하부 제2 도전라인들(LB1)에 연결되고, 제3 메모리 셀들(MC3)은 제3 데크-제1 도전라인(LA3)과 상부 제2 도전라인들(LB2)에 연결되고, 제4 메모리 셀들(MC4)은 제4-데크-제1 도전라인(LA4)과 상부 제2 도전라인들(LB2)에 연결된다.
도 5를 참조하면, 도 4에 도시된 제1 선택부(113A)는 제1 선택회로(C1)를 포함할 수 있고, 도 4에 도시된 제2 선택부(113B)는 제2 선택회로(C2)를 포함할 수 있다. 제1 선택회로(C1) 및 제2 선택회로(C2) 각각은 2이상의 제1 도전라인들에 공유될 수 있다. 이하, 제1 선택회로(C1) 및 제2 선택회로(C2) 각각이 그에 대응하는 2개의 제1 도전라인들에 공유되는 실시 예를 설명하겠으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제1 선택회로(C1) 및 제2 선택회로(C2) 각각은 3이상의 제1 도전라인들에 공유될 수 있다.
일 실시 예로서, 제1 선택회로(C1) 및 제2 선택회로(C2) 각각은 그에 대응하는 한 쌍의 제1 도전라인들에 공유될 수 있다. 예를 들어, 제1 선택회로(C1)는 제1 데크-제1 도전라인(LA1)과 제3 데크-제1 도전라인(LA3)의 한 쌍에 공유될 수 있고, 제2 선택회로(C2)는 제2 데크-제1 도전라인(LA2)과 제4 데크-제1 도전라인(LA4)의 한 쌍에 공유될 수 있다.
제1 선택회로(C1) 및 제2 선택회로(C2) 각각은 그에 연결된 제1 도전라인들의 디스차지 동작들을 공통으로 제어하는 디스차지 회로와 그에 연결된 제1 도전라인들의 선택동작들을 개별적으로 제어하는 선택 트랜지스터들을 포함할 수 있다. 일 실시 예로서, 제1 선택회로(C1)는 제1 디스차지 회로(DIS1)와 제1 및 제2 선택 트랜지스터들(N11, N12)을 포함할 수 있고, 제2 선택회로(C2)는 제2 디스차지 회로(DIS2)와 제3 및 제4 선택 트랜지스터들(N21, N22)을 포함할 수 있다.
제1 디스차지 회로(DIS1)는 제1 데크-제1 도전라인(LA1)의 디스차지동작과 제3 데크-제1 도전라인(LA3)의 디스차지 동작을 공통으로 제어하도록 구성될 수 있다. 제1 디스차지 회로(DIS1)는 제1 선택 트랜지스터(N11) 및 제2 선택 트랜지스터(N12) 사이에 연결될 수 있다. 제1 디스차지 회로(DIS1)는 하나의 제1 게이트 신호(G1)에 응답하여 제1 데크-제1 도전라인(LA1)과 제3 데크-제1 도전라인(LA3)에 비선택전압(VUS)을 인가할 수 있다. 이를 위해, 제1 디스차지 회로(DIS1)는, 게이트를 서로 공유하고, 소스를 서로 공유하도록 구성된 제1 디스차지 트랜지스터(P11) 및 제2 디스차지 트랜지스터(P12)를 포함할 수 있다. 제1 데크-제1 도전라인(LA1)과 제3 데크-제1 도전라인(LA3)에 비선택전압(VUS)이 인가되면, 제1 데크-제1 도전라인(LA1)과 제3 데크-제1 도전라인(LA3)은 디스차지될 수 있다.
제1 선택 트랜지스터(N11)의 드레인, 제1 디스차지 트랜지스터(P11)의 드레인 및 제1 데크-제1 도전라인(LA1)에 연결된 제1 수직연결구조(121)는 서로 연결될 수 있다. 제2 선택 트랜지스터(N12)의 드레인, 제2 디스차지 트랜지스터(P12)의 드레인 및 제3 데크-제1 도전라인(LA3)에 연결된 제3 수직연결구조(123)는 서로 연결될 수 있다.
제2 디스차지 회로(DIS2)는 제2 데크-제1 도전라인(LA2)의 디스차지동작과 제4 데크-제1 도전라인(LA4)의 디스차지 동작을 공통으로 제어하도록 구성될 수 있다. 제2 디스차지 회로(DIS2)는 제3 선택 트랜지스터(N21) 및 제4 선택 트랜지스터(N22) 사이에 연결될 수 있다. 제2 디스차지 회로(DIS2)는 하나의 제2 게이트 신호(G2)에 응답하여 제2 데크-제1 도전라인(LA2)과 제4 데크-제1 도전라인(LA4)에 비선택전압(VUS)을 인가할 수 있다. 이를 위해, 제2 디스차지 회로(DIS2)는 게이트를 서로 공유하고, 소스를 서로 공유하도록 구성된 제3 디스차지 트랜지스터(P21) 및 제4 디스차지 트랜지스터(P22)를 포함할 수 있다. 제2 데크-제1 도전라인(LA2)과 제4 데크-제1 도전라인(LA4)에 비선택전압(VUS)이 인가되면, 제2 데크-제1 도전라인(LA2)과 제4 데크-제1 도전라인(LA4)은 디스차지될 수 있다.
제3 선택 트랜지스터(N21)의 드레인, 제3 디스차지 트랜지스터(P21)의 드레인 및 제2 데크-제1 도전라인(LA2)에 연결된 제2 수직연결구조(122)는 서로 연결될 수 있다. 제4 선택 트랜지스터(N22)의 드레인, 제4 디스차지 트랜지스터(P22)의 드레인 및 제4 데크-제1 도전라인(LA4)에 연결된 제4 수직연결구조(124)는 서로 연결될 수 있다.
상술한 제1 내지 제4 선택 트랜지스터들(N11, N12, N21, N22)과 제1 내지 제4 디스차지 트랜지스터들(P11, P12, P21, P22) 각각은 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성될 수 있다. 예를 들어, 제1 내지 제4 선택 트랜지스터들(N11, N12, N21, N22)은 NMOS트랜지스터로 구성되고, 제1 내지 제4 디스차지 트랜지스터들(P11, P12, P21, P22) 각각은 PMOS트랜지스터로 구성될 수 있다.
도 5는 수직방향(Ⅲ)으로 적층된 제1 도전라인들(LA1 내지 LA4) 중 홀수번째 제1 도전라인들(LA1 및 LA3)이 디스차지 회로를 공유하고, 짝수번째 제1 도전라인들(LA2 및 LA4)이 디스차지 회로를 공유하는 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 수직방향(Ⅲ)으로 적층된 제1 도전라인들(LA1 내지 LA4) 중 홀수번째 제1 도전라인과 짝수번째 제1 도전라인이 디스차지 회로를 공유할 수 있다.
도 6은 도 5에 도시된 메모리 장치의 선택동작 및 디스차지 동작을 나타내는 도면이다.
도 5를 참조하여 상술한 비선택전압(VUS)은 디스차지를 위한 전압일 수 있다. 이하, 비선택전압(VUS)으로서 0V가 인가되는 경우를 예로 들어 설명한다.
메모리 셀들은 제1 도전라인들(LA1 내지 LA4)의 동작들과 제2 도전라인들(LB1, LB2)의 동작들에 연관되어 선택된 셀(MCsel), 및 제1 내지 제5 비선택된 셀들(MCus1 내지 MCus5)로 구분될 수 있다. 선택된 셀(MCsel)은 선택된 제1 도전라인과 선택된 제2 도전라인에 연결된 메모리 셀로 정의될 수 있다. 제1 비선택된 셀(MCus1)은, 비선택되고 디스차지회로로부터 0V의 전압을 인가받은 제1 도전라인과 비선택된 제2 도전라인에 연결된 메모리 셀로 정의될 수 있다. 제2 비선택된 셀(MCus2)은, 비선택되고 디스차지회로로부터 0V의 전압을 인가받은 제1 도전라인과 선택된 제2 도전라인에 연결된 메모리 셀로 정의될 수 있다. 제3 비선택된 셀(MCus3)은, 비선택되고 디스차지회로로부터 플로팅된 제1 도전라인과 비선택된 제2 도전라인에 연결된 메모리 셀로 정의될 수 있다. 제4 비선택된 셀(MCus4)은, 비선택되고 디스차지회로로부터 플로팅된 제1 도전라인과 선택된 제2 도전라인에 연결된 메모리 셀로 정의될 수 있다. 제5 비선택된 셀(MCus5)은, 선택된 제1 도전라인과 비선택된 제2 도전라인에 연결된 메모리 셀로 정의될 수 있다.
도 6은 제1 도전라인들(LA1 내지 LA4) 중 제1 데크-제1 도전라인(LA1)이 선택되고, 제2 데크-제1 도전라인(LA2), 제3 데크-제1 도전라인(LA3), 및 제4 데크-제1 도전라인(LA4)이 비선택된 경우를 나타낸다. 또한, 도 6은 다수의 쌍들을 구성하는 하부 제2 도전라인들(LB1) 및 상부 제2 도전라인들(LB2) 중 한 쌍이 선택되고, 나머지 쌍들이 비선택된 경우를 나타낸다.
제1 데크-제1 도전라인(LA1)은 제1 선택 트랜지스터(N11)의 턴-온에 의해 선택되어 제1 선택 전압(Va)을 인가받을 수 있다. 제2 데크-제1 도전라인(LA2), 제3 데크-제1 도전라인(LA3), 및 제4 데크-제1 도전라인(LA4)은 제2 내지 제3 선택 트랜지스터들(N12, N21, N22) 각각의 턴-오프에 의해 비선택될 수 있다.
비선택된 제2 데크-제1 도전라인(LA2) 및 비선택된 제4 데크-제1 도전라인(LA4)은 제1 디스차지 회로(DIS1)와 구분되어 동작하는 제2 디스차지 회로(DIS2)에 의해 0V로 디스차지 될 수 있다. 제2 디스차지 회로(DIS2)의 제3 및 제4 디스차지 트랜지스터들(P21, P22)은 게이트 및 소스를 공유하므로 동시에 턴-온되어 0V의 전압을 비선택된 제2 데크-제1 도전라인(LA2) 및 비선택된 제4 데크-제1 도전라인(LA4)에 각각 전송할 수 있다.
선택된 제1 데크-제1 도전라인(LA1)에 연결된 제1 디스차지 회로(DIS1)를 공유하는 비선택된 제3 데크-제1 도전라인(LA3)은 턴-오프된 제1 디스차지 회로(DIS1)의 소스로부터 플로팅될 수 있다.
선택된 하부 제2 도전라인(LB1) 및 상부 제2 도전라인(LB2)에 제2 선택전압(Vb)이 인가될 수 있고, 비선택된 하부 제2 도전라인들(LB1) 및 상부 제2 도전라인들(LB2)에 0V의 전압이 인가될 수 있다.
제1 선택전압(Va)과 제2 선택전압(Vb) 각각은 메모리 셀들 각각의 문턱전압보다 낮게 설정될 수 있다. 제1 선택전압(Va) 및 제2 선택전압(Vb) 중 하나는 양의 레벨로 설정되고, 나머지 하나는 음의 레벨로 설정될 수 있다. 예를 들어, 제1 선택전압(Va)은 양의 레벨로 설정될 수 있고, 제2 선택전압(Vb)은 음의 레벨로 설정될 수 있다. 제1 선택전압(Va)과 제2 선택전압(Vb)을 인가받은 선택된 셀(MCsel)은 제1 선택전압(Va)과 제2 선택전압(Vb) 사이의 전압차에 의해 쓰기 동작이 수행할 수 있다. 이를 위해, 제1 선택전압(Va)과 제2 선택전압(Vb) 사이의 전압차는 메모리 셀들 각각의 문턱전압 이상일 수 있다.
비선택된 제3 데크-제1 도전라인(LA3)은 이전에 0V로 디스차지된 상태에서 제1 디스차지 회로(DIS1)의 턴-오프 및 제2 선택 트랜지스터(N12)의 턴-오프에 의해 플로팅될 수 있다. 플로팅된 제3 데크-제1 도전라인(LA3)에 연결된 제4 비선택된 셀(MCus4)에 문턱전압보다 낮은 제2 선택전압(Vb)이 인가되므로 제4 비선택된 셀(MCus4)의 선택이 금지될 수 있다.
상기에서 플로팅 상태의 비선택된 제1 도전라인은 다른 메모리 셀을 선택하기 위한 동작을 수행하기 전, 디스차지될 수 있다. 플로팅 상태의 비선택된 제1 도전라인은 절연막 또는 0V가 인가되는 비선택된 제1 도전라인에 의해 선택된 제1 도전라인으로부터 쉴딩될 수 있다.
상술한 바와 같이, 선택 트랜지스터들에 의해 개별적으로 제어가능한 2이상의 제1 도전라인들을 하나의 디스차지회로를 공유하도록 구성함으로써 주변회로의 라우팅 배선들을 줄일 수 있고, 주변회로가 차지하는 면적을 줄일 수 있다.
도 7a 및 도 7b는 3차원 메모리 셀 어레이의 다양한 실시 예들을 나타내는 블록도이다.
도 7a 및 도 7b를 참조하면, 3차원 메모리 셀 어레이는 도 4에 도시된 4-DECK구조 이외에 2층 이상의 데크들을 포함하는 다양한 멀티-데크 구조로 구현될 수 있다. 예를 들어, 도 7a에 도시된 바와 같이, 수직방향으로 배열된 제1 데크(DECK1) 및 제2 데크(DECK2)를 통해 3차원 메모리 셀 어레이가 구현되거나, 도 7b에 도시된 바와 같이 수직방향으로 배열된 5층 이상의 다수의 데크들(DECK1 내지 DECKn)을 포함할 수 있다.
도 8은 2차원 메모리 셀 어레이(250)를 포함하는 메모리 장치(200)에 대한 일 실시 예를 나타내는 도면이다.
도 8에 도시된 메모리 장치(200)는 도 1에 도시된 메모리 장치(30)로 이용되거나, 도 2에 도시된 메모리 장치로 이용될 수 있다. 도 8에 도시된 메모리 장치(200)의 2차원 메모리 셀 어레이(250)는 도 3a 및 도 3b를 참조하여 상술한 크로스-포인트 어레이 및 메모리 셀들(MC)을 포함할 수 있다.
도 8을 참조하면, 메모리 장치(200)는 서로 교차되는 방향으로 연장된 제1 도전라인들(La1 내지 La6) 및 제2 도전라인들(Lb1 내지 Lb6)을 포함할 수 있다. 메모리 셀들(MC)은 제1 도전라인들(La1 내지 La6) 및 제2 도전라인들(Lb1 내지 Lb6)의 교차부들에 배치될 수 있다. 일 실시 예로서, 제1 도전라인들(La1 내지 La6)은 워드라인들로서 이용될 수 있고, 제2 도전라인들(Lb1 내지 Lb6)은 비트라인들로서 이용될 수 있다. 다른 실시 예로서, 제1 도전라인들(La1 내지 La6)은 비트라인들로서 이용될 수 있고, 제2 도전라인들(Lb1 내지 Lb6)은 워드라인들로서 이용될 수 있다.
제1 도전라인들(La1 내지 La6)은 제1 방향(I)으로 연장되고, 제1 방향(I)에 교차되는 제2 방향(Ⅱ)으로 서로 이격될 수 있다. 제2 도전라인들(Lb1 내지 Lb6)은 제2 방향(Ⅱ)으로 연장되고, 제1 방향(I)으로 서로 이격될 수 있다.
제1 도전라인들(La1 내지 La6)은 제1 선택부(211)에 연결될 수 있고, 제2 도전라인들(Lb1 내지 Lb6)은 제2 선택부(213)에 연결될 수 있다. 제1 선택부(211) 및 제2 선택부(213) 중 하나는 도 2를 참조하여 상술한 로우선택부(41)일 수 있고, 나머지 하나는 도 2를 참조하여 상술한 컬럼선택부(43)일 수 있다. 제1 선택부(211) 또는 제2 선택부(213) 중 적어도 하나는 도 5를 참조하여 상술한 구조의 제1 및 제2 선택회로들(C1 및 C2)과 유사한 구성의 선택회로들을 포함할 수 있다.
일 실시 예로서, 제1 선택부(211)는 제1 도전라인들(La1 내지 La6)에 각각 연결된 제1 선택 트랜지스터들(NA) 및 제1 디스차지회로들(DISA)을 포함할 수 있다. 제1 디스차지회로들(DISA) 각각은 그에 대응하는 게이트 신호에 응답하여 2이상의 제1 도전라인들을 디스차지시키도록 구성될 수 있다. 예를 들어, 제1 도전라인들(La1 내지 La6)은 다수의 쌍들로 구분될 수 있고, 이에 대응하여 제1 선택 트랜지스터들(NA)은 다수의 쌍들로 구분될 수 있다. 이 경우, 제1 디스차지회로들(DISA) 각각은 그에 대응하는 게이트 신호에 응답하여 제1 도전라인들(La1 내지 La6) 중 그에 대응하는 한 쌍을 디스차지시키도록 구성될 수 있다. 이를 위해, 제1 디스차지회로들(DISA) 각각은 직렬로 연결된 제1 디스차지 트랜지스터(PA1) 및 제2 디스차지 트랜지스터(PA2)를 포함할 수 있다. 제1 디스차지 트랜지스터(PA1) 및 제2 디스차지 트랜지스터(PA2)는 제1 선택 트랜지스터들(NA) 중 그에 대응하는 한 쌍에 연결될 수 있다. 제1 디스차지 트랜지스터(PA1) 및 제2 디스차지 트랜지스터(PA2)는 게이트를 서로 공유하고 소스를 서로 공유할 수 있다.
일 실시 예로서, 제2 선택부(213)는 제2 도전라인들(Lb1 내지 Lb6)에 각각 연결된 제2 선택 트랜지스터들(NB) 및 제2 디스차지회로들(DISB)을 포함할 수 있다. 제2 디스차지회로들(DISB) 각각은 그에 대응하는 게이트 신호에 응답하여 2이상의 제2 도전라인들을 디스차지시키도록 구성될 수 있다. 예를 들어, 제2 도전라인들(Lb1 내지 Lb6)은 다수의 쌍들로 구분될 수 있고, 이에 대응하여 제2 선택 트랜지스터들(NB)은 다수의 쌍들로 구분될 수 있다. 이 경우, 제2 디스차지회로들(DISB) 각각은 그에 대응하는 게이트 신호에 응답하여 제2 도전라인들(Lb1 내지 Lb6) 중 그에 대응하는 한 쌍을 디스차지시키도록 구성될 수 있다. 이를 위해, 제2 디스차지회로들(DISB) 각각은 직렬로 연결된 제3 디스차지 트랜지스터(PB1) 및 제4 디스차지 트랜지스터(PB2)를 포함할 수 있다. 제3 디스차지 트랜지스터(PB1) 및 제4 디스차지 트랜지스터(PB2)는 제2 선택 트랜지스터들(NB) 중 그에 대응하는 한 쌍에 연결될 수 있다. 제3 디스차지 트랜지스터(PB1) 및 제4 디스차지 트랜지스터(PB2)는 게이트를 서로 공유하고 소스를 서로 공유할 수 있다.
상술한 제1 도전라인들(La1 내지 La6)의 선택동작들은 제1 선택 트랜지스터들(NA)의 온/오프에 의해 제어될 수 있고, 제2 도전라인들(Lb1 내지 Lb6)의 선택동작들은 제2 선택 트랜지스터들(NB)의 온/오프에 의해 제어될 수 있다.
도 9 및 도 10은 본 발명의 다양한 실시 예들에 따른 메모리 시스템을 나타내는 블록도들이다.
도 9를 참조하면, 메모리 시스템(1000)은 메모리 장치(1200) 및 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 메모리 셀 어레이에 포함된 2이상의 도전라인들의 디스차지 동작을 동일한 게이트 신호에 의해 제어하는 디스차지 회로를 포함할 수 있다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결된다. 호스트로부터의 요청에 응답하여, 컨트롤러(1100)는 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기동작 및 쓰기동작, 그리고 배경(background) 동작을 제어하도록 구성된다.
컨트롤러(1100)는 메모리 장치(1200) 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 메모리 장치(1200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다.
램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 메모리 장치(1200) 및 호스트 사이의 캐시 메모리, 그리고 메모리 장치(1200) 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 프로그램 동작 시 호스트로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 프로토콜은 PCI(Peripheral Component Interconnect) 프로토콜, PCI-E(Peripheral Component Interconnect - Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, PATA(Parallel ATA) 프로토콜, SCSI(Small computer small interface) 프로토콜, SAS(Serial attached SCSI) 프로토콜, USB(Universal Serial Bus) 프로토콜, MMC(Multi-Media Card) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜 등과 같은 프로토콜들 중 하나일 수 있다.
메모리 인터페이스(1140)는 메모리 장치(1200)와 인터페이싱한다. 예를 들면, 메모리 인터페이스(1140)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 메모리 장치(1200)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기전압을 조절하고, 읽기동작을 수행하도록 메모리 장치(1200)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록(1150)은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 메모리 장치(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 메모리 장치(1200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 메모리 장치(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 메모리 장치(1200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 메모리 장치에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 전자장치의 다양한 구성 요소들 중 하나로 제공된다. 전자장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크 스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable)컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나일 수 있다.
예시적인 실시 예로서, 메모리 장치(1200) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1200) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 10을 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
다수의 그룹들은 각각 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신할 수 있다. 각 반도체 메모리 칩은 도 9를 참조하여 설명된 메모리 장치(1200)로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 9를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 11은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결될 수 있다. 이와는 다르게, 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이 때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 11는 도 10을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 예시하고 있다. 그러나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 컴퓨팅 시스템(3000)의 메모리 시스템(2000)은 도 9를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 9 및 도 10을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
LA1 내지 LA4, La1 내지 La6: 제1 도전라인
LB1, LB2, Lb1 내지 Lb6: 제2 도전라인
MC, MC1 내지 MC4: 메모리 셀
N11, N12, N21, N22, NA, NB: 선택 트랜지스터
DIS1, DIS2, DISA, DISB: 디스차지회로
P11, P12, P21, P22, PA1, PA2, PB1, PB2: 디스차지 트랜지스터
DECK1 내지 DECKn: 데크

Claims (17)

  1. 제1 데크-제1 도전라인에 연결된 제1 메모리 셀을 포함하는 제1 데크;
    상기 제1 데크 상에 배치되고, 제2 데크-제1 도전라인에 연결된 제2 메모리 셀을 포함하는 제2 데크;
    상기 제2 데크 상에 배치되고, 제3 데크-제1 도전라인에 연결된 제3 메모리 셀을 포함하는 제3 데크;
    상기 제3 데크 상에 배치되고, 제4-데크-제1 도전라인에 연결된 제4 메모리 셀을 포함하는 제4 데크;
    상기 제1 데크-제1 도전라인 및 상기 제3 데크-제1 도전라인에 각각 연결된 제1 및 제2 선택 트랜지스터들 및 상기 제1 및 제2 선택 트랜지스터들에 공통으로 연결된 제1 디스차지회로를 포함하는 제1 선택회로; 및
    상기 제2 데크-제1 도전라인 및 상기 제4 데크-제1 도전라인에 각각 연결된 제3 및 제4 선택 트랜지스터들 및 상기 제3 및 제4 선택 트랜지스터들에 공통으로 연결된 제2 디스차지 회로를 포함하는 제2 선택회로를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 디스차지 회로는 게이트를 서로 공유하고 소스를 서로 공유하도록 구성된 제1 디스차지 트랜지스터와 제2 디스차지 트랜지스터를 포함하고,
    상기 제2 디스차지 회로는 게이트를 서로 공유하고 소스를 서로 공유하도록 구성된 제3 디스차지 트랜지스터와 제4 디스차지 트랜지스터를 포함하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 디스차지 트랜지스터의 드레인은 상기 제1 선택 트랜지스터의 드레인에 연결되고,
    상기 제2 디스차지 트랜지스터의 드레인은 상기 제2 선택 트랜지스터의 드레인에 연결되고,
    상기 제3 디스차지 트랜지스터의 드레인은 상기 제3 선택 트랜지스터의 드레인에 연결되고,
    상기 제4 디스차지 트랜지스터의 드레인은 상기 제4 선택 트랜지스터의 드레인에 연결된 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 디스차지 트랜지스터와 상기 제1 선택 트랜지스터의 연결노드에 상기 제1 데크-제1 도전라인이 접속되고,
    상기 제2 디스차지 트랜지스터와 상기 제2 선택 트랜지스터의 연결노드에 상기 제2 데크-제1 도전라인이 접속되고,
    상기 제3 디스차지 트랜지스터와 상기 제3 선택 트랜지스터의 연결노드에 상기 제3 데크-제1 도전라인이 접속되고,
    상기 제4 디스차지 트랜지스터와 상기 제4 선택 트랜지스터의 연결노드에 상기 제4 데크-제1 도전라인이 접속된 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 메모리 셀과 상기 제2 메모리 셀에 공통으로 연결되고, 상기 제1 내지 제4 데크-제1 도전라인들에 교차되는 방향으로 연장된 하부 제2 도전라인; 및
    상기 제3 메모리 셀과 상기 제4 메모리 셀에 공통으로 연결되고, 상기 제1 내지 제4 데크-제1 도전라인들에 교차되는 방향으로 연장된 상부 제2 도전라인을 더 포함하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 하부 제2 도전라인과 상기 상부 제2 도전라인은 서로 연결된 메모리 장치.
  7. 제1 방향으로 연장된 제1 데크-제1 도전라인과 상기 제1 방향에 교차되는 제2 방향으로 연장된 하부 제2 도전라인에 연결된 제1 메모리 셀을 포함하는 제1 데크;
    상기 제1 데크 상에 배치되고, 상기 하부 제2 도전라인과 상기 제1 방향으로 연장된 제2 데크-제1 도전라인에 연결된 제2 메모리 셀을 포함하는 제2 데크;
    상기 제2 데크 상에 배치되고, 상기 제1 방향으로 연장된 제3 데크-제1 도전라인과 상기 제2 방향으로 연장된 상부 제2 도전라인에 연결된 제3 메모리 셀을 포함하는 제3 데크;
    상기 제3 데크 상에 배치되고, 상기 상부 제2 도전라인과 상기 제1 방향으로 연장된 제4 데크-제1 도전라인에 연결된 제4 메모리 셀을 포함하는 제4 데크;
    상기 제1 데크-제1 도전라인의 디스차지 동작과 상기 제3 데크-제1 도전라인의 디스차지 동작을 공통으로 제어하고, 상기 제1 데크-제1 도전라인의 선택동작과 상기 제3 데크-제1 도전라인의 선택동작을 개별적으로 제어하도록 구성된 제1 선택회로; 및
    상기 제2 데크-제1 도전라인의 디스차지 동작과 상기 제4 데크-제1 도전라인의 디스차지 동작을 공통으로 제어하고, 상기 제2 데크-제1 도전라인의 선택동작과 상기 제4 데크-제1 도전라인의 선택동작을 개별적으로 제어하도록 구성된 제2 선택회로를 포함하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 선택회로는 상기 제1 데크-제1 도전라인에 연결된 제1 선택 트랜지스터, 상기 제2 데크-제1 도전라인에 연결된 제2 선택 트랜지스터, 및 상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터 사이에 연결되고, 상기 제1 데크-제1 도전라인과 상기 제2 데크-제1 도전라인을 디스차지시키는 제1 디스차지 회로를 포함하고,
    상기 제2 선택회로는 상기 제2 데크-제1 도전라인에 연결된 제3 선택 트랜지스터, 상기 제4 데크-제1 도전라인에 연결된 제4 선택 트랜지스터, 및 상기 제3 선택 트랜지스터와 상기 제4 선택 트랜지스터 사이에 연결되고, 상기 제2 데크-제1 도전라인과 상기 제4 데크-제1 도전라인을 디스차지시키는 제2 디스차지 회로를 포함하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 디스차지 회로는 게이트를 서로 공유하고 소스를 서로 공유하도록 구성된 제1 디스차지 트랜지스터와 제2 디스차지 트랜지스터를 포함하고,
    상기 제2 디스차지 회로는 게이트를 서로 공유하고 소스를 서로 공유하도록 구성된 제3 디스차지 트랜지스터와 제4 디스차지 트랜지스터를 포함하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 선택 트랜지스터의 드레인, 상기 제1 디스차지 트랜지스터의 드레인 및 상기 제1 데크-제1 도전라인은 서로 연결되고,
    상기 제2 선택 트랜지스터의 드레인, 상기 제2 디스차지 트랜지스터의 드레인 및 상기 제2 데크-제1 도전라인은 서로 연결되고,
    상기 제3 선택 트랜지스터의 드레인, 상기 제3 디스차지 트랜지스터의 드레인 및 상기 제3 데크-제1 도전라인은 서로 연결되고,
    상기 제4 선택 트랜지스터의 드레인, 상기 제4 디스차지 트랜지스터의 드레인 및 상기 제4 데크-제1 도전라인은 서로 연결된 메모리 장치.
  11. 제 7 항에 있어서,
    상기 하부 제2 도전라인과 상기 상부 제2 도전라인은 서로 연결된 메모리 장치.
  12. 제1 방향으로 연장된 제1 도전라인들;
    상기 제1 방향에 교차되는 제2 방향으로 연장된 제2 도전라인들;
    상기 제1 도전라인들과 상기 제2 도전라인들의 교차부들에 형성된 다수의 메모리 셀들;
    상기 제1 도전라인들에 각각 연결되고 다수의 그룹들을 구성하는 제1 선택 트랜지스터들;
    상기 제1 선택 트랜지스터들의 상기 그룹들에 각각 연결되고, 각각이 하나의 게이트 신호에 응답하여 상기 제1 도전라인들 중 그에 대응하는 그룹을 디스차지시키도록 구성된 제1 디스차지 회로들을 포함하고,
    상기 제1 디스차지 회로들에 각각 대응되는 상기 제1 선택 트랜지스터들의 상기 그룹들 각각은 상기 제1 선택 트랜지스터들 중 2개 이상을 포함하는 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제1 디스차지 회로들 각각은 2개 이상의 디스차지 트랜지스터들을 포함하고,
    상기 2개 이상의 디스차지 트랜지스터들은 게이트를 서로 공유하고, 소스를 서로 공유하고, 서로 다른 제1 도전라인들에 연결되고, 서로 다른 제1 선택 트랜지스터들에 연결된 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제1 도전라인들은 상기 제1 방향 및 상기 제2 방향으로 연장된 평면에 수직 교차하는 수직방향으로 적층되고,
    상기 제2 도전라인들은 상기 수직방향으로 서로 이웃한 제1 도전라인들 사이에 배치되고, 서로 연결된 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제1 도전라인들은 상기 제2 방향으로 배열되고,
    상기 제2 도전라인들은 상기 제1 방향으로 배열된 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제2 도전라인들에 각각 연결되고, 다수의 그룹들을 구성하는 제2 선택 트랜지스터들;
    상기 제2 선택 트랜지스터들의 상기 그룹들에 각각 연결되고, 각각이 하나의 게이트 신호에 응답하여 상기 제2 도전라인들 중 그에 대응하는 그룹을 디스차지시키도록 구성된 제2 디스차지 회로들을 포함하고,
    상기 제2 디스차지 회로들에 각각 대응되는 상기 제2 선택 트랜지스터들의 상기 그룹들 각각은 상기 제2 선택 트랜지스터들 중 2개 이상을 포함하는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제2 디스차지 회로들 각각은 2개 이상의 디스차지 트랜지스터들을 포함하고,
    상기 2개 이상의 디스차지 트랜지스터들은 게이트를 서로 공유하고, 소스를 서로 공유하고, 서로 다른 제2 도전라인들에 연결되고, 서로 다른 제2 선택 트랜지스터들에 연결된 메모리 장치.
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