JP5066211B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関する。

抵抗変化メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、電圧によって抵抗が変化する材料を用いた不揮発性半導体メモリであり、フラッシュメモリの後継として注目されている。

このＲｅＲＡＭにおいて、非選択ワードラインには非選択状態にするための電圧が供給され、選択ワードラインには選択状態にするための電圧が供給される。また、非選択ビットラインには非選択状態にするための電圧が供給され、選択ビットラインには選択状態にするための電圧が供給される。

特許文献１には、不揮発性メモリ装置（ＲｅＲＡＭ）において、ワード線とビット線とを選択してそれらの交点にあるメモリセルに書き込みを行う場合に、全ワード線及び全ビット線を電源電圧まで予備充電した後、書き込みのタイミングで、選択ワード線及び非選択ビット線に電源電圧より高い所定の電圧まで充電するとともに非選択ワード線及び選択ビット線を接地電圧に放電することが記載されている。これにより、特許文献１によれば、書き込みのタイミングにおいて、選択ワード線及び非選択ビット線の高速な充電が可能になるとされている。

一方、ＲｅＲＡＭの動作（動作モード）としては、初期動作時にメモリセル内の可変抵抗素子を低抵抗状態に形成するフォーミング動作、可変抵抗素子を高抵抗状態から低抵抗状態に切替えるセット動作、可変抵抗素子を低抵抗状態から高抵抗状態に切り替えるリセット動作、メモリセルがセット状態かあるいはリセット状態かを確認するリード動作がある。ＲｅＲＡＭでは、供給する電源電圧レベルの設定、コンプライアンス電流（メモリセルに供給可能な許容電流）の設定、動作時間等を調整することにより前述の動作（動作モード）の切替えを実現している。

特許文献１には、メモリセルを低抵抗状態から高抵抗状態に遷移させる「狭義の書き込み」の場合だけでなく、メモリセルを高抵抗状態から低抵抗状態に遷移させる「消去」の場合にも、書き込み（狭義の書き込み又は消去）のタイミングで、非選択ワード線及び選択ビット線を接地電圧に放電することが記載されている。

このように、動作モードに関わらず非選択ワードライン及び選択ビットラインを接地電圧に放電すると、選択ワードラインと選択ビットラインとの交差する位置に配されたメモリセルへのストレスの印加が要求される動作モード（例えばフォーミング動作、セット動作など）において、メモリセルに十分なストレスが印加されない。これにより、メモリセルが十分に低抵抗な状態へ切り替わらないことがある。

また、動作モードに関わらず非選択ワードライン及び選択ビットラインを接地電圧に放電すると、選択ワードラインと選択ビットラインとの交差する位置に配されたメモリセルへのストレスの印加が要求されない動作モード（例えばリード動作、リセット動作など）において、メモリセルに過剰なストレスが印加される。これにより、メモリセルが誤って低抵抗状態に切替わってしまうことがあるので、メモリセルが誤情報を保持する可能性がある。

特開２００８−２８７８２７号公報

本発明は、メモリセルへ動作モードに応じた適切なストレスを印加することができる不揮発性半導体記憶装置を提供することを目的とする。

本願発明の一態様によれば、複数の動作モードを有する不揮発性半導体記憶装置であって、複数の第１のラインと、前記複数の第１のラインと交差する複数の第２のラインと、可変抵抗素子と前記可変抵抗素子に直列に接続された整流素子とをそれぞれ有し、前記複数の第１のラインと前記複数の第２のラインとが交差する位置に配された複数のメモリセルと、前記複数の第１のラインのうち選択すべき第１のラインを第１の選択電圧に充電する第１の選択部と、前記複数の第２のラインのうち選択すべき第２のラインを非選択電圧に充電し、前記選択すべき第１のラインが前記第１の選択部により前記第１の選択電圧に充電された後に、前記選択すべき第２のラインを第２の選択電圧に放電する第２の選択部とを備え、前記第２の選択部は、前記複数の動作モードのうち前記不揮発性半導体記憶装置の動作している動作モードに応じて、前記選択すべき第２のラインを放電すべき前記第２の選択電圧のレベルと、前記選択すべき第２のラインを放電する際の時定数との少なくとも一方を調整することを特徴とする不揮発性半導体記憶装置が提供される。

また、本願発明の一態様によれば、複数の動作モードを有する不揮発性半導体記憶装置であって、複数の第１のラインと、前記複数の第１のラインと交差する複数の第２のラインと、可変抵抗素子と前記可変抵抗素子に直列に接続された整流素子とをそれぞれ有し、前記複数の第１のラインと前記複数の第２のラインとが交差する位置に配された複数のメモリセルと、前記複数の第１のラインのうち選択すべき第１のラインを第１の選択電圧に充電する第１の選択部と、前記複数の動作モードのうち前記不揮発性半導体記憶装置の動作している動作モードに応じて、前記複数の第２のラインのうち選択すべき第２のラインを選択するための動作を、第１の動作と第２の動作との間で切り替えて行う第２の選択部とを備え、前記第１の動作では、前記第２の選択部が、前記選択すべき第２のラインを非選択電圧に充電し、前記選択すべき第１のラインが前記第１の選択部により前記第１の選択電圧に充電された後に、前記第２の選択部が、前記選択すべき第２のラインを第２の選択電圧に放電し、前記第２の動作では、前記選択すべき第１のラインが前記第１の選択部により前記第１の選択電圧に充電される前に、前記第２の選択部が、前記複数の第２のラインのうち選択すべき第２のラインをフローティング状態にすることを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、メモリセルへ動作モードに応じた適切なストレスを印加することができる。

第１の実施の形態にかかる不揮発性半導体記憶装置の構成を示す図。 第１の実施の形態におけるレギュレータ回路の構成を示す図。 第１の実施の形態にかかる不揮発性半導体記憶装置の動作を示す波形図。 第２の実施の形態におけるレギュレータ回路の構成を示す図。 第２の実施の形態にかかる不揮発性半導体記憶装置の動作を示す波形図。 第２の実施の形態の変形例におけるレギュレータ回路の構成を示す図。 第３の実施の形態におけるレギュレータ回路の構成を示す図。 第３の実施の形態にかかる不揮発性半導体記憶装置の動作を示す波形図。

以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
第１の実施の形態にかかる不揮発性半導体記憶装置１の構成について図１を用いて説明する。

不揮発性半導体記憶装置１は、複数のワードライン（複数の第２のライン）ＷＬ〈０〉〜ＷＬ〈２〉、複数のビットライン（複数の第１のライン）ＢＬ〈０〉〜ＢＬ〈２〉、複数のメモリセルＭＣ〈０，０〉〜ＭＣ〈２，２〉、複数の行制御回路（第２の選択部）１０、複数の列制御回路（第１の選択部）２０、及びモード制御回路（図示せず）を備える。不揮発性半導体記憶装置１は、例えば、ＲｅＲＡＭである。

複数のワードラインＷＬ〈０〉〜ＷＬ〈２〉は、複数のメモリセルＭＣ〈０，０〉〜ＭＣ〈２，２〉の間を行（ロー）に沿った方向へ延びている。

複数のビットラインＢＬ〈０〉〜ＢＬ〈２〉は、複数のメモリセルＭＣ〈０，０〉〜ＭＣ〈２，２〉の間を列（カラム）に沿った方向へ延びている。複数のビットラインＢＬ〈０〉〜ＢＬ〈２〉は、複数のワードラインＷＬ〈０〉〜ＷＬ〈２〉と交差している。

複数のメモリセルＭＣ〈０，０〉〜ＭＣ〈２，２〉は、複数のワードラインＷＬ〈０〉〜ＷＬ〈２〉と複数のビットラインＢＬ〈０〉〜ＢＬ〈２〉とが交差する位置に配されている。複数のメモリセルＭＣ〈０，０〉〜ＭＣ〈２，２〉は、行に沿った方向及び列に沿った方向に配列され、メモリセルアレイＭＡを構成している。なお、図１では、メモリセルアレイＭＡが３行×３列のメモリセルにより構成される場合が例示されている。

各メモリセルＭＣは、可変抵抗素子ＶＲとダイオード（整流素子）Ｄとを有する。可変抵抗素子ＶＲとダイオードＤとは、互いに直列に接続されている。可変抵抗素子ＶＲは、一端がワードラインＷＬに接続され、他端がダイオードＤを介してビットラインＢＬに接続されている。ダイオードＤは、カソードが可変抵抗素子ＶＲを介してワードラインＷＬに接続され、アノードがビットラインＢＬに接続されている。

なお、図１では、可変抵抗素子ＶＲがワードライン側に配されダイオードＤがビットライン側に配されたメモリセルＭＣの構成が例示されているが、可変抵抗素子ＶＲがビットライン側に配されダイオードＤがワードライン側に配された構成であってもよい。

可変抵抗素子ＶＲは、低抵抗状態を書き込み状態（例えば“０”）、高抵抗状態を消去状態（例えば“１”）としている。以下では、低抵抗状態のメモリセルＭＣを高抵抗状態にする“１”の書き込み動作を消去（或いはリセット）動作とよび、高抵抗状態のメモリセルＭＣを低抵抗状態にする“０”の書き込み動作を書き込み（或いはセット）動作と呼ぶことにする。

各ワードラインＷＬは、それぞれ対応する行の行制御回路１０に接続されている。各ビットラインＢＬは、それぞれ対応する列の列制御回路２０に接続されている。

各行制御回路１０は、ローデコーダＲＤ及びレギュレータ回路１５を有する。ローデコーダＲＤは、ＶＲＯＷ発生器１１、メインＷＬドライバ１２、ＷＬＤＶドライバ１３、及びローゲート回路１４を有している。

ＶＲＯＷ発生器１１は、コア制御信号としてのＶＲＯＷＵＰ信号からＶＲＯＷ信号を生成する。メインＷＬドライバ１２は、ローアドレス信号からＭＷＬ信号を生成する。

ＷＬＤＶドライバ１３は、コア制御信号としてのＷＬＤＶＳＥＬ信号、ＶＲＯＷ信号およびローアドレス信号からＷＬＤＶ信号を生成する。ローゲート回路１４は、ＮＯＴ回路１４ａと、Ｐチャネル型ＭＯＳＦＥＴ１４ｂと、Ｎチャネル型ＭＯＳＦＥＴ１４ｃと、Ｐチャネル型ＭＯＳＦＥＴ１４ｄとを備えている。Ｐチャネル型ＭＯＳＦＥＴ１４ｂのゲートには、ＭＷＬ信号がＮＯＴ回路１４ａを介して入力されているので、Ｐチャネル型ＭＯＳＦＥＴ１４ｂおよびＮチャネル型ＭＯＳＦＥＴ１４ｃの組と、Ｐチャネル型ＭＯＳＦＥＴ１４ｄとが、ＭＷＬ信号の論理レベルに基づいて相補的に動作する。

レギュレータ回路１５は、ＧＮＤレベルのＶＳＳを受けて、電圧ＶＳＳＲＯＷを生成しＷＬＤＶドライバ１３へ供給する。レギュレータ回路１５の内部構成は、後述する。

各列制御回路２０は、カラムデコーダＣＤを有している。カラムデコーダＣＤは、カラムデータ制御部２１と、カラムアドレスデコーダ２２と、ＶＵＢおよびＧＮＤスイッチ回路２３と、カラムゲート回路２４とを備えている。カラムデータ制御部２１は、コア制御信号としてのＢＬＳＥＬ信号およびカラムアドレス信号からＤＳＡ信号を発生する。カラムアドレスデコーダ２２は、カラムアドレス信号をデコードし、デコード結果としてのＭＢＬ信号を出力する。ＶＵＢおよびＧＮＤスイッチ回路は、ＶＲＯＷＵＰがＬであればＶＵＢＩＮにＧＮＤを供給し、ＶＲＯＷＵＰがＨであればＶＵＢを供給する。カラムゲート回路２４は、Ｐチャネル型ＭＯＳＦＥＴ２４ａとＮチャネル型ＭＯＳＦＥＴ２４ｂと、ＮＯＴ回路２４ｃと、Ｎチャネル型ＭＯＳＦＥＴ２４ｄとを備えている。Ｎチャネル型ＭＯＳＦＥＴ２４ｄのゲートには、カラムアドレスデコーダ２２の出力が、ＮＯＴ回路２４ｃを介して入力されているので、Ｐチャネル型ＭＯＳＦＥＴ２４ａおよびＮチャネル型ＭＯＳＦＥＴ２４ｄの組と、Ｎチャネル型ＭＯＳＦＥＴ２４ｂとが、カラムアドレスデコーダ２２の出力するＭＢＬ信号の論理レベルに基づいて相補的に動作する。

モード制御回路は、不揮発性半導体記憶装置１の有している複数の動作モードのうち、不揮発性半導体記憶装置１を動作させる動作モードを制御する。

すなわち、モード制御回路は、初期動作時にメモリセルＭＣ内の可変抵抗素子ＶＲを低抵抗状態にするフォーミング動作を行うための動作モードで不揮発性半導体記憶装置１を動作させる場合、ＦＯＲＭＩＮＧ信号をアクティブレベル（例えば、Ｈレベル）にして出力する。このとき、モード制御回路は、他の信号（ＳＥＴ信号、ＲＥＳＥＴ信号、ＲＥＡＤ信号）をノンアクティブレベル（例えば、Ｌレベル）にしている。

あるいは、モード制御回路は、メモリセルＭＣ内の可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に切り替えるセット動作を行うための動作モードで不揮発性半導体記憶装置１を動作させる場合、ＳＥＴ信号をアクティブレベル（例えば、Ｈレベル）にして出力する。このとき、モード制御回路は、他の信号（ＦＯＲＭＩＮＧ信号、ＲＥＳＥＴ信号、ＲＥＡＤ信号）をノンアクティブレベル（例えば、Ｌレベル）にしている。

あるいは、モード制御回路は、メモリセルＭＣ内の可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に切り替えるリセット動作を行うための動作モードで不揮発性半導体記憶装置１を動作させる場合、ＲＥＳＥＴ信号をアクティブレベル（例えば、Ｈレベル）にして出力する。このとき、モード制御回路は、他の信号（ＦＯＲＭＩＮＧ信号、ＳＥＴ信号、ＲＥＡＤ信号）をノンアクティブレベル（例えば、Ｌレベル）にしている。

あるいは、モード制御回路は、メモリセルＭＣがセット状態かあるいはリセット状態かを確認するリード動作を行うための動作モードで不揮発性半導体記憶装置１を動作させる場合、ＲＥＡＤ信号をアクティブレベル（例えば、Ｈレベル）にして出力する。このとき、モード制御回路は、他の信号（ＦＯＲＭＩＮＧ信号、ＳＥＴ信号、ＲＥＳＥＴ信号）をノンアクティブレベル（例えば、Ｌレベル）にしている。

次に、レギュレータ回路１５の内部構成について図２を用いて説明する。

レギュレータ回路１５は、ＶＳＳＲＯＷレベルの制御および供給を行うための回路１５１を有している。回路１５１は、選択ワードラインに供給すべき電圧ＶＳＳＲＯＷのレベルを制御する。具体的には、回路１５１は、電源回路（図示せず）から接地電圧ＶＳＳを受け、モード制御回路からＦＯＲＭＩＮＧ信号、ＳＥＴ信号、ＲＥＳＥＴ信号、ＲＥＡＤ信号を受ける。回路１５１は、モード制御回路から受けたＦＯＲＭＩＮＧ信号、ＳＥＴ信号、ＲＥＳＥＴ信号、ＲＥＡＤ信号のうちどの信号がアクディブレベルにあるかに応じて、不揮発性半導体記憶装置１の動作する動作モードを検知する。回路１５１は、接地電圧ＶＳＳのレベルを、検知した動作モードに応じたシフト量でシフトさせることにより、電圧ＶＳＳＲＯＷを生成して出力する。

例えば、回路１５１は、ＦＯＲＭＩＮＧ信号がアクディブレベルにある場合、接地電圧ＶＳＳのレベルをシフト量Ｖ１でシフトさせることにより、電圧値Ｖ１を有する電圧ＶＳＳＲＯＷを生成して出力する。

例えば、回路１５１は、ＳＥＴ信号がアクディブレベルにある場合、接地電圧ＶＳＳのレベルをシフト量Ｖ２（＜Ｖ１）でシフトさせることにより、電圧値Ｖ２を有する電圧ＶＳＳＲＯＷを生成して出力する。

例えば、回路１５１は、ＲＥＳＥＴ信号がアクディブレベルにある場合、接地電圧ＶＳＳのレベルをシフト量Ｖ３（＜Ｖ２）でシフトさせることにより、電圧値Ｖ３を有する電圧ＶＳＳＲＯＷを生成して出力する。

例えば、回路１５１は、ＲＥＡＤ信号がアクディブレベルにある場合、接地電圧ＶＳＳのレベルをシフト量Ｖ４（＜Ｖ３）でシフトさせることにより、電圧値Ｖ４を有する電圧ＶＳＳＲＯＷを生成して出力する。

次に、第１の実施の形態にかかる不揮発性半導体記憶装置１の動作について図３を用いて説明する。図３は、図１に示すコア制御信号（ＶＲＯＷＵＰ、ＷＬＤＶＳＥＬ、ＢＬＳＥＬ）の変化に基づくワードラインＷＬおよびビットラインＢＬの活性化／非活性化の動作波形図を示すものである。

図３では、一例として選択ビットライン（選択すべき第１のライン）ＢＬを活性化した後に選択ワードライン（選択すべき第２のライン）ＷＬを活性化するＷＬラストの波形を示している。ＶＲＯＷＵＰ信号は全ワードラインＷＬおよび全ビットラインＢＬの制御を行う信号であり、ＷＬＤＶＳＥＬ信号は選択ワードラインＷＬの制御を行う信号であり、ＢＬＳＥＬ信号は選択ビットラインＢＬの制御を行う信号である。

選択行の行制御回路１０は、図３に示すＶＲＯＷＵＰ信号及びＷＬＤＶＳＥＬ信号を受けて、選択ワードラインＷＬのレベルを図３の「選択ＷＬ」で示すレベルに制御する。

選択行の行制御回路１０は、図３に示すＶＲＯＷＵＰ信号と図示しないＬレベルに維持されたＷＬＤＶＳＥＬ信号とを受けて、非選択ワードラインＷＬのレベルを図３の「非選択ＷＬ」で示すレベルに制御する。

選択列の列制御回路２０は、図３に示すＶＲＯＷＵＰ信号及びＢＬＳＥＬ信号を受けて、選択ビットラインＢＬのレベルを図３の「選択ＢＬ」で示すレベルに制御する。

選択列の列制御回路２０は、図３に示すＶＲＯＷＵＰ信号と図示しないＬレベルに維持されたＢＬＳＥＬ信号とを受けて、非選択ビットラインＢＬのレベルを図３の「非選択ＢＬ」で示すレベルに制御する。

初期状態すなわちタイミングｔ１の直前の期間では、全てのワードラインＷＬおよびビットラインＢＬを接地（ＧＮＤ）電圧ＶＳＳとする。

タイミングｔ１では、ローアドレス信号によって全てのワードラインＷＬを選択し、ＶＲＯＷＵＰ信号をＬからＨに切り替える。

タイミングｔ２では、ＶＲＯＷＵＰ信号が（タイミングｔ１で）Ｈになったことに応じて、全ワードラインＷＬ（選択ＷＬおよび非選択ＷＬ）をダイオードＤの閾値電圧Ｖｔｈ以上の電圧（非選択電圧）ＶＵＸに設定し、全ＢＬを電圧ＶＵＢ（ＶＳＳ＜ＶＵＢ＜ＶＳＥＬ）に上昇させる。具体的には、全ワードラインＷＬを選択するローアドレス信号を与えることによって全ローデコーダ１０のメインＷＬドライバ１２から出力されるＭＷＬ信号をＬにして全ローデコーダ１０のＰチャネル型ＭＯＳＦＥＴ１４ｄによって全てのワードラインＷＬがＨになる。すなわち、複数の行制御回路１０は、全ワードラインＷＬを一括して非選択電圧ＶＵＸに充電し、複数の列制御回路２０は、全ビットラインＢＬを中間電圧ＶＵＢに充電する。

タイミングｔ３では、カラムアドレスによって所望のビットラインＢＬを選択し、ＢＬＳＥＬ信号をＬからＨに切り替える。

タイミングｔ４では、ＢＬＳＥＬ信号がＨになったことに応じて、選択ビットラインＢＬを、選択的に、ダイオードＤの閾値電圧Ｖｔｈ以上の電圧（第１の選択電圧）ＶＳＥＬに上昇させる。具体的には、所望のビットラインＢＬを選択するカラムアドレス信号を与えることによって、選択ビットラインＢＬに対応する列制御回路２０のカラムアドレスデコーダ２２から出力されるＭＢＬ信号をＬにして、Ｐチャネル型ＭＯＳＦＥＴ２４ａおよびＮチャネル型ＭＯＳＦＥＴ２４ｄをオンにする。ＢＬＳＥＬ信号がＨに切り替わると、Ｐチャネル型ＭＯＳＦＥＴ２４ａおよびＮチャネル型ＭＯＳＦＥＴ２４ｄによって選択ビットラインＢＬが選択的にＨになる。すなわち、選択列の列制御回路２０は、選択ビットラインＢＬを中間電圧ＶＵＢから選択電圧ＶＳＥＬに充電する。このとき、非選択列の列制御回路２０は、非選択ビットラインＢＬを中間電圧ＶＵＢに維持したままである。

タイミングｔ５では、ローアドレス信号によって所望のワードラインＷＬを選択し、ＷＬＤＶＳＥＬ信号をＬからＨに切り替える。

タイミングｔ６では、ＷＬＤＶＳＥＬ信号がＨになったことに応じて、選択ワードラインＷＬを選択的に電圧（第２の選択電圧）ＶＳＳＲＯＷに放電する。具体的には、所要のワードラインＷＬを選択するローアドレス信号を与えることによって、選択ワードラインＷＬに対応するローデコーダ１０のメインＷＬドライバ１２から出力されるＭＷＬ信号をＨにして選択ワードラインＷＬに対応するローデコーダ１０のＰチャネル型ＭＯＳＦＥＴ１４ｂおよびＮチャネル型ＭＯＳＦＥＴ１４ｃをオンにする。ＷＬＤＶＳＥＬがＨに切り替わるとＰチャネル型ＭＯＳＦＥＴ１４ｂおよびＮチャネル型ＭＯＳＦＥＴ１４ｃによって選択ワードラインＷＬが選択的に電圧ＶＳＳＲＯＷまで立下る。すなわち、選択行の行制御回路１０は、選択ワードラインＷＬを非選択電圧ＶＵＸから選択電圧ＶＳＳＲＯＷに放電する。このとき、非選択行の行制御回路１０は、非選択ワードラインＷＬを非選択電圧ＶＵＸに維持したままである。

この放電の際に、上記のように、レギュレータ回路１５内のＶＳＳＲＯＷレベルの制御および供給を行う回路１５１は、最もメモリセルへのストレスの印加が必要とされるフォーミング動作（第１の動作モード）において、電圧ＶＳＳＲＯＷのレベルをＶ１〜Ｖ４のうち最も低いレベルＶ４に設定する。レベルＶ４は、例えば、接地電圧ＶＳＳのレベルＶ０より高いレベルである。

回路１５１は、フォーミング動作の次にメモリセルへのストレスの印加が必要とされるセット動作（第１の動作モード）において、電圧ＶＳＳＲＯＷのレベルをＶ１〜Ｖ４のうちフォーミング動作よりも高いレベルＶ３（＞Ｖ４）に設定する。レベルＶ３は、例えば、接地電圧ＶＳＳのレベルＶ０より高いレベルである。

回路１５１は、セット動作の次にメモリセルへのストレスの印加が必要とされるリセット動作（第２の動作モード）において、電圧ＶＳＳＲＯＷのレベルをセット動作よりも高いレベルＶ２（＞３）に設定する。レベルＶ２は、例えば、接地電圧ＶＳＳのレベルＶ０より低いレベルである。

回路１５１は、メモリセルへのストレスの印加を必要としないリード動作（第２の動作モード）において、電圧ＶＳＳＲＯＷを最も高いレベルＶ１に設定する。レベルＶ１は、例えば、接地電圧ＶＳＳのレベルＶ０より低いレベルである。

このようなアクセス動作が終了すると、タイミングｔ７において、ＢＬＳＥＬ信号をＨからＬへ切り替える

タイミングｔ８では、ＢＬＳＥＬ信号がＬになったことに応じて、選択ビットラインＢＬを選択電圧ＶＳＥＬから中間電圧ＶＵＢまで下降させる。すなわち、選択列の列制御回路２０は、選択ビットラインＢＬを選択電圧ＶＳＥＬから中間電圧ＶＵＢに放電する。このとき、非選択列の列制御回路２０は、非選択ビットラインＢＬを中間電圧ＶＵＢに維持したままである。

タイミングｔ９では、ＶＲＯＷＵＰ信号をＨからＬへ切り替える。そして、タイミングｔ１０では、ＷＬＤＶＳＥＬ信号をＨからＬへ切り替える。

タイミングｔ１１では、全ワードラインＷＬおよび全ビットラインＢＬを接地電圧ＶＳＳに立ち下げる。すなわち、選択行の行制御回路１０は、選択ワードラインＷＬを選択電圧ＶＳＳＲＯＷから接地電圧ＶＳＳに放電又は充電する。非選択行の行制御回路１０は、非選択ワードラインＷＬを非選択電圧ＶＵＸから接地電圧ＶＳＳに放電する。選択列の列制御回路２０は、選択ビットラインＢＬを中間電圧ＶＵＢから接地電圧ＶＳＳに放電する。非選択列の列制御回路２０は、非選択ビットラインＢＬを非選択電圧ＶＵＢから接地電圧ＶＳＳに放電する。

このように、不揮発性半導体記憶装置１（ＲｅＲＡＭ）においては、ワードラインＷＬおよびビットラインＢＬの活性化／非活性化の際に、アクティブ（活性化）時においては、（１）全ワードラインＷＬをＬ→Ｈに切り替え、（２）選択ビットラインＢＬをＬ→Ｈに切り替え、（３）選択ワードラインＷＬをＬに切り替えるという（１）〜（３）の３段階の動作を行う。（３）の段階においては、フォーミング動作、リセット動作、セット動作、リード動作のいずれの動作モードで不揮発性半導体記憶装置１が動作しているのかを検知して、検知した動作モードに適したレベルの電圧ＶＳＳＲＯＷを選択ワードラインＷＬへ供給する。また、プリチャージ（非活性化）時は、（１’）選択ビットラインＢＬをＨ→Ｌに切り替え、（２’）非選択ワードラインＷＬをＨ→Ｌに切り替えるという（１’）及び（２’）の２段階の動作を採用している。これらの制御を用いることにより、理想的なストレスをメモリセルに印加することが可能となり、安定したメモリセルの動作を実現できる。

以上のように、第１の実施の形態によれば、複数の動作モード（フォーミング動作、リセット動作、セット動作、リード動作）のうち不揮発性半導体記憶装置１の動作している動作モードに応じて、選択ワードラインを放電すべき選択電圧（第２の選択電圧）ＶＳＳＲＯＷのレベルをその動作モードに適した値（例えば、Ｖ１〜Ｖ４のいずれかの値）に調整する。このとき、選択ビットラインは選択電圧（第１の選択電圧）ＶＳＥＬに設定されている。これにより、選択ビットラインと選択ワードラインとの交差する位置に配されたメモリセルへ、選択電圧（第２の選択電圧）ＶＳＳＲＯＷと選択電圧（第１の選択電圧）ＶＳＥＬとの差電圧を、動作モードに応じた適切なストレスとして印加することができる。このように、選択された任意のメモリセルに対し、フォーミング動作、セット動作、リセット動作、リード動作等のセルアクセス動作を、理想的なストレスを印加して行うことができる。

すなわち、複数の動作モードは、メモリセルへのストレスの印加が要求される第１の動作モード（フォーミング動作、セット動作）と、メモリセルへのストレスの印加が要求されない第２の動作モード（リセット動作、リード動作）とを含む。選択行の行制御回路１０は、第２の動作モードにおいて、第１の動作モードに比べて、選択ワードラインを放電すべき選択電圧（第２の選択電圧）ＶＳＳＲＯＷのレベルを非選択電圧ＶＵＸのレベルに近くなる（Ｖ４（又はＶ３）＜Ｖ２（又はＶ１）＜ＶＵＸ）ように調整する。これにより、メモリセルへのストレスの印加が要求される第１の動作モード（フォーミング動作、セット動作）において、メモリセルに十分なストレスを印加することができる。この結果、メモリセルを十分に低抵抗な状態へ切替えることができる。また、メモリセルへのストレスの印加が要求されない第２の動作モード（リセット動作、リード動作）において、メモリセルへの過剰なストレスの印加を抑制できる。この結果、メモリセルが誤って低抵抗状態に切替わってしまうことを低減できるので、メモリセルが誤情報を保持することを抑制できる。

なお、図１では、ビットラインＢＬに正バイアスを与えたときに、メモリセルＭＣ内のダイオードＤが順バイアスとなるメモリセル配置を示しているが、ワードラインＷＬに正バイアスを与えたときに、整流素子が順バイアスとなるメモリセル配置を採用しても良い。この場合、レギュレータ回路１５は、行制御回路１０ではなく列制御回路２０が有することになる。このとき、レギュレータ回路１５は、電圧ＶＳＳＲＯＷをカラムデコーダＣＤにおけるカラムデータ制御部２１に供給する。また、動作波形は、「選択ＷＬ」と「選択ＢＬ」とを入れ替え、「非選択ＷＬ」と「非選択ＢＬ」とを入れ替えたものに概略等しいものになる。

すなわち、複数の行制御回路（第１の選択部）１０は、複数のワードライン（複数の第１のライン）ＷＬのうち選択ワードライン（選択すべき第１のライン）ＷＬを選択電圧（第１の選択電圧）ＶＳＥＬに充電する。複数の列制御回路（第２の選択部）２０は、複数のビットライン（複数の第２のライン）のうち選択ビットライン（選択すべき第２のライン）ＢＬを非選択電圧ＶＵＸに充電し、選択ワードラインが選択行の行制御回路１０により選択電圧ＶＳＥＬに充電された後に、選択ビットラインＢＬを選択電圧（第２の選択電圧）ＶＳＳＣＯＬＵＭＮに放電する。このとき、複数の列制御回路２０は、複数の動作モードのうち不揮発性半導体記憶装置１の動作している動作モードに応じて、選択ビットラインＢＬを放電すべき選択電圧ＶＳＳＣＯＬＵＭＮのレベルを調整する。ここで、電圧ＶＳＳＣＯＬＵＭＮのレベルは、第１の実施の形態におけるＶＳＳＲＯＷのレベルと同様に設定される。

（第２の実施の形態）
次に、第２の実施の形態にかかる不揮発性半導体記憶装置１ｉについて説明する。以下では、第１の実施の形態と異なる部分を中心に説明する。

不揮発性半導体記憶装置１ｉでは、各行制御回路１０ｉ内のレギュレータ回路１５ｉの内部構成が第１の実施の形態と異なる。図４に、レギュレータ回路１５ｉの内部構成例を示す。

レギュレータ回路１５ｉは、ＶＳＳＲＯＷレベルの制御および供給を行う回路１５１ｉ、及びＶＳＳＲＯＷの時定数の制御を行う回路１５２ｉを有している。

回路１５１ｉは、接地電圧ＶＳＳを受けて、接地電圧ＶＳＳと略等しい電圧値Ｖ０を有する電圧ＶＳＳＲＯＷを生成して回路１５２ｉへ出力する。

回路１５２ｉは、電圧ＶＳＳＲＯＷを回路１５１ｉから受けて行デコーダＲＤのＷＬＤＶドライバ１３へ転送する。それとともに、回路１５２ｉは、モード制御回路からＳＥＴ信号、ＲＥＳＥＴ信号、ＲＥＡＤ信号を受けて、それらの信号に応じて、時定数を調整するための抵抗素子を決定して行デコーダＲＤのＷＬＤＶドライバ１３へ接続する。これにより、選択行の行制御回路１０は、選択ワードラインＷＬを非選択電圧ＶＵＸから選択電圧ＶＳＳＲＯＷに放電する際の時定数を調整する。

具体的には、回路１５２ｉは、複数の抵抗素子Ｒ１〜Ｒ４、及び選択回路１５２１ｉを有する。選択回路１５２１ｉは、複数の抵抗素子Ｒ１〜Ｒ４から、選択ワードラインＷＬを非選択電圧ＶＵＸから選択電圧ＶＳＳＲＯＷに放電する際に使用すべき１以上の抵抗素子Ｒ１〜Ｒ４を選択する。すなわち、選択回路１５２１ｉは、第１の動作モードにおいて選択した抵抗素子の合成抵抗が第１の値になり、第２の動作モードにおいて選択した抵抗素子の合成抵抗が第１の値より大きな第２の値になるように、使用すべき１以上の抵抗素子を選択する。

さらに具体的には、選択回路１５２１ｉは、ＮＯＲゲートＮＯＲ１、ＮＯＲ２、インバータＩＮＶ０〜ＩＮＶ３、及びトランスファゲートＴＧ１〜ＴＧ３を有する。

ＮＯＲゲートＮＯＲ１は、ＲＥＡＤ信号、ＲＥＳＥＴ信号、及びＳＥＴ信号のＮＯＲ演算を行い、その結果をＳＷ１信号としてインバータＩＮＶ１及びトランスファゲートＴＧ１へ出力する。ＳＷ１信号は、ＲＥＡＤ信号、ＲＥＳＥＴ信号、及びＳＥＴ信号がいずれもＬレベルの場合（すなわちＦＯＲＭＯＩＮＧ信号がＨレベルの場合）にＨレベルになり、それ以外の場合にＬレベルになる。トランスファゲートＴＧ１は、ＳＷ１信号がＨレベルのときオンすることにより、抵抗Ｒ１を選択して抵抗Ｒ４へ並列接続する。トランスファゲートＴＧ１は、ＳＷ１信号がＬレベルのときオフしている。

ＮＯＲゲートＮＯＲ２は、ＲＥＡＤ信号、及びＲＥＳＥＴ信号のＮＯＲ演算を行い、その結果をＳＷ２信号としてインバータＩＮＶ２及びトランスファゲートＴＧ２へ出力する。ＳＷ２信号は、ＲＥＡＤ信号、ＲＥＳＥＴ信号がいずれもＬレベルの場合（すなわちＦＯＲＭＯＩＮＧ信号又はＳＥＴ信号がＨレベルの場合）にＨレベルになり、それ以外の場合にＬレベルになる。トランスファゲートＴＧ２は、ＳＷ２信号がＨレベルのときオンすることにより、抵抗Ｒ２を選択して抵抗Ｒ４へ並列接続する。トランスファゲートＴＧ２は、ＳＷ２信号がＬレベルのときオフしている。

インバータＩＮＶ０は、ＲＥＡＤ信号のＮＯＴ演算を行い、その結果をＳＷ３としてインバータＩＮＶ３及びトランスファゲートＴＧ３へ出力する。ＳＷ３信号は、ＲＥＡＤ信号がＬレベルの場合（すなわちＦＯＲＭＯＩＮＧ信号、ＳＥＴ信号、又はＲＥＳＥＴ信号がＨレベルの場合）にＨレベルになり、それ以外の場合にＬレベルになる。トランスファゲートＴＧ３は、ＳＷ３信号がＨレベルのときオンすることにより、抵抗Ｒ３を選択して抵抗Ｒ４へ並列接続する。トランスファゲートＴＧ３は、ＳＷ３信号がＬレベルのときオフしている。

このように、回路１５２ｉは、抵抗Ｒ１〜Ｒ４と、トランスファゲートＴＧ１〜ＴＧ３と、その制御回路とを含む。回路１５２ｉは、モード制御回路からＳＥＴ信号、ＲＥＳＥＴ信号、ＲＥＡＤ信号を受ける。回路１５２ｉは、モード制御回路から受けたＳＥＴ信号、ＲＥＳＥＴ信号、ＲＥＡＤ信号のうちどの信号がアクディブレベルにあるかに応じて、不揮発性半導体記憶装置１の動作する動作モードを検知する。すなわち、回路１５２ｉは、ＳＥＴ信号、ＲＥＳＥＴ信号、ＲＥＡＤ信号のうちどの信号がアクディブレベルにあるかに応じて、トランスファゲートＴＧ１〜ＴＧ３のオン／オフを制御し、選択ワードラインＷＬを非選択電圧ＶＵＸから選択電圧ＶＳＳＲＯＷに放電する際の時定数を切り替えている。

次に、第２の実施の形態にかかる不揮発性半導体記憶装置１ｉの動作について図５を用いて説明する。以下では、図３に示す動作と異なる部分を中心に説明する。

タイミングｔ６ｉでは、ＷＬＤＶＳＥＬ信号が（タイミングｔ５で）Ｈになったことに応じて、選択ワードラインＷＬを選択的に電圧（第２の選択電圧）ＶＳＳＲＯＷに放電する。この放電の際に、上記のように、レギュレータ回路１５内のＶＳＳＲＯＷの時定数の制御を行う回路１５２ｉは、最もメモリセルへのストレスの印加が必要とされるフォーミング動作（第１の動作モード）において、全てのトランスファゲートＴＧ１〜ＴＧ３をオンする。このため、並列接続された４つの抵抗Ｒ１〜Ｒ４の合成抵抗が時定数の設定に寄与するので、時定数を最も小さく設定している。これにより、選択ワードラインＷＬを非選択電圧ＶＵＸから選択電圧ＶＳＳＲＯＷに放電する際における動作波形のプロファイルは変化の急峻なプロファイルＰＦ４（図５参照）になる。

回路１５２ｉは、フォーミング動作の次にメモリセルへのストレスの印加が必要とされるセット動作（第１の動作モード）において、２個のトランスファゲートＴＧ２、ＴＧ３をオンにする。このため、並列接続された３つの抵抗Ｒ２〜Ｒ４の合成抵抗が時定数の設定に寄与するので、時定数をフォーミング動作よりも大きく設定している。これにより、選択ワードラインＷＬを非選択電圧ＶＵＸから選択電圧ＶＳＳＲＯＷに放電する際における動作波形のプロファイルはプロファイルＰＦ４より変化のなだらかなプロファイルＰＦ３（図５参照）になる。

回路１５２ｉは、セット動作の次にメモリセルへのストレスの印加が必要とされるリセット動作（第２の動作モード）において、１個のトランスファゲートＴＧ３をオンする。このため、並列接続された２つの抵抗Ｒ３、Ｒ４の合成抵抗が時定数の設定に寄与するので、時定数をセット動作よりも大きく設定している。これにより、選択ワードラインＷＬを非選択電圧ＶＵＸから選択電圧ＶＳＳＲＯＷに放電する際における動作波形のプロファイルはプロファイルＰＦ３より変化のなだらかなプロファイルＰＦ２（図５参照）になる。

回路１５２ｉは、最もメモリセルへのストレスの印加を必要としないリード動作（第２の動作モード）において、全てのトランスファゲートＴＧ１〜ＴＧ３をオフにする。このため、１つの抵抗Ｒ４が時定数の設定に寄与するので、時定数を最も大きく設定している。これにより、選択ワードラインＷＬを非選択電圧ＶＵＸから選択電圧ＶＳＳＲＯＷに放電する際における動作波形のプロファイルはプロファイルＰＦ２より変化のなだらかなプロファイルＰＦ１（図５参照）になる。

以上のように、第２の実施の形態によれば、複数の動作モード（フォーミング動作、リセット動作、セット動作、リード動作）のうち不揮発性半導体記憶装置１の動作している動作モードに応じて、選択ワードラインを放電する際の時定数をその動作モードに適した値に調整する。このとき、選択ビットラインは選択電圧（第１の選択電圧）ＶＳＥＬに設定されている。これにより、選択ビットラインと選択ワードラインとの交差する位置に配されたメモリセルへ、選択電圧（第２の選択電圧）ＶＳＳＲＯＷと選択電圧（第１の選択電圧）ＶＳＥＬとの差電圧を、動作モードに応じた適切な瞬時的なストレスとして印加することができる。このように、選択された任意のメモリセルに対し、フォーミング動作、セット動作、リセット動作、リード動作等のセルアクセス動作を、理想的な瞬時的ストレスを印加して行うことができる。

すなわち、複数の動作モードは、メモリセルへのストレスの印加が要求される第１の動作モード（フォーミング動作、セット動作）と、メモリセルへのストレスの印加が要求されない第２の動作モード（リセット動作、リード動作）とを含む。選択行の行制御回路１０は、第２の動作モードにおいて、第１の動作モードに比べて、選択ワードラインを放電する際の時定数が大きくなるように調整する。これにより、メモリセルへの瞬時的なストレスの印加が要求される第１の動作モード（フォーミング動作、セット動作）において、メモリセルに十分な瞬時的ストレスを印加することができる。この結果、メモリセルを十分に低抵抗な状態へ切替えることができる。また、メモリセルへの瞬時的なストレスの印加が要求されない第２の動作モード（リセット動作、リード動作）において、メモリセルへの過剰な瞬時的ストレスの印加を抑制できる。この結果、メモリセルが誤って低抵抗状態に切替わってしまうことを低減できるので、メモリセルが誤情報を保持することを抑制できる。

なお、各行制御回路１０内におけるＶＳＳＲＯＷレベルの制御及び供給を行う回路１５１ｉは、第１の実施の形態における回路１５１と同様の動作を行ってもよい。すなわち、回路１５１ｉは、不揮発性半導体記憶装置１の動作している動作モードに応じて、選択ワードラインを放電すべき選択電圧（第２の選択電圧）ＶＳＳＲＯＷのレベルをその動作モードに適した値（例えば、Ｖ１〜Ｖ４のいずれかの値）に調整してもよい。

この場合、具体的には、回路１５１ｉは、電源回路（図示せず）から接地電圧ＶＳＳを受け、モード制御回路からＦＯＲＭＩＮＧ信号、ＳＥＴ信号、ＲＥＳＥＴ信号、ＲＥＡＤ信号を受ける。回路１５１ｉは、モード制御回路から受けたＦＯＲＭＩＮＧ信号、ＳＥＴ信号、ＲＥＳＥＴ信号、ＲＥＡＤ信号のうちどの信号がアクディブレベルにあるかに応じて、不揮発性半導体記憶装置１の動作する動作モードを検知する。回路１５１は、接地電圧ＶＳＳのレベルを、検知した動作モードに応じたシフト量でシフトさせることにより、電圧ＶＳＳＲＯＷを生成して回路１５２ｉへ出力する。

あるいは、不揮発性半導体記憶装置１ｊにおける行制御回路１０ｊ内のレギュレータ回路１５ｊは、図６に示す構成であってもよい。図６に示すレギュレータ回路１５ｊは、ＶＳＳＲＯＷレベルの制御および供給を行う複数の回路１５１−１ｊ〜１５１−４ｊ、及びＶＳＳＲＯＷの時定数の制御を行う回路１５２ｊを有している。回路１５２ｊは、複数の抵抗素子Ｒ１〜Ｒ４を有していない。すなわち、回路１５２ｊ内の選択回路１５２１ｉは、使用するＶＳＳＲＯＷレベル制御および供給回路の個数を決定している。そして、回路１５２ｊ内の選択回路１５２１ｉは、複数の回路１５１−１ｊ〜１５１−４ｊの有する等価抵抗Ｒ１５１−１ｊ〜Ｒ１５１−４ｊから、選択ワードラインＷＬを非選択電圧ＶＵＸから選択電圧ＶＳＳＲＯＷに放電する際に使用すべき１以上の等価抵抗を選択する。

回路１５２ｊは、最もメモリセルへのストレスの印加が必要とされるフォーミング動作（第１の動作モード）において、全てのトランスファゲートＴＧ１〜ＴＧ３をオンする。このため、並列接続された４つの等価抵抗Ｒ１５１−１ｊ〜Ｒ１５１−４ｊの合成抵抗が時定数の設定に寄与するので、時定数を最も小さく設定している。

回路１５２ｊは、フォーミング動作の次にメモリセルへのストレスの印加が必要とされるセット動作（第１の動作モード）において、２個のトランスファゲートＴＧ２、ＴＧ３をオンにする。このため、並列接続された３つの等価抵抗Ｒ１５１−２ｊ〜Ｒ１５１−４ｊの合成抵抗が時定数の設定に寄与するので、時定数をフォーミング動作よりも大きく設定している。

回路１５２ｊは、セット動作の次にメモリセルへのストレスの印加が必要とされるリセット動作（第２の動作モード）において、１個のトランスファゲートＴＧ３をオンする。このため、並列接続された２つの等価抵抗Ｒ１５１−３ｊ、Ｒ１５１−４ｊの合成抵抗が時定数の設定に寄与するので、時定数をセット動作よりも大きく設定している。

回路１５２ｉは、最もメモリセルへのストレスの印加を必要としないリード動作（第２の動作モード）において、全てのトランスファゲートＴＧ１〜ＴＧ３をオフにする。このため、１つの等価抵抗Ｒ１５１−４ｊが時定数の設定に寄与するので、時定数を最も大きく設定している。

（第３の実施の形態）
次に、第３の実施の形態にかかる不揮発性半導体記憶装置１ｋについて説明する。以下では、第１の実施の形態及び第２の実施の形態と異なる部分を中心に説明する。

不揮発性半導体記憶装置１ｋでは、各行制御回路１０ｋ内のレギュレータ回路１５ｋの内部構成が第１の実施の形態と異なる。図７に、レギュレータ回路１５ｋの内部構成例を示す。

レギュレータ回路１５ｋは、ＶＳＳＲＯＷの時定数の制御とフローティングの制御とを行う回路１５２ｋを有している。回路１５２ｋは、２つの動作を切り替えて行う。１つ目の動作は、電圧ＶＳＳＲＯＷを回路１５１から受けて行デコーダＲＤのＷＬＤＶドライバ１３へ転送するとともに放電における時定数を調整するための抵抗素子をＷＬＤＶドライバ１３へ接続する動作である。２つ目の動作は、回路１５１からＷＬＤＶドライバ１３への接続を遮断するとともに一端がＧＮＤに接続された容量素子の他端をＷＬＤＶドライバ１３への接続する動作である。

具体的には、回路１５２ｋは、選択回路１５２１ｋ及びフローティング設定回路１５２２ｋを有する。回路１５２ｋでは、モード制御回路から、ＦＬＯＡＴＩＮＧ信号、ＳＥＴ信号、ＲＥＳＥＴ信号、ＲＥＡＤ信号を受けて、それらの信号に応じた次の動作が行われる。回路１５２ｋでは、第１の動作モード（フォーミング動作、セット動作）において、選択回路１５２１ｋにより電圧ＶＳＳＲＯＷの転送と抵抗素子の接続とが行われる。回路１５２ｋでは、第２の動作モード（リセット動作、リード動作）において、選択回路１５２１ｋによる接続の遮断とフローティング設定回路１５２２ｋによる容量素子の接続とが行われる。

なお、モード制御回路は、例えば、ＲＥＳＥＴ信号及びＲＥＡＤ信号のいずれかがアクティブレベル（例えば、Ｈレベル）であればＦＬＯＡＴＩＮＧ信号もアクティブレベル（例えば、Ｈレベル）になるようにして回路１５２ｋへ出力している。

さらに具体的には、選択回路１５２１ｋは、ＮＯＲゲートＮＯＲ３〜ＮＯＲ５、インバータＩＮＶ６、ＩＮＶ４、及びトランスファゲートＴＧ４を有する。フローティング設定回路１５２２ｋは、容量素子Ｃ、インバータＩＮＶ５、及びトランスファゲートＴＧ５を有する。

ＮＯＲゲートＮＯＲ３〜ＮＯＲ５は、それぞれ、第２の実施の形態の論理ゲートＮＯＲ１、ＮＯＲ２、ＩＮＶ０に対して、さらにＦＬＯＡＴＩＮＧ信号を加えた信号のＮＯＲ演算を行い、その結果をＳＷ１信号〜ＳＷ３信号として出力している。インバータＩＮＶ６は、ＦＬＯＡＴＩＮＧ信号のＮＯＴ演算を行い、その結果をＳＷ４としてインバータＩＮＶ４、トランスファゲートＴＧ４、インバータＩＮＶ５、トランスファゲートＴＧ５へ出力する。

ＳＷ１信号は、ＦＬＯＡＴＩＮＧ信号、ＲＥＡＤ信号、ＲＥＳＥＴ信号、及びＳＥＴ信号がいずれもＬレベルの場合にＨレベルになり、それ以外の場合にＬレベルになる。ＳＷ２信号は、ＦＬＯＡＴＩＮＧ信号、ＲＥＡＤ信号、ＲＥＳＥＴ信号がいずれもＬレベルの場合にＨレベルになり、それ以外の場合にＬレベルになる。ＳＷ３信号は、ＦＬＯＡＴＩＮＧ信号、ＲＥＡＤ信号がＬレベルの場合にＨレベルになり、それ以外の場合にＬレベルになる。トランスファゲートＴＧ３は、ＳＷ３信号がＨレベルのときオンすることにより、抵抗Ｒ３を選択して抵抗Ｒ４へ並列接続する。トランスファゲートＴＧ３は、ＳＷ３信号がＬレベルのときオフしている。ＳＷ４信号は、ＦＬＯＡＴＩＮＧ信号がＨレベルの場合にＬレベルになり、ＦＬＯＡＴＩＮＧ信号がＬレベルの場合にＨレベルになる。

トランスファゲートＴＧ４は、ＳＷ４信号がＬレベルのときオフすることにより、回路１５１からＷＬＤＶドライバ１３への接続を遮断する。トランスファゲートＴＧ４は、ＳＷ４信号がＨレベルのときオフしている。トランスファゲートＴＧ５は、ＳＷ４信号がＬレベルのときオンすることにより、容量素子ＣをＷＬＤＶドライバ１３に接続する。トランスファゲートＴＧ５は、ＳＷ４信号がＨレベルのときオフしている。

このように、回路１５２ｋは、図４に示す回路１５２ｉとはＦＬＯＡＴＩＮＧ信号による制御が異なる。ＦＬＯＡＴＩＮＧ信号がＨになり電圧ＶＳＳＲＯＷがフローティング状態に切り替わるべき場合（例えば、ＲＥＳＥＴ信号及びＲＥＡＤ信号のいずれかがＨレベルの場合）に、回路１５２ｋは、回路１５１とＷＬＤＶドライバ１３との間のトランスファゲートＴＧ１〜ＴＧ４が全てオフしており、容量素子Ｃと接続するトランスファゲートＴＧ５がオンする。

次に、第３の実施の形態にかかる不揮発性半導体記憶装置１ｋの動作について図８を用いて説明する。図８では、選択ワードラインＷＬを活性化した後に選択ビットラインＢＬを活性化する波形を示している。また、選択ワードラインＷＬの動作波形として、選択ＷＬをフローティングにした動作モード（第２の動作モード（例えば、リセット動作、リード動作））における波形を示しているが、第１の動作モード（例えば、フォーミング動作、セット動作）における動作波形は第１の実施の形態（図３の「選択ＷＬ」の動作波形）と同様であるため図示を省略している。以下では、図３に示す動作と異なる部分を中心に説明する。

タイミングｔ１ｋでは、ローアドレス信号によって所望のワードラインＷＬを選択し、ＷＬＤＶＳＥＬ信号をＬからＨに切り替える。

タイミングｔ２ｋでは、ＷＬＤＶＳＥＬ信号がＨになったことに応じて、選択ワードラインＷＬを選択的にフローティング状態にする。具体的には、ＷＬＤＶＳＥＬ信号をＬからＨに切替えることで、選択ワードラインＷＬにおけるＷＬＤＶドライバ回路１３（図１参照）から出力されるＷＬＤＶ信号が、ＶＲＯＷからＶＳＳＲＯＷの制御に切り替わるが、ＶＲＯＷは初期状態においてＶＳＳが供給されていることから、選択ワードラインＷＬはＶＳＳからフローティング状態に切替る。

タイミングｔ３ｋでは、図３に示すタイミングｔ１と同様の動作が行われる。タイミングｔ４ｋでは、図３に示すタイミングｔ２と同様の動作が行われる。タイミングｔ５ｋでは、図３に示すタイミングｔ３と同様の動作が行われる。

タイミングｔ６ｋでは、図３に示すタイミングｔ４と同様の動作が行われる。すなわち、選択ビットラインＢＬを、選択的に、ダイオードＤの閾値電圧Ｖｔｈ以上の電圧（第１の選択電圧）ＶＳＥＬに上昇させる。これにより、選択ビットラインＢＬから選択メモリセルＭＣを介して選択ワードラインＷＬに電流が流れ込む特性を利用して、選択ワードラインＷＬを接地電圧ＶＳＳよりも浮いたレベルにできる。

タイミングｔ１２ｋでは、選択行のＷＬＤＶＳＥＬ信号が（タイミングｔ１０で）ＨからＬになったことに応じて、選択ワードラインＷＬを選択的にフローティング状態から接地電圧ＶＳＳを印加した状態へ戻す。

以上のように、第３の実施の形態によれば、複数の動作モード（フォーミング動作、リセット動作、セット動作、リード動作）のうち不揮発性半導体記憶装置１の動作している動作モードに応じて、第１の動作と第２の動作とを切り替えて行う。第１の動作では、第１の実施の形態又は第２の実施の形態と同様の動作を行う。第２の動作では、選択ビットラインを選択電圧ＶＳＥＬに充電する前に、選択ワードラインをフローティング状態にする。これにより、選択ビットラインと選択ワードラインとの交差する位置に配されたメモリセルへ、選択電圧ＶＳＳＲＯＷ又はフローティング状態の電圧と選択電圧ＶＳＥＬとの差電圧を、動作モードに応じた適切なストレスとして印加することができる。このように、選択された任意のメモリセルに対し、フォーミング動作、セット動作、リセット動作、リード動作等のセルアクセス動作を、理想的なストレスを印加して行うことができる。

すなわち、複数の動作モードは、メモリセルへのストレスの印加が要求される第１の動作モード（フォーミング動作、セット動作）と、メモリセルへのストレスの印加が要求されない第２の動作モード（リセット動作、リード動作）とを含む。選択行の行制御回路１０は、第１の動作モードにおいて、選択ワードラインを選択電圧（第２の選択電圧）ＶＳＳＲＯＷ（図３参照）に放電し、第２の動作モードにおいて、選択ワードラインをフローティング状態にする。これにより、メモリセルへのストレスの印加が要求される第１の動作モード（フォーミング動作、セット動作）において、メモリセルに十分なストレスを印加することができる。この結果、メモリセルを十分に低抵抗な状態へ切替えることができる。また、メモリセルへのストレスの印加が要求されない第２の動作モード（リセット動作、リード動作）において、メモリセルへの過剰なストレスの印加を抑制できる。この結果、メモリセルが誤って低抵抗状態に切替わってしまうことを低減できるので、メモリセルが誤情報を保持することを抑制できる。

なお、選択行の行制御回路１０は、第１の動作モードにおいて、選択ワードラインを選択電圧ＶＳＳＲＯＷに放電する代わりに、選択ワードラインを接地電圧ＶＳＳに放電してもよい。

１、１ｉ、１ｊ、１ｋ 不揮発性半導体記憶装置、 １０、１０ｉ、１０ｊ、１０ｋ 行制御回路、 １１ ＶＲＯＷ発生器、 １２ メインＷＬドライバ、 １３ ＷＬＤＶドライバ、 １４ ローゲート回路、 １５、１５ｉ、１５ｊ、１５ｋ レギュレータ回路、 ２０ 列制御回路、 ２１ カラムデータ制御部、 ２２ カラムアドレスデコーダ、 ２３ ＶＵＢおよびＧＮＤスイッチ回路、 ２４ カラムゲート回路、 １５１、１５１ｉ、１５１−１ｊ〜１５１−４ｊ 回路、 １５２ｉ、１５２ｊ、１５２ｋ 回路、 １５２１ｉ、１５２１ｋ 選択回路、 ＢＬ〈０〉〜ＢＬ〈２〉 ビットライン、 ＣＤ カラムデコーダ、 ＭＣ〈０，０〉〜ＭＣ〈２，２〉 メモリセル、 Ｒ１〜Ｒ４ 抵抗、 ＲＤ ローデコーダ、 ＷＬ〈０〉〜ＷＬ〈２〉 ワードライン。

Claims (5)

1. 複数の動作モードを有する不揮発性半導体記憶装置であって、
   複数の第１のラインと、
   前記複数の第１のラインと交差する複数の第２のラインと、
   可変抵抗素子と前記可変抵抗素子に直列に接続された整流素子とをそれぞれ有し、前記複数の第１のラインと前記複数の第２のラインとが交差する位置に配された複数のメモリセルと、
   前記複数の第１のラインのうち選択すべき第１のラインを第１の選択電圧に充電する第１の選択部と、
   前記複数の第２のラインのうち選択すべき第２のラインを非選択電圧に充電し、前記選択すべき第１のラインが前記第１の選択部により前記第１の選択電圧に充電された後に、前記選択すべき第２のラインを第２の選択電圧に放電する第２の選択部と、
   を備え、
   前記第２の選択部は、前記複数の動作モードのうち前記不揮発性半導体記憶装置の動作している動作モードに応じて、前記選択すべき第２のラインを放電すべき前記第２の選択電圧のレベルと、前記選択すべき第２のラインを放電する際の時定数との少なくとも一方を調整する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記複数の動作モードは、前記メモリセルへのストレスの印加が要求される第１の動作モードと、前記メモリセルへのストレスの印加が要求されない第２の動作モードとを含み、
   前記第２の選択部は、前記第２の動作モードにおいて、前記第１の動作モードに比べて前記第２の選択電圧のレベルを前記非選択電圧のレベルに近くなるように調整する動作と、前記第１の動作モードに比べて前記時定数を大きくするように調整する動作との少なくとも一方を行う
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第２の選択部は、
   複数の抵抗と、
   前記複数の抵抗から、前記選択すべき第２のラインを放電する際に使用すべき１以上の抵抗を選択する選択回路と、
   を有し、
   前記選択回路は、前記第１の動作モードにおいて選択した抵抗の合成抵抗が第１の値になり、前記第２の動作モードにおいて選択した抵抗の合成抵抗が前記第１の値より大きな第２の値になるように、前記使用すべき１以上の抵抗素子を選択する
   ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 複数の動作モードを有する不揮発性半導体記憶装置であって、
   複数の第１のラインと、
   前記複数の第１のラインと交差する複数の第２のラインと、
   可変抵抗素子と前記可変抵抗素子に直列に接続された整流素子とをそれぞれ有し、前記複数の第１のラインと前記複数の第２のラインとが交差する位置に配された複数のメモリセルと、
   前記複数の第１のラインのうち選択すべき第１のラインを第１の選択電圧に充電する第１の選択部と、
   前記複数の動作モードのうち前記不揮発性半導体記憶装置の動作している動作モードに応じて、前記複数の第２のラインのうち選択すべき第２のラインを選択するための動作を、第１の動作と第２の動作との間で切り替えて行う第２の選択部と、
   を備え、
   前記第１の動作では、前記第２の選択部が、前記選択すべき第２のラインを非選択電圧に充電し、前記選択すべき第１のラインが前記第１の選択部により前記第１の選択電圧に充電された後に、前記第２の選択部が、前記選択すべき第２のラインを第２の選択電圧に放電し、
   前記第２の動作では、前記選択すべき第１のラインが前記第１の選択部により前記第１の選択電圧に充電される前に、前記第２の選択部が、前記複数の第２のラインのうち選択すべき第２のラインをフローティング状態にする
   ことを特徴とする不揮発性半導体記憶装置。
5. 前記複数の動作モードは、前記メモリセルへのストレスの印加を必要とする第１の動作モードと、前記メモリセルへのストレスの印加を必要としない第２の動作モードとを含み、
   前記第２の選択部は、前記第１の動作モードにおいて前記第１の動作を行い、前記第２の動作モードにおいて前記第２の動作を行う
   ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。

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