KR101131552B1 - 상 변화 메모리 장치 - Google Patents

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Abstract

상 변화 메모리 장치는 로우 방향으로 복수의 워드 라인이 배치되고, 컬럼 방향으로 복수의 글로벌 비트 라인이 배치된 복수의 유닛 셀 어레이, 하나의 워드 라인을 지정한 로우 어드레스에 따라 복수의 워드 라인 중에서 둘 이상의 워드 라인을 활성화시키도록 구성된 로우 디코더, 컬럼 제어 신호에 따라 복수의 글로벌 비트 라인 중에서 서로 다른 두 글로벌 비트 라인을 선택하도록 구성된 글로벌 컬럼 스위치 블록, 및 컬럼 어드레스에 따라 컬럼 제어 신호를 생성하도록 구성된 컬럼 디코더를 포함한다.

Description

상 변화 메모리 장치{PHASE CHANGE MEMORY APPARATUS}
본 발명은 메모리 장치에 관한 것으로서, 특히 상 변화 메모리 장치에 관한 것이다.
도 1에 도시된 바와 같이, 일반적인 상 변화 메모리 장치에서 사용되는 상 변화 메모리 셀(이하, 메모리 셀)은 비트 라인(BL)과 워드 라인(WL) 사이에 상 변화 물질인 게르마늄 안티몬 텔루륨(Ge2 Sb2 Te5: 이하, GST)과 다이오드를 연결한 형태로 구성된다. 도시되어 있지는 않지만, GST와 트랜지스터를 연결한 형태로 구성할 수도 있다.
GST는 전류를 이용한 가열을 통해 비 결정 상태(Amorphous Phase) 또는 결정 상태(Crystalline Phase)로 만들 수 있다.
GST의 가변 저항 특성 즉, 비 결정 상태에서의 저항 값이 결정 상태의 저항 값에 비해 상대적으로 높은 특성을 이용하여 데이터를 기록할 수 있다.
도 2는 X8 방식 즉, 한번의 워드 라인 활성화를 통해 8비트의 데이터의 입/출이 이루어지도록 입/출력 경로(I/O)가 설계된 상 변화 메모리 장치의 예를 든 것이다.
도 2에 도시된 바와 같이, 종래의 기술에 따른 상 변화 메모리 장치(1)는 복수의 유닛 셀 어레이(Unit Cell Array), 로우 디코더(Row Decoder)(10), 컬럼 디코더(Column Decoder)(20), 라이트 드라이버/센스 앰프 어레이 블록(30), 복수의 글로벌 컬럼 스위치 블록(40), 복수의 로컬 로우 스위치 블록(50) 및 복수의 로컬 컬럼 스위치 블록(60)을 포함한다.
로우 디코더(10)에 의해 하나의 워드 라인(WL)이 활성화됨에 따라 로우 방향의 유닛 셀 어레이들이 선택된다.
컬럼 디코더(20)와 로컬 컬럼 스위치 블록(60)에 의해 컬럼 방향의 유닛 셀 어레이들이 활성화된다.
라이트 드라이버/센스 앰프 어레이 블록(30)은 복수의 라이트 드라이버/센스 앰프 어레이(W/D S/A ARRAY)를 포함한다.
글로벌 컬럼 스위치 블록(40)에 의해 8개의 글로벌 비트 라인(GBL<0:7>)이 선택됨으로써 드라이버/센스 앰프 어레이 블록(30)과 활성화된 유닛 셀 어레이들의 기록/독출 경로가 형성된다.
따라서 8 비트의 데이터가 입/출력 경로(I/O<0:7>)를 통해 활성화된 유닛 셀 어레이들의 메모리 셀에 기록되거나 독출된다.
도 3에 도시된 바와 같이, 유닛 셀 어레이에는 복수의 글로벌 비트 라인(GBL)과 복수의 비트 라인(BL)이 배치된다.
기설정된 코딩 비율에 해당하는 수만큼의 비트 라인(BL)이 글로벌 비트 라인(GBL)에 연결된다.
글로벌 컬럼 스위치 블록(40)은 복수의 패스 게이트를 포함하며, 각 패스 게이트의 일측 입/출력 단자가 글로벌 비트 라인(GBL)과 각각 연결된다.
4개 단위의 패스 게이트의 타측 입/출력 단자가 라이트 드라이버/센스 앰프 어레이(W/D S/A ARRAY)의 라이트 드라이버(W/D)와 센스 앰프(S/A)에 공통 연결된다.
컬럼 디코더(20)에서 제공된 컬럼 제어 신호(GYSW<0:3>, GYSWB<0:3>)에 따라 4개의 패스 게이트 중에서 하나가 활성화되어 데이터 입/출력이 이루어진다.
이때 활성화된 패스 게이트와 연결된 글로벌 비트 라인(GBL)이 도 2의 글로벌 비트 라인(GBL0)에 해당한다.
결국, X8 방식에 따른 상 변화 메모리 장치(1)는 활성화된 유닛 셀 어레이 별로 하나씩의 데이터가 출력된다.
한편, 도 3과 동일한 메모리 용량에서 X16 방식, X32 방식과 같이 입/출력 데이터의 수를 증가시키기 위해서는 활성화된 하나의 워드 라인(WL)과 연결된 유닛 셀 어레이들에서 입/출력되는 데이터의 수를 증가시키고 그에 맞도록 입/출력 경로(I/O) 설계 또한 변경되어야 한다.
예를 들어, X16 방식에 따라 설계된 종래의 기술에 따른 상 변화 메모리 장치(2)는 도 4에 도시된 바와 같이, 활성화된 유닛 셀 어레이 별로 두 개씩 총 16 비트의 데이터가 입/출력 경로(I/O<0:15>)를 통해 입/출력된다.
활성화된 유닛 셀 어레이 별로 두 개씩의 데이터를 입/출력 할 수 있도록 컬럼 디코더(21), 라이트 드라이버/센스 앰프 어레이 블록(51), 글로벌 컬럼 스위치 블록(41) 및 로컬 컬럼 스위치 블록(61)의 회로 구성이 도 3과 다르게 변경된다.
그러나 상술한 바와 같이, 입/출력 경로(I/O)를 증가시키는 경우 즉, 활성화된 하나의 워드 라인(WL)과 연결된 유닛 셀 어레이들에서 입/출력되는 데이터의 수를 증가시키는 경우, 도 5와 같이, 활성화된 워드 라인(WL)에 의해 선택되는 메모리 셀의 수가 증가한다.
활성화된 워드 라인(WL)을 통해 흐르는 전류량이 증가하여 워드 라인(WL)의 전압 레벨이 상승하게 된다. 따라서 GST와 연결된 다이오드 또는 트랜지스터의 전류 배출 능력이 감소하고 결국, 비트 라인(BL)에서 GST를 통해 워드 라인(WL)으로 흐르는 전류량이 감소하게 되므로 정확한 데이터 기록이 이루어지지 못하고, 셀 데이터의 신뢰성이 저하된다.
본 발명의 실시예는 입/출력 경로(I/O)의 증가에 상관없이 안정적인 데이터 기록이 가능하도록 한 상 변화 메모리 장치를 제공함에 그 목적이 있다.
본 발명의 실시예는 로우 방향으로 복수의 워드 라인이 배치되고, 컬럼 방향으로 복수의 글로벌 비트 라인이 배치된 복수의 유닛 셀 어레이, 하나의 워드 라인을 지정한 로우 어드레스에 따라 복수의 워드 라인 중에서 둘 이상의 워드 라인을 활성화시키도록 구성된 로우 디코더, 컬럼 제어 신호에 따라 복수의 글로벌 비트 라인 중에서 서로 다른 두 글로벌 비트 라인을 선택하도록 구성된 글로벌 컬럼 스위치 블록, 및 컬럼 어드레스에 따라 컬럼 제어 신호를 생성하도록 구성된 컬럼 디코더를 포함함을 특징으로 한다.
본 발명의 실시예는 상 변화 메모리 셀들로 이루어진 복수의 유닛 셀 어레이; 복수의 유닛 셀 어레이의 로우 방향으로 배치된 복수의 워드 라인, 복수의 유닛 셀 어레이 중에서 컬럼 방향의 홀수 번째 유닛 셀 어레이들과 연결된 오드 글로벌 비트 라인, 복수의 유닛 셀 어레이 중에서 컬럼 방향의 짝수 번째 유닛 셀 어레이들과 연결된 이븐 글로벌 비트 라인, 하나의 워드 라인을 지정한 로우 어드레스에 응답하여 로우 어드레스에 해당하는 워드 라인 및 그 다음 순번의 로우 어드레스에 해당하는 워드 라인을 활성화시키도록 구성되는 로우 디코더, 컬럼 제어 신호에 따라 이븐 글로벌 비트 라인과 오드 글로벌 비트 라인 각각에서 하나씩을 선택하도록 구성되는 글로벌 컬럼 스위치 블록, 및 컬럼 어드레스에 따라 컬럼 제어 신호를 생성하도록 구성된 컬럼 디코더를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 상 변화 메모리 셀들로 이루어진 복수의 유닛 셀 어레이, 로우 방향으로 상기 복수의 유닛 셀 어레이에 배치된 복수의 워드 라인, 복수의 유닛 셀 어레이 중에서 컬럼 방향의 서로 다른 두 개씩의 유닛 셀 어레이들과 번갈아가며 연결되도록 배치되는 오드 글로벌 비트 라인 및 이븐 글로벌 비트 라인, 하나의 워드 라인을 지정한 로우 어드레스에 응답하여 로우 어드레스에 해당하는 워드 라인을 포함하여 두 개마다 하나씩의 워드 라인을 활성화시키도록 구성되는 로우 디코더, 컬럼 제어 신호에 따라 오드 글로벌 비트 라인과 이븐 글로벌 비트 라인 각각에서 하나씩을 선택하도록 구성되는 글로벌 컬럼 스위치 블록, 및 컬럼 어드레스에 따라 컬럼 제어 신호를 생성하도록 구성된 컬럼 디코더를 포함하며, 오드 글로벌 비트 라인과 이븐 글로벌 비트 라인이 동일한 유닛 셀 어레이에 연결되지 않도록 배치됨을 또 다른 특징으로 한다.
본 발명의 실시예는 입/출력 경로 즉, 입/출력 경로(I/O)가 증가하더라도 하나의 워드 라인에 의해 선택되는 메모리 셀의 수가 증가하지 않도록 함으로써 안정적인 데이터 기록이 가능하여 셀 데이터의 신뢰성을 향상시킬 수 있다.
도 1은 일반적인 상 변화 메모리 장치의 메모리 셀의 회로도,
도 2는 종래의 기술의 X8 방식에 따른 상 변화 메모리 장치의 블록도,
도 3은 도 2의 입/출력(I/O<0>) 관련 구성의 회로도,
도 4는 종래의 기술의 X16 방식에 따른 상 변화 메모리 장치의 블록도,
도 5는 도 4에 따른 메모리 셀 공급 전류 상태를 보여주는 회로도,
도 6은 본 발명의 실시예에 따른 상 변화 메모리 장치의 블록도,
도 7은 도 6에 따른 입/출력(I/O<0:1>) 관련 구성의 회로도,
도 8은 본 발명의 다른 실시예에 따른 상 변화 메모리 장치의 블록도,
도 9는 도 8에 따른 입/출력(I/O<0:1>) 관련 구성의 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 상 변화 메모리 장치(100)는 복수의 유닛 셀 어레이(Unit Cell Array), 로우 디코더(110), 컬럼 디코더(120), 라이트 드라이버/센스 앰프 어레이 블록(130), 글로벌 컬럼 스위치 블록(140), 복수의 로컬 로우 스위치 블록(150) 및 복수의 로컬 컬럼 스위치 블록(160)을 포함한다.
복수의 유닛 셀 어레이는 각각 복수의 메모리 셀을 포함하며, 메모리 셀은 도 1에 도시된 것과 같은 상 변화 물질인 게르마늄 안티몬 텔루륨(Ge2 Sb2 Te5: 이하, GST)과 다이오드를 연결한 형태로 구성할 수 있다.
복수의 유닛 셀 어레이에는 로우 방향으로 워드 라인들(WL)이 배치되며, 컬럼 방향으로 복수의 글로벌 비트 라인(Global Bit Line)(GBL<0:15'>)이 배치된다.
도 6은 전체 워드 라인(WL)들 중에서 활성화된 워드 라인(WLi, WLj)만을 도시한 것이다. 또한 도시되어 있지는 않지만, 워드 라인(WL) 각각에는 복수의 서브 워드 라인(Sub Word Line: SWL)이 연결된다.
편의상 글로벌 비트 라인들(GBL<0, 0', 2, 2', ~ 14, 14'>)을 오드(odd) 글로벌 비트 라인이라 칭하고, 글로벌 비트 라인들(GBL<1, 1', 3, 3', ~ 15, 15'>)을 이븐(even) 글로벌 비트 라인이라 칭하기로 한다.
이때 오드 글로벌 비트 라인(GBL<0, 0', 2, 2', ~ 14, 14'>)과 이븐 글로벌 비트 라인(GBL<1, 1', 3, 3', ~ 15, 15'>)은 동일한 유닛 셀 어레이에 연결되지 않도록 배치된다.
오드 글로벌 비트 라인(GBL<0, 0', 2, 2', ~ 14, 14'>)은 로우 방향으로 홀수 번째 유닛 셀 어레이들(첫 번째 유닛 셀 어레이, 세 번째 유닛 셀 어레이)과 연결된다.
이븐 글로벌 비트 라인(GBL<1, 1', 3, 3', ~ 15, 15'>)은 로우 방향으로 짝수 번째 유닛 셀 어레이들(두 번째 유닛 셀 어레이, 네 번째 유닛 셀 어레이)과 연결된다.
로우 디코더(110)는 하나의 워드 라인을 지정한 로우 어드레스에 따라 복수 즉, 두 개의 워드 라인(WLi, WLj)을 활성화시키도록 구성된다. 로우 디코더(110)는 로우 어드레스에 해당하는 워드 라인(WLi) 및 연속되는 순번의 워드 라인(WLj) 즉, 다음 순번의 로우 어드레스에 해당하는 워드 라인(WLj)을 활성화시키도록 구성된다.
상술한 로우 디코더(110)는 X16 방식에 따른 것이며, X32 방식의 경우 로우 어드레스에 해당하는 워드 라인을 포함하여 연속되는 순번의 4개의 워드 라인을 활성화시키도록 로우 디코더를 구성하면 된다.
컬럼 디코더(120)는 컬럼 어드레스에 따라 컬럼 제어 신호(GYSW<0:1>, GYSWB<0:1>)를 생성하도록 구성된다. 또한 컬럼 디코더(120)는 컬럼 어드레스에 따라 복수의 로컬 컬럼 스위치 블록(160)을 제어하기 위한 제어 신호를 생성하도록 구성된다.
라이트 드라이버/센스 앰프 어레이 블록(130)은 입/출력 경로(I/O<0:15>)와 연결된 복수의 라이트 드라이버/센스 앰프 어레이(W/D S/A ARRAY)를 포함한다.
글로벌 컬럼 스위치 블록(140)은 컬럼 제어 신호(GYSW<0:1>, GYSWB<0:1>)에 응답하여, 오드 글로벌 비트 라인(GBL<0, 0', 2, 2', ~ 14, 14'>)과 이븐 글로벌 비트 라인(GBL<1, 1', 3, 3', ~ 15, 15'>) 각각에서 하나씩의 글로벌 비트 라인(GBL)을 선택하도록 구성된다.
복수의 로컬 로우 스위치 블록(150)은 활성화된 워드 라인(WLi, WLj) 각각과 연결된 복수의 서브 워드 라인(SWL) 중에서 하나를 선택하도록 구성된다.
복수의 로컬 컬럼 스위치 블록(160)은 컬럼 디코더(120)에서 제공된 제어 신호에 따라 복수의 글로벌 비트 라인(GBL<0:15>) 각각과 연결된 복수의 비트 라인(BL)(도 7 참조) 중에서 하나를 선택하도록 구성된다.
도 7에 도시된 바와 같이, 글로벌 컬럼 스위치 블록(140)은 복수의 스위치 그룹을 구비한다. 이때 스위치 그룹은 제 1 내지 제 4 패스 게이트(PG1 ~ PG4)를 구비한다.
제 1 내지 제 4 패스 게이트(PG1 ~ PG4)는 일측 단자가 글로벌 비트 라인들(GBL<0:1'>)에 연결된다.
제 1 및 제 3 패스 게이트(PG1, PG3)는 타측 단자가 제 1 신호 라인(SIO0)과 공통 연결되고, 제 2 및 제 4 패스 게이트(PG2, PG4)는 타측 단자가 제 2 신호 라인(SIO1)과 공통 연결된다.
제 1 내지 제 4 패스 게이트(PG1 ~ PG4)는 컬럼 제어 신호(GYSW<0:1>, GYSWB<0:1>)에 응답하여, 오드 글로벌 비트 라인(GBL<0, 0'>)과 이븐 글로벌 비트 라인(GBL<1, 1'>) 각각에서 하나씩(GBL<0, 1> 또는 GBL<0', 1'>)을 선택하도록 구성된다.
라이트 드라이버/센스 앰프 어레이(131)는 제 1 및 제 2 라이트 드라이버(W/D0, W/D1)와 제 1 및 제 2 센스 앰프(S/A0, S/A1)를 구비한다.
제 1 라이트 드라이버(W/D0)와 제 1 센스 앰프(S/A0)는 제 1 신호 라인(SIO0)과 제 1 입/출력 경로(I/O<0>) 사이에 연결된다.
제 2 라이트 드라이버(W/D1)와 제 2 센스 앰프(S/A1)는 제 2 신호 라인(SIO1)과 제 2 입/출력 경로(I/O<1>) 사이에 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 상 변화 메모리 장치(100)의 동작을 설명하면 다음과 같다.
리드 명령과 함께 입력된 외부 어드레스가 디코딩되어 로우 어드레스 및 컬럼 어드레스가 생성된다.
로우 디코더(110)가 로우 어드레스에 해당하는 워드 라인(WLi) 및 그와 인접한 워드 라인(WLj) 즉, 다음 순번의 로우 어드레스에 해당하는 워드 라인을 활성화시킨다.
활성화된 두 워드 라인(WLi, WLj)과 연결된 유닛 셀 어레이들이 선택된다.
컬럼 디코더(120)는 컬럼 어드레스에 따라 컬럼 제어 신호(GYSW<0:1>, GYSWB<0:1>)를 생성한다.
예를 들어, 컬럼 제어 신호(GYSW<0>, GYSWB<0>)가 활성화되고, 컬럼 제어 신호(GYSW<1>, GYSWB<1>)는 비활성화된 것으로 가정한다.
도 7을 참조하면, 컬럼 제어 신호(GYSW<0>, GYSWB<0>)가 활성화되어 제 1 및 제 2 패스 게이트(PG1, PG2)가 턴 온 되므로 오드 글로벌 비트 라인(GBL<0>)과 이븐 글로벌 비트 라인(GBL<1>)이 선택된다.
홀수 번째 유닛 셀 어레이 즉, 워드 라인(WLi)과 연결된 유닛 셀 어레이에서 하나의 데이터가 오드 글로벌 비트 라인(GBL<0>)과 제 1 패스 게이트(PG1)를 경유하여 제 1 신호 라인(SIO0)에 인가된다.
이와 동시에 짝수 번째 유닛 셀 어레이 즉, 워드 라인(WLj)과 연결된 유닛 셀 어레이에서 하나의 데이터가 이븐 글로벌 비트 라인(GBL<1>)과 제 2 패스 게이트(PG2)를 경유하여 제 2 신호 라인(SIO1)에 인가된다.
제 1 센스 앰프(S/A0)가 제 1 신호 라인(SIO0)에 인가된 데이터를 감지/증폭화여 제 1 입/출력 경로(I/O<0>)를 통해 출력한다.
이와 동시에 제 2 센스 앰프(S/A1)가 제 2 신호 라인(SIO1)에 인가된 데이터를 감지/증폭화여 제 2 입/출력 경로(I/O<1>)를 통해 출력한다.
결국, X16 방식에 따른 본 발명의 실시예는 한 번의 리드 명령에 따라 동시에 두 개의 워드 라인(WLi, WLj)을 활성화시켜 서로 다른 두 개의 유닛 셀 어레이 각각에서 하나씩의 데이터가 제 1 및 제 2 입/출력 경로(I/O<0:1>)에서 출력되도록 한다. 이런 방식으로 모든 입/출력 경로(I/O<0:15>)를 통해 16개의 데이터를 동시에 출력할 수 있다.
라이트 동작의 경우에도, 센스 앰프(S/A0, S/A1) 대신 라이트 드라이버(W/D0, W/D1)가 동작하는 것을 제외하고 리드 동작과 유사하다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 상 변화 메모리 장치(101)는 복수의 유닛 셀 어레이(Unit Cell Array), 로우 디코더(111), 컬럼 디코더(120), 라이트 드라이버/센스 앰프 어레이 블록(130), 글로벌 컬럼 스위치 블록(140), 복수의 로컬 로우 스위치 블록(150) 및 복수의 로컬 컬럼 스위치 블록(160)을 포함한다.
이때 복수의 글로벌 비트 라인(GBL<0:15'>)과 복수의 유닛 셀 어레이의 연결 상태, 그리고 로우 디코더(111)의 구성을 제외한 나머지 구성들 즉, 컬럼 디코더(120), 라이트 드라이버/센스 앰프 어레이 블록(130), 글로벌 컬럼 스위치 블록(140), 복수의 로컬 로우 스위치 블록(150) 및 복수의 로컬 컬럼 스위치 블록(160)은 도 6의 본 발명의 실시예와 동일하게 구성할 수 있다.
복수의 유닛 셀 어레이에는 로우 방향으로 워드 라인들(WL)이 배치되며, 컬럼 방향으로 복수의 글로벌 비트 라인(GBL<0:15'>)이 배치된다.
도 8은 전체 워드 라인(WL)들 중에서 활성화된 워드 라인(WLi, WLk)만을 도시한 것이다. 또한 도시되어 있지는 않지만, 워드 라인(WL) 각각에는 복수의 서브 워드 라인(Sub Word Line: SWL)이 연결된다.
편의상 글로벌 비트 라인들(GBL<0, 0', 2, 2', ~ 14, 14'>)을 오드 글로벌 비트 라인이라 칭하고, 글로벌 비트 라인들(GBL<1, 1', 3, 3', ~ 15, 15'>)을 이븐 글로벌 비트 라인이라 칭하기로 한다.
오드 글로벌 비트 라인(GBL<0, 0', 2, 2', ~ 14, 14'>)과 이븐 글로벌 비트 라인(GBL<1, 1', 3, 3', ~ 15, 15'>)은 각각 번갈아 가며 두 개씩의 유닛 셀 어레이들과 연결되도록 배치된다. 이때 오드 글로벌 비트 라인(GBL<0, 0', 2, 2', ~ 14, 14'>)과 이븐 글로벌 비트 라인(GBL<1, 1', 3, 3', ~ 15, 15'>)은 동일한 유닛 셀 어레이에 연결되지 않도록 배치된다.
오드 글로벌 비트 라인(GBL<0, 0', 2, 2', ~ 14, 14'>)은 로우 방향으로 인접한 유닛 셀 어레이(첫 번째 유닛 셀 어레이, 두 번째 유닛 셀 어레이)와 연결된다.
이븐 글로벌 비트 라인(GBL<1, 1', 3, 3', ~ 15, 15'>)은 오드 글로벌 비트 라인(GBL<0, 0', 2, 2', ~ 14, 14'>)과 연결된 두 유닛 셀 어레이 다음의 두 유닛 셀 어레이(세 번째 유닛 셀 어레이, 네 번째 유닛 셀 어레이)와 연결된다.
로우 디코더(111)는 워드 라인 두 개마다 하나씩의 워드 라인을 활성화시키도록 구성된다. 로우 디코더(111)는 하나의 워드 라인을 지정한 로우 어드레스에 따라 복수 즉, 두 개의 워드 라인(WLi, WLk)을 활성화시키도록 구성된다. 로우 디코더(111)는 워드 라인들 중에서 로우 어드레스에 해당하는 워드 라인(WLi) 및 워드 라인(WLi) 다음의 워드 라인을 하나 건너뛴 워드 라인(WLk)을 활성화시키도록 구성된다.
상술한 로우 디코더(111)는 X16 방식에 따른 것이며, X32 방식의 경우 워드 라인 두 개마다 하나씩 총 4개의 워드 라인을 활성화시키도록 로우 디코더(111)를 구성하면 된다.
리드 명령과 함께 입력된 외부 어드레스가 디코딩되어 로우 어드레스 및 컬럼 어드레스가 생성된다.
로우 디코더(111)가 로우 어드레스에 해당하는 워드 라인(WLi) 및 또 하나의 워드 라인(WLk)을 활성화시킨다.
활성화된 두 워드 라인(WLi, WLk)과 연결된 유닛 셀 어레이들이 선택된다.
컬럼 디코더(120)는 컬럼 어드레스에 따라 컬럼 제어 신호(GYSW<0:1>, GYSWB<0:1>)를 생성한다.
예를 들어, 컬럼 제어 신호(GYSW<0>, GYSWB<0>)가 활성화되고, 컬럼 제어 신호(GYSW<1>, GYSWB<1>)는 비활성화된 것으로 가정한다.
도 9를 참조하면, 컬럼 제어 신호(GYSW<0>, GYSWB<0>)가 활성화되어 제 1 및 제 2 패스 게이트(PG1, PG2)가 턴 온 되므로 오드 글로벌 비트 라인(GBL<0>)과 이븐 글로벌 비트 라인(GBL<1>)이 선택된다.
워드 라인(WLi)과 연결된 유닛 셀 어레이에서 하나의 데이터가 오드 글로벌 비트 라인(GBL<0>)과 제 1 패스 게이트(PG1)를 경유하여 제 1 신호 라인(SIO0)에 인가된다.
이와 동시에 워드 라인(WLk)과 연결된 유닛 셀 어레이에서 하나의 데이터가 이븐 글로벌 비트 라인(GBL<1>)과 제 2 패스 게이트(PG2)를 경유하여 제 2 신호 라인(SIO1)에 인가된다.
제 1 센스 앰프(S/A0)가 제 1 신호 라인(SIO0)에 인가된 데이터를 감지/증폭화여 제 1 입/출력 경로(I/O<0>)를 통해 출력한다.
이와 동시에 제 2 센스 앰프(S/A1)가 제 2 신호 라인(SIO1)에 인가된 데이터를 감지/증폭화여 제 2 입/출력 경로(I/O<1>)를 통해 출력한다.
X16 방식에 따른 본 발명의 다른 실시예 또한 한 번의 리드 명령에 따라 동시에 두 개의 워드 라인(WLi, WLk)을 활성화시켜 서로 다른 두 개의 유닛 셀 어레이 각각에서 하나씩의 데이터가 제 1 및 제 2 입/출력 경로(I/O<0:1>)에서 출력되도록 한다. 이런 방식으로 모든 입/출력 경로(I/O<0:15>)를 통해 16개의 데이터를 동시에 출력할 수 있다.
라이트 동작의 경우에도, 센스 앰프(S/A0, S/A1) 대신 라이트 드라이버(W/D0, W/D1)가 동작하는 것을 제외하고 리드 동작과 유사하다.
상술한 본 발명의 실시예들은 X16 방식에 따른 것이며, 본 발명의 실시예의 기술 사상을 적용한 회로 설계 변경을 통해 동시에 활성화되는 워드 라인의 수를 증가시킴으로써 X32, X64, ... 등의 방식에도 적용할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 로우 방향으로 복수의 워드 라인이 배치되고, 컬럼 방향으로 복수의 글로벌 비트 라인이 배치된 복수의 유닛 셀 어레이;
    하나의 워드 라인을 지정한 로우 어드레스에 따라 상기 복수의 워드 라인 중에서 둘 이상의 워드 라인을 활성화시키도록 구성된 로우 디코더;
    컬럼 제어 신호에 따라 상기 복수의 글로벌 비트 라인 중에서 서로 다른 두 글로벌 비트 라인을 선택하도록 구성된 글로벌 컬럼 스위치 블록; 및
    컬럼 어드레스에 따라 상기 컬럼 제어 신호를 생성하도록 구성된 컬럼 디코더를 포함하며,
    상기 복수의 글로벌 비트 라인은 상기 복수의 유닛 셀 어레이 중에서 동일한 유닛 셀 어레이에 서로 연결되지 않도록 배치된 오드 글로벌 비트 라인과 이븐 글로벌 비트 라인을 포함하는 상 변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 유닛 셀 어레이는
    비트 라인과 연결된 상 변화 물질, 및
    상기 상 변화 물질과 상기 워드 라인 사이에 연결된 다이오드로 이루어진 상 변화 메모리 셀을 포함하는 상 변화 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 선택된 두 글로벌 비트 라인 각각과 서로 다른 입/출력 경로 사이에 공통 연결된 라이트 드라이버 및 센스 앰프를 더 포함하는 상 변화 메모리 장치.
  5. 제 1 항에 있어서,
    상기 글로벌 컬럼 스위치 블록은
    상기 오드 글로벌 비트 라인과 상기 이븐 글로벌 비트 라인 각각에서 하나씩을 선택하도록 구성되는 상 변화 메모리 장치.
  6. 제 1 항에 있어서,
    상기 복수의 글로벌 비트 라인은
    상기 복수의 유닛 셀 어레이 중에서 홀수 번째 유닛 셀 어레이들과 연결된 오드 글로벌 비트 라인, 및
    상기 복수의 유닛 셀 어레이 중에서 짝수 번째 유닛 셀 어레이들과 연결된 이븐 글로벌 비트 라인을 포함하는 상 변화 메모리 장치.
  7. 제 1 항에 있어서,
    상기 복수의 글로벌 비트 라인은
    상기 복수의 유닛 셀 어레이 중에서 서로 다른 두 개씩의 유닛 셀 어레이들과 번갈아가며 연결되도록 배치된 이븐 글로벌 비트 라인과 오드 글로벌 비트 라인을 포함하는 상 변화 메모리 장치.
  8. 제 1 항에 있어서,
    상기 로우 디코더는
    상기 로우 어드레스에 해당하는 워드 라인 및 그 다음 순번의 로우 어드레스에 해당하는 워드 라인을 활성화시키도록 구성되는 상 변화 메모리 장치.
  9. 제 1 항에 있어서,
    상기 로우 디코더는
    상기 로우 어드레스에 해당하는 워드 라인을 포함하여 두 개마다 하나씩의 워드 라인을 활성화시키도록 구성되는 상 변화 메모리 장치.
  10. 상 변화 메모리 셀들로 이루어진 복수의 유닛 셀 어레이;
    상기 복수의 유닛 셀 어레이의 로우 방향으로 배치된 복수의 워드 라인;
    상기 복수의 유닛 셀 어레이 중에서 컬럼 방향의 홀수 번째 유닛 셀 어레이들과 연결된 오드 글로벌 비트 라인;
    상기 복수의 유닛 셀 어레이 중에서 컬럼 방향의 짝수 번째 유닛 셀 어레이들과 연결된 이븐 글로벌 비트 라인;
    하나의 워드 라인을 지정한 로우 어드레스에 응답하여 상기 로우 어드레스에 해당하는 워드 라인 및 그 다음 순번의 로우 어드레스에 해당하는 워드 라인을 활성화시키도록 구성되는 로우 디코더;
    컬럼 제어 신호에 따라 상기 이븐 글로벌 비트 라인과 상기 오드 글로벌 비트 라인 각각에서 하나씩을 선택하도록 구성되는 글로벌 컬럼 스위치 블록; 및
    컬럼 어드레스에 따라 상기 컬럼 제어 신호를 생성하도록 구성된 컬럼 디코더를 포함하며,
    상기 상 변화 메모리 셀은 비트 라인과 연결되고, 상기 비트 라인은 상기 이븐 글로벌 비트 라인 또는 상기 오드 글로벌 비트 라인과 연결되는 상 변화 메모리 장치.
  11. 삭제
  12. 삭제
  13. 제 10 항에 있어서,
    상기 이븐 글로벌 비트 라인과 상기 오드 글로벌 비트 라인 각각에서 선택된 하나의 글로벌 비트 라인과 제 1 입/출력 경로 사이에 공통 연결된 제 1 라이트 드라이버 및 제 1 센스 앰프, 및
    상기 이븐 글로벌 비트 라인과 상기 오드 글로벌 비트 라인 각각에서 선택된 다른 하나의 글로벌 비트 라인과 제 2 입/출력 경로 사이에 공통 연결된 제 2 라이트 드라이버 및 제 2 센스 앰프를 더 포함하는 상 변화 메모리 장치.
  14. 상 변화 메모리 셀들로 이루어진 복수의 유닛 셀 어레이;
    로우 방향으로 상기 복수의 유닛 셀 어레이에 배치된 복수의 워드 라인;
    상기 복수의 유닛 셀 어레이 중에서 컬럼 방향의 서로 다른 두 개씩의 유닛 셀 어레이들과 번갈아가며 연결되도록 배치되는 오드 글로벌 비트 라인 및 이븐 글로벌 비트 라인;
    하나의 워드 라인을 지정한 로우 어드레스에 응답하여 상기 로우 어드레스에 해당하는 워드 라인을 포함하여 두 개마다 하나씩의 워드 라인을 활성화시키도록 구성되는 로우 디코더;
    컬럼 제어 신호에 따라 상기 오드 글로벌 비트 라인과 상기 이븐 글로벌 비트 라인 각각에서 하나씩을 선택하도록 구성되는 글로벌 컬럼 스위치 블록; 및
    컬럼 어드레스에 따라 상기 컬럼 제어 신호를 생성하도록 구성된 컬럼 디코더를 포함하며,
    상기 오드 글로벌 비트 라인과 상기 이븐 글로벌 비트 라인이 동일한 유닛 셀 어레이에 연결되지 않도록 배치되며,
    상기 상 변화 메모리 셀은 비트 라인과 연결되고, 상기 비트 라인은 상기 오드 글로벌 비트 라인 또는 상기 이븐 글로벌 비트 라인과 연결되는 상 변화 메모리 장치.
  15. 삭제
  16. 삭제
  17. 제 14 항에 있어서,
    상기 오드 글로벌 비트 라인과 상기 이븐 글로벌 비트 라인 각각에서 선택된 하나의 글로벌 비트 라인과 제 1 입/출력 경로 사이에 공통 연결된 제 1 라이트 드라이버 및 제 1 센스 앰프, 및
    상기 오드 글로벌 비트 라인과 상기 이븐 글로벌 비트 라인 각각에서 선택된 다른 하나의 글로벌 비트 라인과 제 2 입/출력 경로 사이에 공통 연결된 제 2 라이트 드라이버 및 제 2 센스 앰프를 더 포함하는 상 변화 메모리 장치.
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