KR100624960B1 - 반도체 메모리 장치 및 이의 패키지 및 이를 이용한메모리 카드 - Google Patents

반도체 메모리 장치 및 이의 패키지 및 이를 이용한메모리 카드 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이의 패키지 및 이를 이용한 메모리 카드에 관한 것으로, 워드라인을 공유하는 다수의 메모리 셀이 페이지를 구성하는 메모리 셀 어레이를 포함하며, 상기 페이지를 선택하기 위한 로우 디코더를 포함하는 적어도 둘 이상의 메모리 칩에 동일 로우 어드레스 신호가 입력되도록 하여 상기 둘 이상의 메모리 칩의 소정 페이지가 동시에 선택되도록 구성되고, 이를 패키징하거나 메모리 카드에 적용함으로써 페이지의 사이즈를 대폭 증대시킬 수 있으며, 각 메모리 칩에 교대로 데이터를 로딩하거나 각 메모리 칩의 데이터를 교대로 출력함으로써 전체적인 프로그램 및 독출 속도를 향상시킬 수 있어 반도체 메모리 장치의 성능을 향상시킬 수 있는 반도체 메모리 장치 및 이의 패키지 및 이를 이용한 메모리 카드가 제시된다.
페이지 사이즈, 로우 디코더, 입출력 핀

Description

반도체 메모리 장치 및 이의 패키지 및 이를 이용한 메모리 카드{Semiconductor memory device and its package and memory card using the same}
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도.
도 2는 본 발명에 따른 반도체 메모리 장치의 메모리 셀 어레이의 구성도.
도 3은 본 발명에 따른 반도체 메모리 장치의 컬럼 어드레스 할당 방법을 설명하기 위한 개략도.
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 로딩 동작의 타이밍도.
도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 동작의 타이밍도.
도 6은 본 발명의 다른 실시 예에 따른 버스트 모드에서의 데이터 출력 동작의 타이밍도.
도 7(a) 및 도 7(b)은 본 발명의 다른 실시 예에 따른 버스트 모드에서의 데이터 출력을 위한 회로의 실시 예.
<도면의 주요 부분에 대한 부호의 설명>
100 및 200 : 제 1 및 제 2 메모리 칩
11 및 12 : 메모리 셀 어레이
13 및 14 : 로우 디코더 15 및 16 : 페이지 버퍼 블럭
17 및 18 : 컬럼 디코더 19 및 20 : 입출력 버퍼
21 : 입출력 핀
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 플래쉬 메모리 또는 DRAM등의 반도체 메모리 장치에서 페이지의 사이즈를 증대시키는 동시에 동작 속도를 향상시킬 수 있는 반도체 메모리 장치에 관한 것이다.
셀에 데이터를 쓰거나 셀에서 데이터를 읽어낼 때 한번에 이루어지는 단위를 페이지(page)라고 한다. NAND형 플래쉬 메모리 소자의 경우 페이지는 하나의 워드라인을 공유하는 다수의 셀들로 구성되며, 페이지의 단위는 512byte에서 최근 2Kbyte로 확대함으로써 단위 시간당 데이터의 처리량을 늘리고 있다.
한편, 셀과 외부와의 데이터 전달 과정에서 중간 처리 역할을 하는 페이지 버퍼에 데이터를 올리는 것을 데이터 로딩이라 하고, 페이지 버퍼에서 데이터를 외부로 출력하는 것을 데이터 출력이라고 할 때 이 각각의 타임 스펙을 tWC, tRC로 대표하여 표현하고 있다. 그런데, 2Kbyte 단위의 페이지에 데이터를 차례로 로딩할 경우 기존의 512byte보다 전체 로딩 시간이 많이 소요될 수 밖에 없어서 tWC 스펙 이 50㎱에서 30㎱로 빠르게 만들어 대응하고 있다. 이를 더 빨리 진행하고자 하면, 페이지 사이즈를 2Kbyte에서 4Kbyte 등으로 늘려야 한다.
그러나, 기존 기술에서는 워드라인을 공유하는 셀의 수가 증가하게 되므로 칩의 구조가 한 방향으로 과도하게 커지게 되어 설계가 어렵게 된다. 또한, 데이터의 로딩 시간이 증가하게 되어 이에 따르는 효율성 저하를 줄이기 위해서는 tWC를 30㎱에서 15∼20㎱ 정도로 줄여야 하므로 이에 따른 설계 부담이 커진다. 그리고, 칩의 전력 소모가 증가하게 되어 이를 관리하기 위한 설계 부담이 가중된다.
본 발명의 목적은 칩의 구조를 한 방향으로 과도하게 커지게 하지 않고 페이지 사이즈를 증가시키면서 데이터 로딩 및 데이터 출력등의 동작 시간을 향상시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 페이지 사이즈를 증가시키면서 데이터 로딩 및 데이터 출력등의 동작 시간을 향상시킬 수 있는 반도체 메모리 장치의 패키지를 제공하는데 있다.
본 발명의 또다른 목적은 페이지 사이즈를 증가시키면서 데이터 로딩 및 데이터 출력등의 동작 시간을 향상시킬 수 있는 반도체 메모리 장치를 이용한 메모리 카드를 제공하는데 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는, 적어도 두 개의 메모리 칩들을 포함하는 반도체 메모리 장치에 있어서, 적어도 두 개의 메모리 칩들 각각은, 다수의 페이지들을 포함하고, 다수의 페이지들 각각이 워드 라인을 공유하는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 로우 어드레스 신호에 따라 다수의 페이지들 중 소정 페이지를 선택하기 위한 로우 디코더; 소정의 페이지의 프로그램 데이터 또는 독출 데이터를 저장하기 위한 페이지 버퍼 블럭; 독출 데이터를 입출력 핀을 통하여 외부로 출력하거나, 또는 입출력 핀을 통하여 외부로부터 프로그램 데이터를 수신하기 위한 입출력 버퍼; 및 컬럼 어드레스 신호에 따라 페이지 버퍼 블럭과 입출력 버퍼를 연결시키기 위한 컬럼 디코더를 포함한다. 바람직하게, 입출력 핀은 적어도 두 개의 메모리 칩들에 의해 공유된다. 반도체 메모리 장치의 프로그램 동작 또는 독출 동작시, 적어도 두 개의 메모리 칩들에 각각 입력되는 로우 어드레스 신호는 서로 동일하고, 적어도 두 개의 메모리 칩들에 각각 입력되는 컬럼 어드레스 신호는 서로 다르며, 적어도 두 개의 메모리 칩들은 서로 교대로 데이터 입출력 동작을 실행한다.
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또한, 본 발명에 따른 반도체 메모리 장치의 패키지는, 적어도 두 개의 메모리 칩들이 전기적으로 연결되어 이루어진 패키지에 있어서, 적어도 두 개의 메모리 칩들 각각은, 다수의 페이지들을 포함하고, 다수의 페이지들 각각이 워드 라인을 공유하는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 로우 어드레스 신호에 따라 다수의 페이지들 중 소정 페이지를 선택하기 위한 로우 디코더; 소정의 페이지의 프로그램 데이터 또는 독출 데이터를 저장하기 위한 페이지 버퍼 블럭; 독출 데이터를 입출력 핀을 통하여 외부로 출력하거나, 또는 입출력 핀을 통하여 외부로부터 프로그램 데이터를 수신하기 위한 입출력 버퍼; 및 컬럼 어드레스 신호에 따라 페이지 버퍼 블럭과 입출력 버퍼를 연결시키기 위한 컬럼 디코더를 포함한다. 바람직하게, 입출력 핀은 적어도 두 개의 메모리 칩들에 의해 공유된다. 반도체 메모리 장치의 프로그램 동작 또는 독출 동작시, 적어도 두 개의 메모리 칩들에 각각 입력되는 로우 어드레스 신호는 서로 동일하고, 적어도 두 개의 메모리 칩들에 각각 입력되는 컬럼 어드레스 신호는 서로 다르다. 적어도 두 개의 메모리 칩들이 서로 다른 컬럼 어드레스 신호의 최하위 바이트 및 제어 신호에 따라, 서로 교대로 데이터 입출력 동작을 실행하도록 구성된다.
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그리고, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 워드라인을 공유하는 다수의 메모리 셀이 하나의 페이지를 구성하고, 다수의 페이지로 구성된 메모리 셀 어레이와, 로우 어드레스 신호에 따라 상기 메모리 셀 어레이의 소정 페이지를 선택하기 위한 로우 디코더와, 상기 선택된 페이지의 프로그램 데이터 또는 상기 선택된 페이지의 독출 데이터를 저장하기 위한 페이지 버퍼 블럭과, 상기 페이지 버퍼 블럭으로부터의 데이터를 외부로 출력하거나 외부로부터의 데이터를 상 기 페이지 버퍼 블럭에 저장하기 위한 입출력 버퍼와, 상기 페이지 버퍼 블럭과 상기 입출력 버퍼를 연결시키기 위한 컬럼 디코더를 포함하여 하나의 메모리 칩이 구성되며, 적어도 둘 이상의 메모리 셀 어레이가 하나의 로우 어드레스 신호를 공통 입력하여 상기 둘 이상의 메모리 셀 어레이의 소정 페이지를 동시에 선택하고, 컬럼 어드레스 신호의 최하위 바이트 및 제어 신호에 따라 상기 적어도 둘 이상의 메모리 셀 어레이의 데이터 입출력 동작이 교대로 실시된다.
한편, 본 발명에 따른 반도체 메모리 장치의 메모리 카드는, 적어도 두 개의 메모리 칩들과 상기 적어도 두 개의 메모리 칩들을 콘트롤하기 위한 콘트롤러를 포함하는 메모리 카드에 있어서, 상기 적어도 두 개의 메모리 칩들 각각은, 다수의 페이지들을 포함하고, 상기 다수의 페이지들 각각이 워드 라인을 공유하는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 로우 어드레스 신호에 따라 상기 다수의 페이지들 중 소정 페이지를 선택하기 위한 로우 디코더; 상기 소정의 페이지의 프로그램 데이터 또는 독출 데이터를 저장하기 위한 페이지 버퍼 블럭; 상기 독출 데이터를 입출력 핀을 통하여 외부로 출력하거나, 또는 상기 입출력 핀을 통하여 외부로부터 상기 프로그램 데이터를 수신하기 위한 입출력 버퍼; 및 컬럼 어드레스 신호에 따라 상기 페이지 버퍼 블럭과 상기 입출력 버퍼를 연결시키기 위한 컬럼 디코더를 포함한다. 바람직하게, 상기 입출력 핀은 상기 적어도 두 개의 메모리 칩들에 의해 공유된다. 상기 반도체 메모리 장치의 프로그램 동작 또는 독출 동작시, 상기 적어도 두 개의 메모리 칩들에 각각 입력되는 상기 로우 어드레스 신호는 서로 동일하고, 상기 적어도 두 개의 메모리 칩들에 각각 입력되는 상기 컬럼 어드레스 신호는 서로 다르다. 상기 적어도 두 개의 메모리 칩들이 서로 다른 상기 컬럼 어드레스 신호의 최하위 바이트 및 제어 신호에 따라, 서로 교대로 데이터 입출력 동작을 실행하도록 구성된다.
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이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도로서, 제 1 및 제 2 메모리 칩(100 및 200)의 로우 디코더(13 및 14)가 동일 로우 어드레스 신호(RA)를 공통적으로 입력하여 메모리 셀 어레이(11 및 12)의 소정 페이지를 동시에 선택하도록 구성된 NAND형 플래쉬 메모리 장치의 구성도이고, 도 2는 메모리 셀 어레이를 구성하는 셀 블럭의 구성도이다. 본 예에서는 두개의 메모리 칩이 동일 로우 어드레스 신호를 공통 입력하는 경우를 설명하였으나, 여기에 국한되지 않고 적어도 두개 이상의 메모리 칩이 동일 로우 어드레스 신호에 따라 동시에 해당 페이지를 선택하도록 하는 경우가 모두 해당된다. 한편, 하나의 메모리 칩에 두개의 메모리 셀 어레이가 하나의 로우 디코더를 공유하도록 설계하고, 이렇게 설계된 적어도 둘 이상의 메모리 셀 어레이에 동일 로우 어드레스 신호가 공통 입력되도록 설계할 수도 있다.
제 1 메모리 칩(100)은 메모리 셀 어레이(11), 로우 디코더(13), 페이지 버퍼 블럭(15), 컬럼 디코더(17) 및 입출력 버퍼(19)를 포함하여 구성되고, 제 2 메모리 칩(200)도 메모리 셀 어레이(12), 로우 디코더(14), 페이지 버퍼 블럭(16), 컬럼 디코더(18) 및 입출력 버퍼(20)를 포함하여 구성된다. 제 1 및 제 2 메모리 칩(100 및 200) 각각의 로우 디코더(13 및 14)는 로우 어드레스 신호(RA)를 공통 입력하여 각각의 메모리 셀 어레이(11 및 12)의 소정 페이지가 동시에 선택되도록 하고, 각각의 컬럼 디코더(17 및 18)는 서로 다른 컬럼 어드레스 신호(CA1 및 CA2)를 입력하며, 또한 동일한 입출력 핀(21)을 공유한다.
제 1 및 제 2 메모리 셀 어레이(11 및 12) 각각은 다수의 셀 블럭(300a 내지 300k)을 포함한다. 하나의 셀 블럭(300a 내지 300k)은 다수의 셀이 직렬 연결된 다수의 셀 스트링(310), 다수의 비트라인(BL), 다수의 워드라인(WL), 셀 스트링(310) 과 비트라인(BL) 사이에 접속된 드레인 선택 트랜지스터(320), 셀 스트링(310)과 공통 소오스 라인 사이에 접속된 소오스 선택 트랜지스터(330)를 포함하여 구성된다. 한편, 하나의 워드라인을 공유하는 다수의 메모리 셀은 페이지(340)를 구성하고, 모든 셀들은 P웰을 공유한다. 그리고, 드레인 선택 트랜지스터(320)는 드레인 선택 라인(DSL)을 공유하고, 소오스 선택 트랜지스터(330)는 소오스 선택 라인(SSL)을 공유한다.
각각의 로우 디코더(13 및 14)는 동일 로우 어드레스 신호(RA)에 따라 소정의 동작을 위해 제 1 및 제 2 메모리 셀 어레이(11 및 12)를 구성하는 소정 셀 블럭의 소정 페이지를 동시에 선택하고, 선택된 페이지에 소정의 동작, 예를들어 프로그램 또는 독출을 위한 소정 전압이 인가되도록 한다.
한편, 페이지 버퍼 블럭(15 및 16)은 선택된 페이지의 프로그램 데이터 또는 선택된 페이지의 독출 데이터를 저장하며, 컬럼 디코더(17 및 18)는 서로 다른 컬럼 어드레스 신호(CA1 및 CA2)에 따라 페이지 버퍼 블럭(15 및 16)과 입출력 버퍼(19 및 20)를 연결시켜 프로그램 데이터 또는 독출 데이터를 전송한다.
상술한 바와 같이 구성되는 본 발명에 따른 반도체 메모리 장치는 프로그램 동작의 경우 입출력 핀(21) 및 입출력 버퍼(19 및 20)를 통해 입력된 데이터가 컬럼 디코더(17 및 18)에 의해 페이지 버퍼 블럭(15 및 16)에 교대로 저장되고, 로우 디코더(13 및 14)에 의해 제 1 및 제 2 메모리 셀 어레이(11 및 12)의 소정 페이지가 선택되면 페이지 버퍼 블럭(15 및 16)에 저장된 데이터가 선택된 페이지에 프로 그램된다.
독출 동작의 경우 로우 디코더(13 및 14)에 의해 제 1 및 제 2 메모리 셀 어레이(11 및 12)의 소정 페이지가 선택되고, 선택된 페이지의 데이터가 페이지 버퍼 블럭(15 및 16)에 저장된 후 컬럼 디코더(17 및 18)에 의해 페이지 버퍼 블럭(15 및 16)에 저장된 데이터가 입출력 버퍼(19 및 20) 및 입출력 핀(21)을 통해 외부로 출력된다.
한편, 본 발명에 따른 반도체 메모리 장치는 모든 명령이 각 메모리 칩에 동시에 입력되게 된다. 따라서, 기본적으로 모든 동작이 동시에 이루어진다. 그러나, 프로그램을 위한 데이터 로딩 동작 또는 독출에 따른 데이터 출력 동작은 제 1 및 제 2 메모리 칩(100 및 200)이 교대로 실시하게 되는데, 예를들어 제 1 메모리 칩(100)에 데이터가 로딩된 후 제 2 메모리 칩(200)에 데이터가 로딩된다. 이는 외부로부터 입력되는 컬럼 어드레스 신호(CA1 및 CA2)가 제 1 및 제 2 메모리 칩(11 및 12)에 교대로 입력되어 실시하게 된다. 이러한 메모리 칩의 선택은 적어도 둘 이상의 메모리 칩을 묶어서 패키징할 때 확장된 외부 컬럼 어드레스에 의해 이루어진다.
도 3은 본 발명에 따른 반도체 메모리 장치의 컬럼 어드레스 할당 방법을 설명하기 위한 개략도로서, 인터리빙 방식의 컬럼 어드레스 할당 방법을 설명하기 위한 것이다.
어느 메모리 칩을 선택할 것인가는 컬럼 어드레스의 최하위 바이트들의 조합 으로 결정한다. 이는 각 메모리 칩이 차례대로 어드레스를 할당받는 것을 의미한다. 예를들어, 상기한 제 1 및 제 2 메모리 칩으로 구성된 반도체 메모리 장치의 경우 제 1 메모리 칩의 0번 어드레스, 제 2 메모리 칩의 0번 어드레스, 제 1 메모리 칩의 1번 어드레스, 제 2 메모리 칩의 1번 어드레스등과 같이 제 1 및 제 2 메모리 칩에 교대로 순차적인 어드레스를 할당하는 인터리빙 방식으로 컬럼 어드레스를 할당한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 로딩 동작의 타이밍도이다.
상기한 바와 같이 컬럼 어드레스의 최하위 바이트를 조합하여 어느 메모리 칩에 데이터를 프로그램할 것인지를 결정하게 된다. 즉, 최하위 컬럼 어드레스와 외부 쓰기 인에이블 신호(WE)를 조합하여 임의의 메모리 칩에 프로그램을 위한 신호를 생성하게 된다. 예를들어 제 1 메모리 칩이 먼저 선택되는 경우를 설명하면 다음과 같다. 제 1 메모리 칩에 프로그램하기 위한 제 1 데이터(A)와 제 2 메모리 칩에 프로그램하기 위한 제 2 데이터(B)가 교대로 입력되고, 외부 쓰기 인에이블 신호(WE)의 한 클럭의 폴링 에지(falling edge)에서 제 1 메모리 칩의 내부 쓰기 인에이블 신호(AWE)가 동기하여 제 1 데이터(A)가 제 1 메모리 칩에 로딩된다. 이에 반해, 외부 쓰기 인에이블 신호(WE)의 다음 주기의 클럭의 폴링 에지에서 제 2 메모리 칩의 내부 쓰기 인에이블 신호(BWE)가 동기하여 제 2 데이터(B)가 제 2 메모리 칩에 로딩된다. 즉, 외부 쓰기 인에이블 신호(WE)의 폴링 에지마다 제 1 및 제 2 메모리 칩에 프로그램 데이터가 순서적으로 로딩된다. 한편, 외부 쓰기 인에이블 신호(WE)의 폴링 에지에 동기하여 프로그램된 경우를 설명하였지만, 외부 쓰기 인에이블 신호(WE)의 라이징 에지에 동기하여 프로그램되는 경우도 가능하다. 이와 같은 프로그램 동작은 외부 데이터가 2번 입력될 때 제 1 및 제 2 메모리 칩 각각은 실제로 1번씩만 데이터가 입력되므로 데이터 입력 시간은 2배로 느리게 진행할 수 있다. 따라서, 실제 외부에서의 데이터 입력은 각 단위 칩의 데이터 입력 스펙보다 2배 빠르게 입력할 수 있다.
도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 동작의 타이밍도이다.
상기한 바와 같이 컬럼 어드레스의 최하위 바이트들을 조합하여 어느 메모리 칩의 데이터를 독출할 것인지를 결정하게 된다. 즉, 최하위 컬럼 어드레스와 외부 독출 인에이블 신호(RE)를 조합하여 임의의 메모리 칩의 데이터를 독출하기 위한 신호를 생성하게 된다. 예를들어 외부 독출 인에이블 신호(RE)의 로우 구간에서 제 1 메모치 칩의 내부 독출 인에이블 신호(ARE)가 동기하여 제 1 메모리 칩의 제 1 데이터(A)가 출력된다. 이에 반해, 외부 독출 인에이블 신호(RE)의 다음 클럭의 로우 구간에서 제 2 메모리 칩의 내부 독출 인에이블 신호(BRE)가 동기하여 제 2 메모리 칩의 제 2 데이터(B)가 출력된다. 즉, 외부 독출 인에이블 신호(RE)의 로우 구간마다 제 1 메모리 칩의 제 1 데이터와 제 2 메모리 칩의 제 2 데이터가 반복적으로 출력하게 된다. 한편, 외부 독출 인에이블 신호(RE)의 로우 구간에 동기하여 독출되는 경우를 설명하였지만, 외부 독출 인에이블 신호(RE)의 하이 구간에 동기하여 독출되는 경우도 가능하다. 이러한 동작은 제 1 메모리 칩의 출력 버퍼와 제 2 메모리 칩의 출력 버퍼가 동시에 구동되면 서로 다른 데이터가 경쟁하게 되는 경우가 발생하고, 이에 따라 과다한 전류 소모와 데이터 왜곡이 발생할 수 있으므로 출력 버퍼가 구동되는 시간이 중첩되지 않도록 해야 한다.
도 6은 본 발명에 따른 데이터 출력을 위한 동작 파형도의 다른 실시 예를 나타낸 것으로, 플래쉬 메모리 소자, DRAM등에서 버스트 모드(burst mode)로 데이터를 출력할 경우에 각 메모리 칩이 교대로 선택되도록 하는 방법을 설명하기 위한 것이다.
연속되는 다량의 데이터를 입출력하는 버스트 모드(burst mode)로 동작시킬 경우에는 컬럼 어드레스 신호를 외부에서 인가하지 않을 수 있다. 버스트 모드(burst mode)에서는 프로그램시에는 쓰기 인에이블 신호(WE)에 따라 동작되고, 독출시에는 독출 인에이블 신호(RE)에 따라 동작하게 되는데, 적어도 둘 이상의 메모리 칩이 교대로 선택되도록 한다. 각 메모리 칩은 쓰기 인에이블 신호(WE)나 독출 인에이블 신호(RE)를 교대로 입력하게 되는데, 다른 메모리 칩이 동작하는 구간에서는 신호를 무시하고 내부 동작이 일어나지 않도록 한다. 그럼, 버스트 모드에서 메모리 칩이 교대로 선택되도록 하기 위한 방법을 설명하면 다음과 같다.
규정상 특별한 스타트 어드레스(start address)를 입력하지 않을 경우의 디폴트(default)는 첫번째 어드레스이므로 제 1 메모리 칩의 첫번째 어드레스부터 선택된다. 따라서, 제 2 메모리 칩은 첫번째 쓰기 인에이블 신호(WE) 또는 독출 인에이블 신호(RE)를 무시하고, 두번째 쓰기 인에이블 신호(WE) 또는 독출 인에이블 신호(RE)부터 동작하게 한다. 임의의 로우 어드레스부터 버스트 모드로 동작할 경우에는 명령을 입력할 때 로우 어드레스를 입력하게 된다. 이때 로우 어드레스의 최하위 어드레스가 0이냐 1이냐에 따라 첫번째 어드레스가 일치하는 메모리 칩이 제 1 메모리 칩인지 제 2 메모리 칩인지가 결정된다. 다음 쓰기 인에이블 신호(WE) 또는 다음 독출 인에이블 신호(RE)가 동기하는 방법은 전술한 경우와 동일하다. 첫번째 어드레스가 일치된 메모리 칩부터 선택되어 다수의 메모리 칩이 교대로 선택된다.
두개의 메모리 칩으로 구성된 반도체 장치에서 독출 인에이블 신호(RE)를 변형하여 각 메모리 칩에 맞게 만드는 회로의 구현 예를 도 7(a) 및 도 7(b)에 나타내었다. 독출 인에이블 신호(RE)의 주기를 2배로 하여 지연 독출 인에이블 신호(RE_DEL)를 생성하고, 독출 인에이블 신호(RE)와 지연 독출 인에이블 신호(RE_DEL)를 OR 게이트의 입력으로 하여 각 메모리 칩에 필요한 제 1 독출 인에이블 신호(RE1)를 생성한다. 또한, 독출 인에이블 신호(RE)와 지연 독출 인에이블 신호(RE_DEL)가 인버터에 의해 반전된 신호를 OR 게이트의 입력으로 하여 제 2 독출 인에이블 신호(RE2)를 생성한다. 첫번째 어드레스가 일치한 메모리 칩, 즉 버스트가 시작되는 메모리 칩에서 제 1 독출 어드레스 신호(RE1)를 생성하는 회로가 구성되고, 반대쪽에 제 2 독출 어드레스 신호(RE2)를 생성하는 회로가 구성되도록 한다. 이는 쓰기 인에이블 신호(WE)에도 동일하게 적용될 수 있다.
한편, 본 발명의 다른 실시 예로서 본 발명에 따른 적어도 둘 이상의 메모리 칩을 하나의 패키지로 구성하고, 적어도 둘 이상의 메모리 칩이 하나의 로우 어드레스 신호를 공통 입력하여 둘 이상의 메모리 칩의 소정 페이지를 동시에 선택하도록 구성할 수 있다.
또한, 본 발명의 또다른 실시 예로서 메모리 칩과 메모리 칩을 제어하는 콘트롤러로 구성되는 메모리 카드에서 적어도 둘 이상의 메모리 칩이 하나의 로우 어드레스 신호를 공통 입력하여 적어도 둘 이상의 메모리 칩의 소정 페이지를 동시에 선택하고, 컬럼 어드레스 신호의 최하위 바이트 및 제어 신호에 따라 적어도 둘 이상의 메모리 칩의 데이터 입출력 동작이 교대로 실시되도록 구성할 수 있다.
상술한 바와 같이 본 발명에 의하면 적어도 둘 이상의 메모리 칩이 동일한 로우 어드레스 신호를 입력하고, 컬럼 어드레스 신호의 최하위 바이트 또는 제어 신호에 따라 교대로 선택되도록 하며, 입출력 핀을 공유하도록 반도체 메모리 장치를 구성하고, 이를 패지징함으로써 페이지의 사이즈를 대폭 증대시킬 수 있으며, 각 메모리 칩에 차례로 데이터를 로딩하거나 각 메모리 칩의 데이터를 차례로 출력함으로써 프로그램 및 독출 속도를 향상시킬 수 있어 반도체 메모리 장치의 성능을 향상시킬 수 있다.

Claims (13)

  1. 적어도 두 개의 메모리 칩들을 포함하는 반도체 메모리 장치에 있어서,
    상기 적어도 두 개의 메모리 칩들 각각은,
    다수의 페이지들을 포함하고, 상기 다수의 페이지들 각각이 워드 라인을 공유하는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    로우 어드레스 신호에 따라 상기 다수의 페이지들 중 소정 페이지를 선택하기 위한 로우 디코더;
    상기 소정의 페이지의 프로그램 데이터 또는 독출 데이터를 저장하기 위한 페이지 버퍼 블럭;
    상기 독출 데이터를 입출력 핀을 통하여 외부로 출력하거나, 또는 상기 입출력 핀을 통하여 외부로부터 상기 프로그램 데이터를 수신하기 위한 입출력 버퍼; 및
    컬럼 어드레스 신호에 따라 상기 페이지 버퍼 블럭과 상기 입출력 버퍼를 연결시키기 위한 컬럼 디코더를 포함하고,
    상기 입출력 핀은 상기 적어도 두 개의 메모리 칩들에 의해 공유되고,
    상기 반도체 메모리 장치의 프로그램 동작 또는 독출 동작시, 상기 적어도 두 개의 메모리 칩들에 각각 입력되는 상기 로우 어드레스 신호는 서로 동일하고, 상기 적어도 두 개의 메모리 칩들에 각각 입력되는 상기 컬럼 어드레스 신호는 서로 다르며, 상기 적어도 두 개의 메모리 칩들은 서로 교대로 데이터 입출력 동작을 실행하는 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 프로그램 동작 또는 상기 독출 동작시, 상기 적어도 두 개의 메모리 칩들은 서로 다른 상기 컬럼 어드레스 신호들의 최하위 바이트 및 제어 신호에 따라 교대로 선택되어, 상기 데이터 입출력 동작을 교대로 실행하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 프로그램 동작 또는 상기 독출 동작이 버스트(burst) 모드로 실행될 때, 상기 적어도 두 개의 메모리 칩들의 상기 커맨드 디코더들에는 상기 컬럼 어드레스 신호가 입력되지 않고, 상기 적어도 두 개의 메모리 칩들은 제어 신호와, 상기 제어 신호의 주기를 늘린 변형된 제어 신호를 조합한 신호에 따라 교대로 선택되어, 상기 데이터 입출력 동작을 교대로 실행하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 적어도 두 개의 메모리 칩들은 동일한 명령을 동시에 수신하고, 상기 명령에 대응하는 동작을 동시에 수행하되, 상기 데이터 입출력 동작을 교대로 수행하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 적어도 두 개의 메모리 칩들의 상기 입출력 버퍼들은, 데이터 입출력시 상기 입출력 버퍼들이 동시에 인에이블되지 않도록 발생되는 내부 쓰기 인에이블 신호들 또는 내부 독출 인에이블 신호들의 폴링 에지들 또는 라이징 에지들에 각각 동기하여 동작하고,
    상기 내부 쓰기 인에이블 신호들은 외부 쓰기 인에이블 신호에 동기하고, 상기 내부 독출 인에이블 신호들은 외부 독출 인에이블 신호에 동기하는 반도체 메모리 장치.
  8. 제 4 항 또는 제 5 항에 있어서, 상기 제어 신호는 상기 적어도 두 개의 메모리 칩들 내부에 각각 구성된 회로에 의해 생성되는 반도체 메모리 장치.
  9. 워드라인을 공유하는 다수의 메모리 셀이 하나의 페이지를 구성하고, 다수의 페이지로 구성된 메모리 셀 어레이;
    로우 어드레스 신호에 따라 상기 메모리 셀 어레이의 소정 페이지를 선택하기 위한 로우 디코더;
    상기 선택된 페이지의 프로그램 데이터 또는 상기 선택된 페이지의 독출 데이터를 저장하기 위한 페이지 버퍼 블럭;
    상기 페이지 버퍼 블럭으로부터의 데이터를 외부로 출력하거나 외부로부터의 데이터를 상기 페이지 버퍼 블럭에 저장하기 위한 입출력 버퍼; 및
    상기 페이지 버퍼 블럭과 상기 입출력 버퍼를 연결시키기 위한 컬럼 디코더를 포함하여 하나의 메모리 칩이 구성되며,
    적어도 둘 이상의 메모리 셀 어레이가 하나의 로우 어드레스 신호를 공통 입력하여 상기 둘 이상의 메모리 셀 어레이의 소정 페이지를 동시에 선택하고, 컬럼 어드레스 신호의 최하위 바이트 및 제어 신호에 따라 상기 적어도 둘 이상의 메모리 셀 어레이의 데이터 입출력 동작이 교대로 실시되는 반도체 메모리 장치.
  10. 적어도 두 개의 메모리 칩들이 전기적으로 연결되어 이루어진 패키지에 있어서,
    상기 적어도 두 개의 메모리 칩들 각각은,
    다수의 페이지들을 포함하고, 상기 다수의 페이지들 각각이 워드 라인을 공유하는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    로우 어드레스 신호에 따라 상기 다수의 페이지들 중 소정 페이지를 선택하기 위한 로우 디코더;
    상기 소정의 페이지의 프로그램 데이터 또는 독출 데이터를 저장하기 위한 페이지 버퍼 블럭;
    상기 독출 데이터를 입출력 핀을 통하여 외부로 출력하거나, 또는 상기 입출력 핀을 통하여 외부로부터 상기 프로그램 데이터를 수신하기 위한 입출력 버퍼; 및
    컬럼 어드레스 신호에 따라 상기 페이지 버퍼 블럭과 상기 입출력 버퍼를 연결시키기 위한 컬럼 디코더를 포함하고,
    상기 입출력 핀은 상기 적어도 두 개의 메모리 칩들에 의해 공유되고,
    상기 반도체 메모리 장치의 프로그램 동작 또는 독출 동작시, 상기 적어도 두 개의 메모리 칩들에 각각 입력되는 상기 로우 어드레스 신호는 서로 동일하고, 상기 적어도 두 개의 메모리 칩들에 각각 입력되는 상기 컬럼 어드레스 신호는 서로 다르며,
    상기 적어도 두 개의 메모리 칩들이 서로 다른 상기 컬럼 어드레스 신호의 최하위 바이트 및 제어 신호에 따라, 서로 교대로 데이터 입출력 동작을 실행하도록 구성된 반도체 메모리 장치의 패키지.
  11. 제 10 항에 있어서, 상기 적어도 두 개의 메모리 칩들에 의해 공유되는 어드레스 핀 및 제어 핀을 더 포함하는 반도체 메모리 장치의 패키지.
  12. 적어도 두 개의 메모리 칩들과 상기 적어도 두 개의 메모리 칩들을 콘트롤하기 위한 콘트롤러를 포함하는 메모리 카드에 있어서,
    상기 적어도 두 개의 메모리 칩들 각각은,
    다수의 페이지들을 포함하고, 상기 다수의 페이지들 각각이 워드 라인을 공유하는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    로우 어드레스 신호에 따라 상기 다수의 페이지들 중 소정 페이지를 선택하기 위한 로우 디코더;
    상기 소정의 페이지의 프로그램 데이터 또는 독출 데이터를 저장하기 위한 페이지 버퍼 블럭;
    상기 독출 데이터를 입출력 핀을 통하여 외부로 출력하거나, 또는 상기 입출력 핀을 통하여 외부로부터 상기 프로그램 데이터를 수신하기 위한 입출력 버퍼; 및
    컬럼 어드레스 신호에 따라 상기 페이지 버퍼 블럭과 상기 입출력 버퍼를 연결시키기 위한 컬럼 디코더를 포함하고,
    상기 입출력 핀은 상기 적어도 두 개의 메모리 칩들에 의해 공유되고,
    상기 반도체 메모리 장치의 프로그램 동작 또는 독출 동작시, 상기 적어도 두 개의 메모리 칩들에 각각 입력되는 상기 로우 어드레스 신호는 서로 동일하고, 상기 적어도 두 개의 메모리 칩들에 각각 입력되는 상기 컬럼 어드레스 신호는 서로 다르며,
    상기 적어도 두 개의 메모리 칩들이 서로 다른 상기 컬럼 어드레스 신호의 최하위 바이트 및 제어 신호에 따라, 서로 교대로 데이터 입출력 동작을 실행하도록 구성된 메모리 카드.
  13. 제 12 항에 있어서, 상기 적어도 두 개의 메모리 칩들은 동일한 명령을 동시에 수신하고, 상기 명령에 대응하는 동작을 동시에 수행하되, 상기 데이터 입출력 동작을 교대로 수행하는 메모리 카드.
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