JPH09231764A

JPH09231764A - バーストカウンタ回路及びその動作方法

Info

Publication number: JPH09231764A
Application number: JP9005659A
Authority: JP
Inventors: A Raishinga Mark; エイ．ライシンガーマーク
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1996-01-19
Filing date: 1997-01-16
Publication date: 1997-09-05
Also published as: US5805523A

Abstract

(57)【要約】（修正有）【課題】回路動作を高速化させる。【解決手段】デコードされたアドレス信号を格納する
スレーブラッチ１０２の出力は、列選択信号であり、カ
ウンタとして接続されているスレーブラッチ回路の形態
に構成される。スレーブラッチ１０２の各々は、レジス
タとして取扱われ、４個のスレーブラッチが結合され
て、スレーブラッチ回路がクロック動作される場合に、
逐次的なアドレスがカウントアップ又はカウントダウン
で選択されることを可能としている。更に、バーストカ
ウンタ制御回路３０がカウンタを選択的に制御してイン
ターリーブモード又はカウントアップモードでカウント
を発生させる。アドレスの最小桁ビットは、バースト制
御回路内に格納され、インターリーブモードで動作する
場合に、カウントがアップカウントであるべきか、又は
ダウンカウントであるべきかを表わす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バーストカウンタ
回路及びその動作方法に関するものであって、更に詳細
には、マスターラッチがアドレス情報を格納し且つスレ
ーブラッチがデコードしたアドレス情報を格納すると共
に列選択信号を出力するバーストカウンタ回路に関する
ものである。

【０００２】

【従来の技術】同期型バーストＳＲＡＭがよりポピュラ
ーなものとなると、性能を改善するための市場からの圧
力が増加する。性能増加の一部はデータのパイプライン
化により得られている。データのパイプライン化はデー
タをユーザへ供給する速度を増加させるが、それは、サ
イクル時間の速度を増加させるものではなく、又メモリ
アレイ内の特定のアドレス内へ又はそれからデータを取
るために必要とする全体的な時間を短縮させるものでは
ない。

【０００３】データをメモリから読出す速度を増加させ
る１つの公知の技術は、新たなアドレスを入力すること
を必要とすることなしにクロックの制御下において入力
及びメモリアドレスをインクリメントさせるバーストカ
ウンタを使用することである。前のバーストＳＲＡＭ
は、アドレス信号がアドレスデコーダ回路へ入力される
前にアドレス信号を操作するバーストカウンタを使用し
ていた。従来技術においては、バーストカウンタの出力
はアドレスデコーダへパスされていた。このタイプのバ
ーストカウンタは、メモリコアに対して又は同期型デコ
ーダに対して何等顕著な変化を必要とすることなしに、
既存の同期型構成のものの前部へ容易に取付けることが
可能なものである。この技術を使用して、メモリは行及
び列を選択するために公知で且つ信頼性のあるデコーダ
回路を使用することが可能である。このアプローチの１
つの欠点は、全てのアドレス遷移がデコーダを介して伝
搬せねばならないということである。デコータを介して
アドレス信号が伝搬することの可能な速度はより高速な
サイクル時間における制限的要因となる場合がある。

【０００４】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したバーストカウンタ回路及びその動
作方法を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明の原理によれば、
入力アドレス情報がラッチ内に格納される前に可及的に
アドレス選択経路の下流側に伝搬される。列アドレスが
入力バッファへ提供される。該列アドレスはマスターラ
ッチ回路内に保持される。該列アドレスは、更に、アド
レスプレデコーダ及びアドレスデコーダを介して伝搬
し、デコードされたアドレス信号を与える。デコードさ
れたアドレス信号は、新たなメモリ位置へアクセスする
ためにバーストカウンタによって直接的にクロック動作
され且つ操作される。従って、メモリアレイ内の付加的
な列へアクセスする前にデコーダを介して新たなアドレ
ス位置を伝搬させる時間が節約される。本回路は、新た
なアドレス情報を供給し且つデコーダを介して伝搬させ
るよりも一層高速でデータを書込むか又はそれからデー
タを読み取るためにメモリ内の個々の位置をアクセスす
ることを可能としている。

【０００６】好適実施例においては、デコードされたア
ドレス信号がスレーブラッチ内に格納される。該スレー
ブラッチの出力は列選択信号である。該スレーブラッチ
はカウンタとして接続されているスレーブラッチ回路の
形態に構成されている。該スレーブラッチの各々はレジ
スタとして取扱われ且つ４個のスレーブラッチを結合さ
せて該スレーブラッチ回路がクロック動作される場合に
逐次的なアドレスをカウントアップ又はカウントダウン
の形態で選択することを可能とする。更に、バーストカ
ウンタ制御回路が該カウンタを選択的に制御してインタ
ーリーブモード又はカウントアップモードにおいてカウ
ントを発生する。該アドレスの最小桁ビットはバースト
制御回路内に格納され、インターリーブモードで動作す
る場合に該カウントがアップカウントであるべきか又は
ダウントカウントであるべきかを表わす。

【０００７】本発明の効果としては、新たなアドレスク
ロックをバーストインクリメントカウンタクロックと同
時に活性化させることは必要ではなく且つ新たなアドレ
ス情報がチップへ供給されるものではないということで
ある。このことは新たな列選択信号が極めて高速でメモ
リ内へクロック動作されることを可能とし、信号が種々
のアドレスバッファ及びデコード回路を介して伝搬する
のに必要な時間を待機することなしに、逐次的に列ビッ
ト線をアクセスすることが可能である程度に迅速に行な
うことを可能としている。この技術を使用した場合に
は、バーストカウンタ制御下で動作する場合に、アドレ
ス入力セットアップと関連するサイクル時間は回避され
る。

【０００８】本発明の１つの利点は、選択回路がデータ
の書込又はデータの読取のいずれかを可能とするという
ことである。スタート即ち最初の書込アドレスを選択
し、次いで内部バースト制御回路の制御下において多数
のアドレスを逐次的に書込むことによって、データを極
めて高速で書込むことが可能である。更に、データは、
バースト制御回路の制御下において逐次的に夫々の位置
から読出すことが可能である。

【０００９】

【発明の実施の形態】図１はメモリアレイ５２を有する
メモリ装置５０を示している。メモリアレイ５２は複数
個のメモリアレイブロック５４へ細分化されている。該
メモリアレイは設計に従って所望数のメモリアレイブロ
ックへ細分化されている。例えば、８個のブロック、９
個のブロック又は１６個のブロックとすることがアレイ
ブロックの一般的な数である。一実施例においては、図
１に示したように、３２個のメモリアレイブロック５４
が設けられている。これら３２個のブロックは４個の象
限へグループ化されており、各象限は８個のブロックを
有している。メモリ装置５０上には４個の象限が存在し
ている。

【００１０】各メモリアレイブロック５４と関連して夫
々のブロック入力／出力回路５６及びワード線駆動回路
５８が設けられている。一実施例においては、２個のメ
モリブロックに対するワード線駆動回路５８が２個の隣
接するメモリブロック５４の間の単一領域内に位置され
ている。一方、それは装置５０の中央又は周辺領域内に
位置させることも可能である。該アレイ内のセルへアク
セスするためのその他の回路、例えば行及び列デコー
ダ、入力／出力バッファ及びセンスアンプが、ブロック
Ｉ／Ｏ回路５６、装置５０上の中央領域６０及び６２及
びその他の部分内に必要に応じて位置されている。デー
タ入力／出力ピン、電圧供給線、アドレス線及びメモリ
装置５０にとって必要なその他の電気的接続のために、
チップの周辺領域に複数個のボンディングパッド６４が
設けられている。

【００１１】図２及び３はメモリ装置５０上に存在する
種々の回路に対するブロック図を示している。メモリア
レイ５４の各ブロックはその個別的なブロックに対しデ
ータを供給し且つそれからデータを受取るための回路が
設けられている。一実施例においては、図２及び３の回
路は各ブロック５４に対して設けられており、従って単
一の装置５０上に３２個のこのような回路が設けられて
いる。一方、当業者にとって明らかなように、２個のブ
ロック５０の間で共用することの可能な回路の場合に
は、単に１６個のこのような回路が必要とされるに過ぎ
ない。一実施例においては、メモリ装置５０は同時的に
３２ビットのデータを受取ることが可能であり且つ同時
的に３２ビットのデータを出力することが可能である。
従って、３２ビットのデータを同時的に入力及び出力す
ることを必要とする全ての回路が設けられており、例え
ば３２個の入力／出力バッファ等が設けられている。こ
れら３２ビットは、３２個のブロックの各々において１
個のメモリセルを同時的にアクセスすることによって与
えるか、又は、１つの象限内における１個のブロック内
において８個のメモリセルへアクセスし且つ各象限内に
おいて１個ずつ４個のブロックへ同時的にアクセスする
ことによって与えることが可能である。従って、図２及
び図３に示した回路は、メモリアレイ５４の各個別的な
ブロックに対して設けられており、且つ１ビットバス、
８ビットバス、４ビットバス等を有することが可能であ
る。

【００１２】図２に示したように、データ信号線２７は
データを受取り且つデータを入力バッファ６８へ供給す
る。データ入力バッファ６８は信号線７０上にデータ−
補元ＤＣ及び信号線７２上にデータ−真ＤＴを出力す
る。該入力バッファは図６Ａを参照して更に詳細に説明
する。

【００１３】書込ドライバ７５はデータを受取り且つ信
号線書込ビット−補元ＷＢＣ７４及び書込ビット−真Ｗ
ＢＴ６上にデータを出力する。データ入力バッファも書
込まれたデータを出力バッファ９８に対してライン９７
上に出力する。

【００１４】信号線ＷＢＣ７４及びＷＢＴ７６は列選択
回路７８へ入力を与える。列選択回路７８は、メモリア
レイへの書込を行なうために、ビット線−補元ＢＬＣ８
０及びビット線−真ＢＬＴ８２上にデータを出力する。
バーストカウンタ４３はメモリアレイブロック５４内の
特定のビット線をアドレスするために、列選択信号を直
接的に列選択回路７８へ出力する。ＢＬＣ線８０及びＢ
ＬＴ線８２は図３に示したようにメモリアレイブロック
５４へ接続している。ＷＢＣ及びＷＢＴ信号線７４及び
７６はリセット制御回路８４へ接続しており、リセット
制御回路８４は信号線リセット８６及びリセット＿（リ
セットＰ）８８を出力する。

【００１５】列選択回路７８は図１１を参照して更に詳
細に説明するようにメモリアレイブロック５４へデータ
を書込み且つそれからデータを読み取る制御を行なうた
めの付加的な入力信号を受取る。

【００１６】読取ビット−補元ＲＢＣ９０及び読取ビッ
ト−真ＲＢＴ９２信号線は列選択回路７８からの出力を
受取り本回路が読取モードにある場合に読取ビットデー
タを担持する。ＲＢＣ９０及びＲＢＴ９２はセンスアン
プ回路９４へ入力を与え、センスアンプ回路９４は当該
技術分野において公知の態様で読取データを検知すべく
動作する。

【００１７】図３はメモリアレイブロック５４と関連す
る付加的な回路のブロック図を示している。特に、アド
レスデコーダ１０２はアドレス情報を受取り且つアドレ
ス情報をワード線及びブロック選択ラッチ回路１０４へ
出力する。入力バッファ１０６、偶数／奇数行アドレス
ドライバ１０８、ワード線選択回路１１０を含む付加的
なアドレスデコード回路は該アドレスデコード回路の一
部である。該ワード線選択回路はローカルワード線ドラ
イバ回路１１２へ信号を供給し、ローカルワード線ドラ
イバ回路１１２は図３に示したようにメモリアレイブロ
ック５４の個々のワード線を駆動するための信号を出力
する。理解されるように、列アドレスに対して適宜のア
ドレスデコーダ回路が設けられており、従って個々のメ
モリセルへアクセスすることが可能である。メモリ装置
５０のテストを行なうことを可能とするためにテストモ
ード論理１１４も設けられている。当該技術分野におい
て公知の如く、図３のブロックに対して何らかの許容可
能な回路を使用することが可能である。

【００１８】図２及び３に示したブロックの各々に対す
る詳細な回路は、このような機能を実現するために現在
使用可能な従来の回路を使用して実現することが可能で
ある。本発明の詳細な特徴は、図４Ａ及び４Ｂを参照す
ることにより、且つ図５−１３Ａ及び１３Ｂにおける本
発明を実施するために示した特定の詳細な回路を参照す
ることにより最もよく理解される。

【００１９】１つの変形実施例によれば、図４Ａに示し
た回路は、本発明の原理に基づいてバーストカウンタ回
路の異なる接続を与えるべく修正されている。列アドレ
ス入力バッファ１０は、入力ピンから直接列アドレスを
受取る。列アドレス入力バッファ１０はそのデータをＯ
ＵＴＣの記号を付した線１２上に出力し、その線１２は
列アドレスドライバ１４へ入力を与える。列アドレスド
ライバは列アドレスバス１２上に供給される各アドレス
に対応して真及び補元アドレス信号を発生する。これら
は、ＣＡｘＴの記号を付した線１８上の真列アドレス
ｘ、及びＣＡｘＣの記号を付した線１６上の補元列アド
レスｘを包含している。本実施例においては、ｘは０乃
至３の数字である。何故ならば、１つのグループ内の１
６個の列を選択するためにデコードされる４個のアドレ
スが存在しているからである。列アドレス信号、真及び
補元、が列プレデコーダ２０へ入力される。列アドレス
信号もバーストコントローラ３０へ入力される。好適実
施例においては、特定の信号線１８上においてＸ＝０で
あり、それはバーストコントローラ３０へ供給され、従
ってバーストコントローラ３０は現在の列アドレスから
最小桁アドレスビットを受取る。この構成の詳細につい
ては図１０を参照して説明する。バーストコントローラ
３０はバーストカウンタ４０を制御するために１つのグ
ループとして３８として示した複数本の線上に多数の制
御信号を出力する。

【００２０】列プレデコーダ２０は線１８及び１６上の
信号を受取り且つライン２２上においてＹｘの記号を付
した部分的にデコードされたアドレス情報を出力する。
この部分的にデコードされたアドレス情報は列デコーダ
２４へ入力される。デコードされたアドレスデータは該
列デコーダによって線２６上に出力され且つバーストカ
ウンタ４０へ入力される。バーストカウンタ４０は線１
３０上に列選択信号を出力し、線１３０は列選択回路７
８へ入力を与える。図４Ａに示したように、列選択回路
７８は図２に示したものと同じである。

【００２１】これは、図２にも示した線８０及び８２を
介してメモリアレイへデータを書込むか又はメモリアレ
イからデータを読取るためにアドレスが追従する経路で
ある。データがアレイから読取られると、それは読取ビ
ット−真線９２及び読取ビット−補元線９０上に出力さ
れセンスアンプ９４によって検知される。

【００２２】図４Ａに示したようにバーストコントロー
ラ３０は、列プレデコーダ２０が列アドレス情報を受取
るのと同時的に列アドレスドライバ１４から列アドレス
情報を直接受取るべく結合されている。バーストコント
ローラ３０はバーストカウンタ４０へ結合されたままで
ありバースタカウンタ４０を制御するために線３８上に
制御信号を発生するが、デコードされた列アドレス情報
を受取る代わりに、バーストコントローラは直接的に列
アドレス情報を受取る。更に、別の実施例においては、
図４Ｂを参照してより詳細に説明するように、バースト
コントローラはプレデコーダ２０へ結合されており且つ
第一段階のプレデコードされたアドレス情報を受取る。
バーストコントローラは線２２上で受取られるプレデコ
ードされた列アドレス情報Ｙｘから元の列アドレス信号
を再確立するためのエンコーダ回路を有している。バー
ストコントローラは線３８上に信号を出力して本明細書
においてより詳細に説明するようにバーストカウンタを
制御する。

【００２３】更に別の実施例によれば、バーストコント
ローラ３０は列デコーダ２４からの出力を受取り且つイ
ンターリーブモードで動作している場合にインターリー
ブ方向を決定するために該信号を再コード化すべく結合
されている。

【００２４】図４Ｂは本発明の１つの好適実施例の詳細
なブロック図である。列アドレス信号１０１が個々のア
ドレス線９８上を入力バッファマスターラッチ回路１０
３へ入力される。この入力バッファマスターラッチ回路
は多数のバッファ及びマスターラッチ回路１０４から構
成されており且つ図４Ａの列アドレス入力バッファ１０
によって表わされている。入力バッファ及びマスターラ
ッチ回路１０３の出力は列アドレスドライバ回路１０５
への入力であり、該回路１０５は個別的なドライバ１０
６から構成されており且つ図４Ａの列アドレスドライバ
１４へ対応している。ドライバ１０５の列アドレスの出
力は列アドレスプレデコーダ回路１０７へ入力され、回
路１０７はプレデコーダ１１０から構成されており且つ
図４Ａにおいて列プレデコーダ２０としてブロック形態
で示されている。列アドレスプレデコーダ１０７の出力
は列アドレスデコーダ回路１０９への入力である。バー
ストコントローラ３０は該列アドレスプレデコーダの出
力を受取る。列アドレスデコーダ回路１０９の出力は、
個々のデコーダ１００からスレーブラッチ回路１１１へ
の入力である。スレーブラッチ回路１１１は図４Ａにお
けるバーストカウンタ４０内に設けられている。スレー
ブラッチ回路１１１は、該スレーブラッチ及び該列から
線１３０上に出力される複数個の列信号のうちの選択し
た１つの上に列選択信号１３０を出力する。これらの個
別的な列線は、従って、図２、４Ａ、１１の列選択線１
３０に対応している。個々のスレーブラッチ１０２の各
々は線１１２によって隣接するスレーブラッチへ接続さ
れている。一番上のラッチ１０２は図示されているよう
に一番下のラッチ１０２と接続されている。

【００２５】列アドレスプレデコーダ回路１０７の出力
は線１０４上のバーストコントローラ３０への入力であ
り、且つバーストコントローラ３０は、以下に詳細に説
明するように、例えマスターラッチ内のアドレスが変化
しない場合であっても、スレーブラッチの制御下におい
てメモリアレイ内の種々の列の選択を制御するために線
１０８を介してスレーブラッチ回路１１１へ信号を出力
する。

【００２６】図４Ｂに示したように、列アドレス回路は
４個の個別的なアドレス信号９８に対する回路を示して
おり、列アドレス１０１は全体として個々のアドレス信
号９８から構成されている。図４Ｂに示したように、単
に４個の列アドレス信号が使用されているに過ぎない
が、別の実施例においては、１６個のこのような個別的
な列アドレス信号が存在しており、且つ図４Ｂに示した
回路は別のメモリ装置５０上に４倍設けられており１６
ビットのバーストカウンタとすることを可能としてい
る。本回路において好適であるように４個のアドレスピ
ン又は複数個のピンであるバーストカウンタによって制
御される列アドレスの数に依存して、本回路が設けられ
ており且つ接続されており、且つ必要に応じて、単に１
２個のアドレスピン又はその他の数を有する何等かのメ
モリ装置がバーストカウンタによって制御される。

【００２７】図５は図４Ｂの入力バッファ及びマスター
ラッチ回路１０３内の入力バッファ及びマスターラッチ
要素のうちの１つの詳細な概略図を示している。個々の
入力バッファ及びマスターラッチは、標準タイプのＴＴ
Ｌ入力バッファ１１５を有しており、該バッファ１１５
は線１１７からの補元アドレス入力信号を線１２１を介
してインバータ１１９へ出力する。データが遅延され且
つ伝達ゲート１２３へ供給される。伝達ゲート１２３は
信号線ＫＩＮＴ及びＫＩＮＣ上の内部クロックＫによっ
てイネーブル（動作可能状態）又はディスエ−ブル（動
作不能状態）とされる。伝達ゲート１２３がイネーブル
されると、データがそのアドレス情報を保持するために
一対のインバータ１２６及び１２８を具備するマスター
ラッチ１２４へ転送される。内部クロックＫが高状態で
あると、伝達ゲート１２５がイネーブルされてマスター
ラッチ内においてその論理レベルを維持する。マスター
ラッチ内の論理レベルの状態は、低状態へ移行するクロ
ックによって伝達ゲート１２３を介して新たなアドレス
データが積極的に挿入されるまで、変化することはな
い。列アドレスデータ補元出力がＯＵＴＣの記号を付し
た線１３１上に供給される。クロックＫが高状態である
と、伝達ゲート１２３がディスエーブルされ且つ伝達ゲ
ート１２５がイネーブルされてマスターラッチ１２４内
のアドレス情報の変化を阻止し、一方クロックＫは高状
態にある。

【００２８】図６は４個の列アドレスのうちの１つに対
応する真及び補元列アドレス信号ＣＡｘＣ及びＣＡｘＴ
の発生を示している。補元列アドレスデータは直列した
２個のインバータ１３８及び１３５によって入力端から
発生される。更に、真列アドレスデータは、伝達ゲート
１４３がイネーブルされた場合に、インバータ１４１を
介してパスされることによる信号ＣＡｘＴとして線１３
９上へ出力される。ＦＯＦＦＢ及びＦＯＮと記号の付け
た書込ドライバへの残りの入力は、メモリ装置５０のあ
るテストを実施する場合に信号を供給し且つ通常の回路
動作期間中における列アドレス信号のパス即ち通過に関
するものではなく、従ってその詳細な説明は割愛する。

【００２９】図７はプレデコーダ回路の一実施例のブロ
ック図を示している。プレデコーダ回路の構成及び動作
は当該技術分野において公知であり従って詳細な説明は
割愛する。図７におけるＡ１及びＡ２の記号を付した２
個の異なるアドレスドライバ回路からのアドレス入力デ
ータは図６からの２つのアドレスビットに対するＣＡｘ
Ｔ又はＣＡｘＣに対応している。アドレス入力は、夫
々、線１３７及び１４７を介してプレデコーダへ供給さ
れる。プレデコーダ回路の出力は線１５１上における第
一段階のプレデコードされた（即ち、予備的にデコード
された）信号を有している。好適には、ここには示して
いないが、アドレス入力信号のその他の部分をプレデコ
ードするために第２組のプレデコーダ回路が使用され
る。一方、１個又はそれ以上のプレデコーダ回路の代わ
りに列アドレスデコーダ回路を使用することが可能であ
る。然しながら、デコーダ回路の前に１段又は２段のプ
レデコーダを使用することは、通常、個々の列を選択す
るために必要な回路を簡単化させる。

【００３０】図８は本発明の原理に基づいて構成された
列アドレスデコーダ１００及びスレーブラッチ１０２の
詳細な概略図である。信号ＹＡが端子１５０へ入力され
且つ信号ＹＢが端子１５２へ入力される。これらは夫々
の信号線２２上でプレデコーダ回路２０によって出力さ
れたアドレス信号である。デコーダ回路１００は列アド
レス信号のデコード動作を完了し且つデコードした列ア
ドレス信号をノード１５４においてインバータ１５６の
出力として供給する。デコードされたアドレス信号は、
伝達ゲート１５８がディスエーブルされている間に、ノ
ード１５４において保持される。アドレスクロックｓｋ
ＬＢＡｙＣが低状態へ移行し且つクロックｓｋＬＢＡｙ
Ｔが高状態へ移行すると、伝達ゲート１５８はイネーブ
ルされ、そのことはデコードされた列アドレス信号をラ
ッチ回路１０２の入力端へ通過させノード１６０におい
て格納させる。デコードされたアドレス情報がノード１
６０に格納された後に、伝達ゲート１５８がディスエー
ブルされ、従ってデコードされたアドレス情報の状態
は、線１５０及び１５２上のアドレス入力ＹＡ及びＹＢ
が例え変化された場合であっても、変化させることは不
可能である。

【００３１】アドレスデコーダ１００は単純なアドレス
デコーダであり且つ線１５０及び１５２上の信号がデコ
ーダ１００へ供給される前にプレデコーダ段を有すると
いう利点を有している。別の実施例においては、デコー
ダ回路１００は、単一のデコード回路においてアドレス
情報の完全なデコード動作を行なうより複雑な回路であ
る。理解されるように、ここに示したものの代わりに何
等かの許容可能なデコード回路を使用することも可能で
ある。

【００３２】入力レジスタのスレーブラッチ１０２は、
ノード１５４からデコードされたアドレスバッファ１５
６によって駆動されるＣＭＯＳ伝達ゲート１５８から構
成されている。この伝達ゲートは、クロックが伝達ゲー
ト１５８をイネーブルさせる場合にのみ新たなアドレス
データの伝搬を可能とさせる相補的クロックｓｋＬＢＡ
ｙＴ及びｓｋＬＢＡｙＣによって制御される。交差結合
されたインバータ１６４及び１６８がノード１６０にお
いて該伝達ゲートの出力端へ接続しており、デコードし
たアドレス信号を新たなアドレスクロックｓｋＬＢＡｙ
の遷移間に格納する。大型のインバータ１７０がノード
１６６において該ラッチの出力端へ結合しており且つ列
線１３０を駆動して列選択信号を供給する。

【００３３】ラッチ回路１０２の１出力としてキャリー
回路１７２が結合されている。このキャリー回路は伝達
ゲート１６２と交差結合したインバータ１７４及び１７
６とから構成されている。該キャリー回路の出力は線１
１２上に供給され且つ以下により詳細に説明するように
両側における隣接したスレーブラッチへ接続している。

【００３４】伝達ゲート１６２はクロックｓｋＬＣＡｔ
及びｓｋＬＣＡｃの制御によってイネーブルされ且つデ
ィスエーブルされる。クロックｓｋＬＣＡｔが低状態で
ある場合には、伝達ゲート１６２はイネーブルされて新
たなキャリービットデータをマスターキャリーラッチ１
７２へ供給し且つそれをＣＡＲＲＹ信号線１１２上に配
置させる。キャリー情報がＣＡＲＲＹ線１１２上に保持
された後に、キャリークロックｓｋＬＣＡｔ及びその補
元であるｓｋＬＣＡｃが伝達ゲート１６２をディスエー
ブルさせ、従って該データはＣＡＲＲＹ信号線１１２上
で不変のままとなる。マスターラッチ回路１７２が該デ
ータを保持するので、該データは伝達ゲート１６２が再
度イネーブルされるまでこの状態に保持される。

【００３５】例えばインバータ１５６，１７０，１７
４，１６４等の種々の駆動バッファは、それらが接続さ
れている回路を駆動するための適宜の寸法のものに構成
されている。理解されるように、駆動バッファ１７０は
列選択回路を駆動するのでかなり大型の寸法に構成され
ている。一実施例においては、ドライバ１７０はＷ／Ｌ
比が１９２であるＰチャンネルトランジスタとＷ／Ｌ比
が１２８であるＮチャンネルトランジスタを有してい
る。勿論、特定の回路形態にとって適切であるようにそ
の他の寸法をドライバ回路１７０に対して使用すること
も可能である。

【００３６】好適なことであるが、スレーブラッチ１０
２内に格納された情報の状態は、アドレス入力クロック
ではなくクロック回路の制御下で変化させることが可能
である。特に、スレーブラッチ１０２を駆動するための
クロックはアドレスクロックｓｋＬＢＡｙよりもかなり
高速で動作することが可能であり、従って以下に更に詳
細に説明するように、列アドレスクロックｓｋＬＢＡｙ
の制御下において列アドレス入力バッファから新たな列
アドレスが供給されるよりもより高速で新たな列選択線
を与えることが可能である。

【００３７】キャリーアップ信号線ＣＲＹＵＰ１１４が
現在のスレーブラッチ下側の次の隣接するスレーブラッ
チ１０２のキャリー信号へ結合している。更に、キャリ
ーダウン信号線１２０が現在のスレーブラッチ１０２の
直上の次の隣接するラッチの出力キャリー線１１２へ結
合している。従って、キャリーアップ線１１４上におい
て信号が受取られると、それはすぐ下側のスレーブラッ
チから上方向へ転送される。同様に、信号がキャリー線
１２０上で受取られると、それはすぐ上側のスレーブラ
ッチから受取られ、従って該信号はキャリーダウンされ
る。

【００３８】キャリーアップ又はキャリーダウン線のい
ずれかの上での新たな列選択情報の入力を制御するため
のタイミングは、バーストコントローラ３０からのキャ
リーアップ及びキャリーダウンクロックによって制御さ
れる。キャリーアップクロックはｓｋＵｐＣ及びｓｋＵ
ｐＴの符号を付けた信号線１１６及び１１８へ接続され
る。これらの信号線は伝達ゲート１３６へ接続してい
る。キャリーアップクロックがイネーブルされると、ｓ
ｋＵｐＣが低状態へ移行し、そのことは伝達ゲート１３
６をイネーブルさせ、線１１４上のデコードされたアド
レス情報信号をノード１６０へ配置させる。新たなデコ
ードされたアドレス情報がノード１６０へ書込まれる
と、データの状態がノード１６６において変化し、従っ
て新たなデコードされたアドレス情報がノード１６６に
格納され且つドライバ１７０を介して列線１３０へ出力
される。インバータ１６８は通常、小型の駆動トランジ
スタから構成されたウイークキーパー（ｗｅａｋｋｅ
ｅｐｅｒ）ラッチであり、従ってノード１６０に格納さ
れたデータはキャリーアップ線１１４からの新たなデー
タの積極的なアサーション即ち働きかけ（活性化）によ
り容易に上書きすることが可能である。

【００３９】同様の態様で、デコードしたアドレス情報
を、次の隣接するカウンタ３０２内のマスターラッチ１
７２からキャリーダウン線１２０上に供給することが可
能である。該キャリーダウン線はキャリーダウンクロッ
クｓｋＤｎＣ及びｓｋＤｎＴによってイネーブルされ
る。クロックｓｋＤｎＣが低状態である場合には、伝達
ゲート１３２がイネーブルされて、デコードされた列ア
ドレス情報を上側のスレーブラッチ１０２から現在のス
レーブラッチ１０２へ転送しノード１６０において格納
させる。

【００４０】理解されるように、動作可能となるもので
はない。そうではなく、アップクロック又はダウンクロ
ックのいずれかが、以下に詳細に説明するように、バー
ストコントローラ回路の制御下においてインターリーブ
パターンのタイプに依存してイネーブルされる。

【００４１】好適なことであるが、キャリー転送クロッ
クｓｋＬＣＡは、その真及び補元形態の両方において、
マスターアドレスクロックｓｋＬＢＡｙが非導通状態に
ある間にクロック動作される。同様に、アップクロック
ｓｋＵｐ又はダウンクロックｓｋＤｎのいずれかが活性
化されると、アドレスクロックｓｋＬＢＡｙはノード１
６０内に格納されるべきデコードされたアドレス情報の
間での競合を回避するために活性状態となるものではな
い。バースト制御回路はこれらのクロックを制御して、
バーストコントローラに関して図示し且つ説明するよう
に、これらの４個の異なるクロック回路の間での競合が
発生することがないことを確保している。更に、全ての
クロックはパルス形状であり更に競合問題を回避してい
る。反転されたクロックはフィードスルー問題を回避す
るために互いにマッチされている。従って、バースト制
御クロックｓｋＬＣＡは真であり且つ相補的なクロック
はフィードスルー問題を回避するためにマッチされてお
り且つパルス形状である。ｓｋＵｐクロック及びｓｋＤ
ｎクロックの真及び補元信号もマッチされた形態で供給
される。

【００４２】クリーンで且つ問題のない動作を確保する
ために、キャリークロックｓｋＬＣＡは、伝達ゲート１
３２又は１３６がイネーブルされている間は、伝達ゲー
ト１６２をイネーブルすることは不可能である。該クロ
ックはそれらが常に反対の状態、即ち、夫々、導通状態
及び非導通状態にあるように伝達ゲートを制御すること
を確保している。キャリークロックｓｋＬＣＡは、伝達
ゲート１３２及び１３６がディスエーブルされている間
に、前のアドレス情報をマスターラッチ１７２へ転送す
ることを可能とする。伝達ゲート１６２がディスエーブ
ルされると、シフトレジスタとして作用するカウンタ４
０に対する動作モードに依存して、ゲート１３２又は１
３６をイネーブルさせることが可能である。

【００４３】図９はバーストカウンタ４０を形成するた
めに１個のカウンタ３０２を次の隣接するカウンタ３０
２への接続状態を示した４個のカウンタブロック３０２
を示している。図示した入力端子はデコーダ１００及び
ラッチ１０２に関して図８において示した端子と正確に
対応している。

【００４４】ブロック３０２内に示した各カウンタ内
に、デコーダ１００とスレーブラッチ１０２とが設けら
れている。それらは、１個のブロックがバーストカウン
タ４０であるので、個別的にカウンタ３０２として呼称
する。理解されるように、ある構成においては、デコー
ダ１００は別個のブロック内に存在しており且つ実際に
チップ上の異なる位置に設けることが可能である。説明
の便宜上、それらは単一のカウンタブロック３０２内に
示してある。好適には、デコーダ１００がアドレス入力
ピンへより近接して位置される場合があったとしても、
スレーブラッチ１０２は可及的に列選択線へ近接して位
置される。

【００４５】この好適実施例においては、２つの回路が
互いに近接して位置されており、それらは両方とも列選
択回路へ近接して位置されており、可及的に短い時間で
直接的に列選択線を駆動し且つバーストカウンタ回路４
０を構成している。別の実施例においては、スレーブラ
ッチ１０２が列選択線のすぐ近くで同一の位置に位置さ
れているが、デコーダは異なる論理ブロック内において
離れて位置されている。

【００４６】カウンタブロック３０２はデコーダ回路と
スレーブラッチ回路の両方を有しているので、入力端
は、アドレスクロック信号及びバーストクロック信号を
受取ると共にアドレス情報を受取る。理解されるよう
に、各カウンタ３０２は端子ＹＡ，ＹＢ，ｓｋＬＢＡｙ
Ｃ，ｓｋＬＢＡｙＴ，ｓｋＬＣＡｃ，ｓｋＬＣＡｔ上に
おける入力信号を受取る。

【００４７】図９に示したように、プレデコードしたア
ドレス情報が列アドレスプレデコーダ１０７から一群の
線１０４上に供給される。プレデコードされたアドレス
情報は線１０４上に供給され且つカウンタ回路３０２の
各々へ入力される。理解されるように、４個のカウンタ
回路３０２の４組のグループが存在しており、それによ
って全部で１６個のカウンタ回路３０２を形成してお
り、各メモリブロク内の１６個の列選択信号の各々を駆
動するために１６個の列出力線１３０を与えている。ア
ドレス制御クロック信号、及びバーストカウンタ制御ク
ロック信号が線１０８を介してカウンタ３０２へ入力さ
れる。アップ及びダウンクロックカウンタ信号もカウン
ト方向を制御するためにカウンタ３０２へ入力される。

【００４８】図９の接続状態を検討することによって理
解されるように、各カウンタ３０２からの各ＣＡＲＲＹ
線１１２が次の隣接した上側及び下側のカウンタ回路３
０２へ結合している。このことは、デコードしたアドレ
ス情報を隣接するカウンタブロック３０２へ供給し、従
ってカウントアップ又はカウントダウンのいずれかのパ
ターンを追従することが可能である。一番上側のカウン
タ３０２からのＣＡＲＲＹ信号はキャリーアップ動作を
実行するために一番下側のカウンタ回路３０２へラップ
アラウンドし、且つキャリーアップ動作を実行するため
に一番下側の回路３０２から一番上側の回路３０２へラ
ップアラウンドする。

【００４９】図１０は、図４Ａ及び４Ｂに示したよう
に、バーストコントローラ３０の構造及び動作を示して
いる。本発明に基づくバーストＲＡＭは、カウントアッ
プ又はカウントダウンの方向を制御する能力を有してい
る。それは、更に、アドレス入力の状態に基づいてカウ
ント動作がアップ方向に進むべきであるか又はダウン方
向に進むべきであるかを検知する能力を有している。従
って、それはインターリーブモードか又はリニアモード
のいずれかで動作することが可能である。カウントがア
ップ方向に進むべきである場合には、相補的なクロック
ｓｋＵｐＴ及びｓｋＵｐＣが適切なタイミングシーケン
スで導通状態とならねばならない。カウントがダウン方
向に進むべきである場合には、相補的なクロックｓｋＤ
ｎＴ及びｓｋＤｎＣがイネーブルされる。信号ＣＲＹＵ
Ｐ及びＣＲＹＤＮは下側のセル内のキャリー信号から及
び上側のセル内のキャリー信号から夫々やってくる。バ
ーストコントローラ３０はカウント方向を決定し且つア
ップカウンタクロックか又はダウンカウンタクロックの
いずれかを活性化させ、それらの両方を活性化させるこ
とはない。

【００５０】図１０に示したように、バーストコントロ
ーラ３０は、アドレスエンコーダ回路３１０を有してお
り、それは、本実施例においては、ＮＯＲゲート３１２
を有している。ＮＯＲゲート３１２は線１０４を介して
プレデコードされたアドレス情報を受取る。図示した実
施例においては、バーストコントローラ３０は各アドレ
スから最小アドレスビットを受取るが、別の実施例にお
いては、それがクロックの方向を制御するためにデコー
ドされるべき最大桁ビット又はその他のビットを受取る
ことが可能である。然しながら、本発明の好適実施例に
よれば、以下に説明するように、クロックがアップ方向
か又はダウン方向のいずれかに進行するかを制御するた
めに最小桁ビットの状態を使用する。

【００５１】ＮＯＲゲート３１２はプレデコードしたア
ドレス信号をエンコードさせて、再度、ノード３１４に
おいて最小桁ビットＡ０を得る。この最小桁ビット情報
はインバータ３１８を介してノード３１６へ転送され
る。線３６上の新たなアドレスクロックのクロック動作
によって、伝達ゲート３２０が導通状態となり最小桁ビ
ット列アドレスをラッチ３２２内へ配置させ且つノード
３２４内へ格納させる。ラッチ３２２はインバータ３２
６とインバータ３２８とから構成されている。

【００５２】次いで、該最小桁アドレスビットは、爾後
のカウントステップ期間中に選択的動作モードに対する
バーストカウンタの動作を制御するためにノード３２５
に格納される。ラッチ３２２の出力はＮＡＮＤゲート３
３０へ供給される。該ＮＡＮＤゲートへの他の入力は線
３２を介して与えられ、それはバーストコントローラ３
０がカウントを強制的にアップモードとさせるか又はダ
ウンモードとさせるかを表示するＣＭＯＤＥ信号であ
る。線３２上の信号は図示したピンＬＢＯから派生され
且つそれについて後により詳細に説明する。信号ＣＭＯ
ＤＥが低状態であると、ＮＡＮＤゲート３３０の出力は
強制的に高状態とされる。ＮＡＮＤゲート３３０の出力
を強制的にノード３３４において高状態とさせること
は、バーストカウンタが常にアップ方向にカウントする
ことを強制させる。このことはアップクロックのＳｉＫ
ｕｐｃ及びｓｋＵｐＣをイネーブルさせ、従って各イン
クリメントされたアカウントはアップ方向にある。それ
は、更にダウンクロックのｓｋＤｎＴ及びｓｋＤｎＣを
ディスエーブルさせ、従ってダウン方向におけるカウン
ト動作が発生することはない。このリニア動作モードは
例えばパワーＰＣ，サイリックスＭ１，多数のモトロー
ラ社の製品，及びＲＩＳＣプロセサ等のあるタイプのプ
ロセサに対して好適なモードであるとして指定されてい
る。従って、バーストカウンタは線３２上のＣＭＯＤＥ
信号の制御によってリニアバーストモードとさせること
が可能である。

【００５３】表１に示したものは、リニアモードが選択
された場合のバーストカウンタに対するシーケンスであ
る。

【００５４】

【表１】

【００５５】上の表１を参照することによって理解され
るように、リニアバーストシーケンスは開始状態に拘ら
ずアドレスをアップカウント態様でインクリメントさせ
る。従って、ユーザはＬＢＯピンの状態の制御によって
インターリーブ態様か又はリニア態様のいずれかでバー
ストアドレスを出力するかを選択的に制御することが可
能である。一方、市場におけるあるマイクロプロセサ
は、バーストモードシーケンスがインターリーブパター
ンであるべきであることを特定している。このグループ
のマイクロプロセサとしては、例えばペンチアム（Ｐｅ
ｎｔｉｕｍ）、ｉ４８６及びその他のインテル社の製品
等がある。ＣＭＯＤＥ信号が線３２上において高状態で
ある場合には、バーストカウンタコントローラのカウン
トはインターリーブパターンにある。インターリーブパ
ターンでカウント動作を行なうことは本発明の顕著な利
点の１つであり、その場合に、ノード３２５に格納され
る最小桁アドレスビットＡ０が以下に説明するようにカ
ウントがアップ方向であるかダウン方向であるかを制御
する。

【００５６】以下の表２はインターリーブバーストに対
するバーストカウンタアドレスシーケンスを示してい
る。この実施例においては、インターリーブバーストシ
ーケンスはＬＢＯ＿を高状態に保持することによってイ
ネーブルされる。このことは線３２上の信号を高状態と
させる。

【００５７】

【表２】

【００５８】上の表２に示したように、インターリーブ
バーストシーケンスが選択されると、外部アドレスＡ０
−Ａ１４がアドレス入力バッファへ入力される。信号Ａ
２−Ａ１４がメモリアレイブロック及びその他のアドレ
ス情報の選択について説明したような態様でデコードさ
れる。最小桁の２つのビットもデコードされ且つ列選択
回路へ供給される。更に、最小桁ビットＡ０がエンコー
ドされ且つ前述したようにノード３２５に格納される。
バーストシーケンスが開始すると、表２に示したシーケ
ンスで列が選択される。即ち、２つの最小桁ビットが両
方とも０の開始アドレスである場合には、インターリー
ブパターンにしたがって、最後の２つのビットのカウン
トアップが実行され、各バーストサイクル上のアドレス
Ａ０−Ａ１４の各新たなグループによって表わされるア
ドレスに対応する列へアクセスする。一方、開始２とし
て示した列において示したように最小桁ビットが１とし
て開始する場合には、インターリーブパターンにしたが
って、アドレスがダウン方向にインクリメントされ、従
って適宜の列選択信号が発生される。２つの最小桁ビッ
トに対するその他の可能性のある開始アドレスに対する
実効的なアドレス信号が表２において開始３及び開始４
として示してある。

【００５９】図１０に戻って説明すると、最小桁ビット
Ａ０のアドレスが１であり、従ってＮＡＮＤゲート３３
０のノード３２５における入力が高状態である場合に
は、バーストカウンタはカウント動作をダウン方向に強
制する。即ち、ＮＡＮＤゲート３３０の出力は強制的に
低状態とされ、そのことはカウントダウンを行なうため
にダウンカウントクロックｓｋＤｎをイネーブルさせ且
つアップカウントクロックｓｋＵｐをディスエーブルさ
せる。同様に、ノード３２５に格納されるビットが、最
小桁アドレスビットが低状態であることに対応して、低
状態である場合には、ＮＡＮＤゲート３３０の出力は高
状態であり、そのことはカウンタを強制的にアップ方向
にカウントさせる。従って、インターリーブモードにお
いては、最小桁アドレスビットの状態、即ち０又は１の
いずれかが、カウンタがカウントアップするか又はカウ
ントダウンするかを制御する。理解されるように、カウ
ントアップ回路はＮＡＮＤゲート３３６及び３３８を介
して制御され、一方カウントダウン回路はＮＡＮＤゲー
ト３４０及び３４２を介して制御される。出力信号のイ
ネーブル動作は、線３４上のバーストクロックｓｋＬＣ
Ａによって制御され、それはいずれがＮＡＮＤゲート３
３０によってイネーブルされるかに依存して、夫々のア
ップカウントクロック及びダウンカウントクロッックの
発生のためにＮＡＮＤゲート３３６，３３８，３４０，
３４２へ入力を供給する。

【００６０】理解されるように、バーストクロックｓｋ
ＬＣＡは外部ピンＡＤＶによって制御されるものであ
り、アドレス入力ピンに供給されたアドレスが変化しな
いものであったとしても、メモリ内の列へ直接的にアク
セスすることが可能である。バーストコントローラ３０
は、外部アドレスから制御される場合よりも一層高速で
図１１に示したような列選択回路を直接的に駆動するた
めに、カウンタ回路３０２内の夫々の列選択線において
変化を発生させることが可能である。更に、デコードさ
れたアドレス信号は格納されているので、各インクリメ
ントさせたアドレスをデコードすることは必要ではな
く、その代わりに、既にデコードされたアドレス情報
は、アドレスが変化しない場合であっても、あたかもそ
れが供給されたかのようにアドレスにおける２つの最小
桁ビットのインクリメント動作をシミュレートするパタ
ーンでインクリメントされる。

【００６１】理解されるように、本発明の好適実施例に
おいては、バーストカウンタは書込サイクル期間中及び
読取サイクル期間中の両方において完全に動作状態にあ
る。従って、バーストコントローラ３０によって制御さ
れて、バーストカウンタ４０の制御下においてバースト
書込サイクルを使用してデータをメモリアレイへ書込む
ことが可能である。同様に、読取サイクル期間中にバー
ストカウンタを開始させ且つ逐次的なメモリ位置へアク
セスすることによってバーストカウンタ４０の制御下に
おいてメモリアレイから非常に迅速にデータを読取るこ
とが可能である。

【００６２】図示した本発明の実施例においては、アド
レスの２ビットカウンタが設けられており、従って４バ
ーストアドレスを得ることが可能である。別の実施例に
おいては、４個のピンを使用して１６バーストアドレス
が得られる。本発明の回路が与えられると、同一の特徴
を使用して、１６バーストアドレスを与える４ビットカ
ウンタ回路、３２バーストアドレスを与える５ビットカ
ウンタ回路等を与えることが可能である。

【００６３】図１１は図２の列選択回路７８の一実施例
の概略図である。一対のＢＬＴ８２及びＢＬＣ線８０に
対して１組の回路が示されており、残りの１５対のＢＬ
Ｔ及びＢＬＣ線に対しても同様の回路が設けられている
ことを理解すべきである。図示したように、回路７８は
一対の活性負荷トランジスタ２６８及び２７０を有して
おり、それらは、活性化されると、関連するＢＬＴ及び
ＢＬＣ線８２及び８０を電源端子２７２を介して電源電
圧ＶＣＣへ結合させる。平衡トランジスタ２７４がＢＬ
Ｔ及びＢＬＣ線８２及び８０の間に結合されている。一
対の読取パスゲート、この場合にはトランジスタ１３８
及び１３４、が、夫々、ＢＬＴ及びＢＬＣ線８２及び８
０とＲＢＴ及びＲＢＣ線９０及び９２との間に結合され
ている。一対の書込パスゲート１４２及び１４４が、Ｂ
ＬＴ及びＢＬＣ線８２及び８０をＷＢＴ及びＷＢＣ線７
６及び７４へ結合させている。ＮＡＮＤゲート１３６と
インバータ１４０とを有する列選択回路２８４は、端子
１３２を介して信号ＩＳＯを受取り、且つ対応する対の
ＢＬＴ及びＢＬＣ線と関連する列選択バスからの列線を
受取る。例えば、本発明の１つの側面においては、Ｙ＝
１５である。従って、ＷＢＴ及びＷＢＣ線７６及び７４
へ結合させることの可能な１６対のＢＬＴ／ＢＬＣ線が
存在している。従って、図１１に示した回路は１６回複
製され、１個の回路は各ＢＬＴ／ＢＬＣ対に対してのも
のである。これら１６個の複製された回路の各々は列選
択バスを形成する１６本の線のうちの異なる１つへ結合
されている。従って、特定のメモリセルに対して書込が
行なわれるか又は読取が行なわれるべき場合には、対応
するＢＬＴ／ＢＬＣ線対に関連する回路が、その列選択
線をして活性信号を担持させ、ＢＬＴ及びＢＬＣ線を以
下に更に説明するように適宜の読取又は書込線へ結合さ
せる。

【００６４】列選択回路７８は、メモリアレイブロック
５４へデータを書込み且つそれからデータを読取る両方
のために使用される。従って、回路７４は、ＩＳＯ及び
列選択信号１３０及び１３２の制御下においてビット線
ＢＬＴ８２及びＢＬＣ８０上にデータを供給するための
入力信号ＷＢＴ７６及びＷＢＣ７４を有している。理解
されるようにデータがアレイへ書込まれる場合には、デ
ータ−真が信号線ＷＢＴ７６上に供給され且つデータ−
補元が信号線ＷＢＣ７４上に供給される。データがデー
タバス線上に存在する間に、信号ＢＬＣＣ及びＥＱが高
状態に保持され、一方信号ＣＯＬ１３０及びＩＳＯ１３
２が高状態に保持される。ＮＡＮＤゲート１３６の出力
は低状態であり、読取制御トランジスタ１３８及び１３
４をターンオンさせ且つインバータ１４０の出力は高状
態であって書込アクセストランジスタ１４２及び１４４
をターンオンさせる。従って、データはＷＢＴ７６から
ＢＬＴ８２へパスされ且つＷＢＣ７４からＢＬＣ８０へ
パスされ、従ってデータは各個別的メモリセル内に格納
するために列線上に存在する。

【００６５】動作について説明すると、読取又は書込サ
イクル期間中に、ＢＬＬ＿信号はアクティブ低となりＢ
ＬＴ及びＢＬＣ線をほぼＶＣＣへプルアップさせる。
尚、本明細書において英文字記号の後に下線を付したも
のはその英文字記号の反転した信号であることを示して
いる。読取又は書込サイクルのいずれかの前に、ＢＬＥ
Ｑ＿信号がアクティブ低となり、関連するＢＬＴ及びＢ
ＬＣ線を平衡化させる。次いで、ＢＬＬ＿信号がアクテ
ィブ低へ移行する前に、ＢＬＥＱ＿信号が非アクティブ
高へ移行する。又、読取又は書込サイクル期間中に、Ｉ
ＳＯ及び列選択信号の両方がアクティブ高へ移行して活
性化し、従って読取パスゲート２８６及び２７８及び書
込バスゲート１４２及び１４４の両方を閉成させる。こ
のような回路構成は、ＲＢＴ及びＲＢＣ線８５及び８７
へ結合されているセンスアンプ９４（図２）に対する別
個のパスゲートを設けることの必要性を取除いている。
書込サイクル期間中に、ＩＳＯ信号は全体的な書込サイ
クル期間中アクティブ高に留まる。ＩＳＯ信号は読取サ
イクルの初期的期間の間のみアクティブ高に留まり、次
いで非アクティブ低へ移行してディスエーブル、即ちパ
スゲート１３８，１３４，１４２，１４４の全てを開成
させる。このことはセンスアンプ９４がデータ値が充分
にメモリセル内に格納されたことを検知した後にＢＬＴ
及びＢＬＣ線からセンスアンプ９４を分離させる。従っ
て、ＢＬＴ及びＢＬＣ線（及び、パスゲート２８０及び
２８２を介してセンスアンプへ結合されているＷＢＴ及
びＷＢＣ線５８及び５６）と関連する寄生容量がセンス
アンプの入力を形成するので、それはより迅速にその定
常状態値に到達することが可能である。

【００６６】図２を参照すると、本発明の一側面におい
ては、ブロック読取／書込制御回路１２５が各メモリブ
ロックに対して別個のＩＳＯ信号を発生する。従って、
全ての選択されていないメモリブロックに対して、ＩＳ
Ｏ信号は、読取及び書込サイクルの両方の期間中に非ア
クティブ低に留まり、選択されていないブロック内の列
選択回路７８が電源から電流を引き出すことを防止す
る。本実施例においては、図１のメモリ装置５４は３２
個のメモリブロック５４を有しており、その場合に各読
取又は書込サイクル期間中に４個のメモリブロック５４
が選択され、従って３２個のメモリブロック５４の代わ
りに単に４個のメモリブロック５４が読取又は書込サイ
クル期間中に電流を引出すに過ぎない。従って、本発明
のこのような側面においては、読取書込サイクル期間中
に電源から引出される電流は公知のメモリ装置によって
引出される電流の８分の１に過ぎない。このような電力
消費における著しい減少は、メモリ装置１０を例えばメ
モリ装置１０がバッテリにより駆動されるような低パワ
ー適用において使用することを可能としている。

【００６７】図２の列選択回路７８に対して特定の回路
が示されているが、同一の機能を達成するためにその他
の同様の回路を使用することも可能であることは勿論で
ある。例えば、ＰチャンネルトランジスタはＮチャンネ
ルトランジスタとすることが可能であり、且つＮチャン
ネルトランジスタはＰチャンネルトランジスタとするこ
とが可能である。更に、ＮＡＮＤゲート１３６以外のゲ
ートを使用して列選択回路２８４を形成することが可能
である。

【００６８】図１２，１３Ａ，１３Ｂは、本発明を組み
込んだメモリ装置５０を含むシステムを示している。図
１２はコンピュータシステム５６０内のメモリ５０を示
している。該コンピュータシステムは、マイクロプロセ
サ及びその他の入力／出力装置を有している。好適実施
例においては、コンピュータシステム５６０は、例えば
インテル社、モトローラ社、ＩＢＭ及びその他の会社に
よって販売されている３２ビット高速マイクロプロセサ
を有している。該コンピュータシステムは、種々の入力
装置５６２及び出力装置５６４を接続させることが可能
である。ハードディスクドライブ、ＣＤ−ＲＯＭ又はそ
の他のオフサイトの記録装置を含むことの可能な付加的
なデータ格納装置５６６もコンピュータシステム５６０
へ接続されている。本発明の高速書込メモリ装置５０を
使用しているので、コンピュータシステム５６０はその
他の標準的なメモリ装置の場合に従来可能であったもの
よりも一層高速で書込及びその他の全ての動作を実行す
ることが可能である。

【００６９】図１３Ａ及び１３Ｂは本発明に基づくメモ
リ装置５０の一実施例に対する付加的な使用態様を示し
ている。一実施例においては、メモリ装置５２は３２Ｋ
×３２ビット同期型パイプラインバーストＳＲＡＭであ
って、それはＢＲＡＭとも呼ばれる。それはパイプライ
ン出力を有しており且つＣＭＯＳキャッシュバーストＳ
ＲＡＭとして動作することが可能である。

【００７０】バースト動作は、ＡＤＳＰ＿（プロセサア
ドレスステータス）又はＡＤＳＣ＿（コントローラアド
レスステータス）のいずれかで開始させることが可能で
ある。バースト前進入力ＡＤＶ＿はＢＲＡＭ内部におい
て次のバーストアドレスを発生させることを可能として
いる。

【００７１】ＡＤＳＰ＿が低状態である場合にオンチッ
プアドレスレジスタ内へクロック入力される外部アドレ
スを使用して、ＡＤＳＣ＿又はＢＷＥ＿に拘らずに、キ
ャッシュファースト読取サイクルはＡＤＳＰ＿で開始さ
れる。全てのチップ選択は、バーストサイクルを開始さ
せるためにＡＤＳＰ＿に対してアサート即ち活性化され
ねばならない。出力バッファは、ＢＲＡＭが選択される
場合に、ＯＥ＿によってイネーブルされる。装置が非選
択モードから選択モードへ移行する場合に、該装置が選
択され且つその出力は次のクロックサイクルでイネーブ
ルされる。読取動作においては、現在レジスタされたア
ドレスによってアクセスされたデータが、パイプライン
化された態様で次の上昇クロックエッジから使用可能で
ある。

【００７２】ＡＤＶ＿入力は活性化されたＡＤＳｘ＿を
サンプルするクロックエッジ上で無視されるが、全ての
爾後のクロックエッジ上でサンプルされる。アドレスは
各読取バーストアクセスに対してＢＲＡＭに対し内部的
にインクリメントされ、その場合にＢＷＥ＿及びＧＷ＿
が高状態でサンプルされ、ＡＤＶ＿が低状態へ活性化さ
れ、両方のアドレスストローブは高状態である。データ
はクロック（Ｋ）の上昇から全ての出力（ＤＱ０−３
１）に対してｔＫＱにおいて常に有効である。

【００７３】ＡＤＶ＿入力（バーストアドレス前進）は
バーストカウンタの制御を与える。ＡＤＶ＿入力は、バ
ーストサイクルの最初のデータが処理された後に、爾後
のバーストデータアクセスを制御する。ＡＤＶ＿がクロ
ック入力の上昇エッジにおいて爾後のバーストに対して
アクティブ低である場合には、バーストカウンタは次の
バーストアドレスへ前進される。アドレスは動作の前に
前進される。ＢＲＡＭは、ＡＤＶ＿ピンが正のクロック
遷移期間中に高状態である場合に、アドレスバーストシ
ーケンスを停止させる。完全な内部バーストカウントが
完了すると、アドレスはその初期のベースアドレスへラ
ップアラウンドする。ＬＢＯ＿入力の論理状態が、該バ
ーストシーケンスを、インターリーブ（インテル社のバ
ーストの場合にはｉ４８６又はペンチアム（Ｐｅｍｔｉ
ｕｍ））又はその他のプロセサ（ＲＩＳＣ，パワーＰ
Ｃ，サイリックスＭ１）に対してはリニアとして決定す
る。高状態又は低状態のいずれかであるＬＢＯ＿信号の
状態は、図１０のＣＭＯＤＥ信号の状態を制御する。

【００７４】書込サイクルは、ＢＷＥ＿をアサート即ち
活性化させる前に、出力をＯＥ＿でディスエーブルさせ
ることによって実行される。グローバル書込イネーブル
（ＧＷ＿＝低）は、ＢＷＥ＿の状態又は個々のバイト書
込選択入力に拘らずに３２ビット全ての書込を行なう。
ＧＷ＿が高状態である場合には、ＢＷＥ＿及び個々のバ
イト書込選択（ＢＷ１−４＿）をアサート即ち活性化さ
せることによって１つ又はそれ以上のバイトを書込むこ
とが可能である。バイト書込テーブル（不図示）は、ど
のバイト書込選択がＤＱ０−３１を制御するかをリスト
している。ＢＷＥ＿はＡＤＳＰ＿低をサンプルする上昇
クロックエッジ上で無視されるが、全ての爾後の上昇ク
ロックエッジ上でサンプルされる。出力バッファは、Ｂ
ＷＥ＿又はＧＷ＿が低状態にサンプルされた場合（ＯＥ
＿とは独立的）、Ｋの後にディスエーブルされるｔＫＱ
ＨＺ。適切な書込動作が実行される場合には、データが
データ入力レジスタ内へクロック入力される。書込サイ
クルは内部的に自己同期されており、且つクロック入力
の上昇エッジによって開始される。書込バーストサイク
ルは、ＢＷＥ＿及びＡＤＶ＿が次の上昇クロックエッジ
において低状態でサンプルされた場合に、ＢＲＡＭ内部
でインクリメントされるアドレスで継続する。

【００７５】図１３Ａ及び１３Ｂに示したように接続さ
れたメモリ装置５０の一実施例の場合には、読取又は書
込動作は、ＡＤＳＰ＿の代わりにＡＤＳＣ＿で開始させ
ることが可能である。これらの入力の違いは以下の通り
である。

【００７６】（１）ＡＤＳＣ＿でサイクルを開始させる
ためには、ＡＤＳＣ＿が低状態にアサート即ち活性化さ
れた場合にＡＤＳＰ＿は高状態でなければならない。

【００７７】（２）全ての書込イネーブル信号は、ＡＤ
ＳＣ＿低をサンプルする（ＡＤＳＰ＿高で）正に向かう
クロックエッジ上でサンプルされる。

【００７８】（３）ＣＥ１＿が高状態である場合にはＡ
ＤＳＰ＿がブロックされる。メモリ装置５０は、ＡＤＳ
Ｐ＿又はＡＤＳＣ＿のいずれかで選択することが可能で
あるが、ＣＥ１＿が高状態である場合にはＡＤＳＣ＿で
非選択状態とされることが可能であるに過ぎない。

【００７９】図１３Ａの装置は２５６ＫＢキャッシュＳ
ＲＡＭを与えるために、ペンチアム（Ｐｅｍｔｅｕｍ）
プロセサへ接続された２個のメモリ装置５０を有してい
る。キャッシュコントローラ５７２と共に動作するペン
チアムチップ５７０は、メモリ装置５０の各々から完全
な３２ビットの読取／書込アクセスを有することが可能
である。メモリ装置５０は、内部的に自己同期型の高速
書込を有しており、従って、ペンチアム５７０及びキャ
ッシュコントローラ５７２の制御下において夫々のメモ
リ装置へ高速で書込を行なうことを可能としている。

【００８０】図１３Ｂは付加的なデータ格納及びバース
ト動作可能性を与えるために、ペンチアム５７０及びキ
ャッシュコントローラ５７２へ接続した４個のメモリ装
置５０を有する５１２ＫＢキャッシュを有するコンピュ
ータシステムを示している。従って、メモリ装置５０
は、図１３Ａに示したように、単に２つの装置を使用す
ることにより３２Ｋ×６４ビットバースト可能Ｌ２デー
タキャッシュＳＲＡＭアレイ（２５６Ｋバイト）を構築
するためのアーキテクチュアを提供している。５１２Ｋ
バイトキャッシュを供給するために４個の装置が使用さ
れており、この点に関しては図１３Ｂを参照すると良
い。メモリ装置５０は簡単な深さ拡張のために３個のチ
ップイネーブルを有している。これらのチップイネーブ
ルは、５１２Ｋバイトデュアルバンクキャッシュ形態を
実現する場合の競合のない動作を可能とさせるために整
合されている。

【００８１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明の一実施例はＳＲＡＭメモリ装置を
有している。同様の機能を達成する任意の等価な回路を
使用することが可能であり且つ本明細書に記載したもの
に対して置換させることが可能である。

【図面の簡単な説明】

【図１】メモリアレイを有するメモリ装置を示した概
略図。

【図２】図１のメモリ装置上の種々の回路を示した概
略ブロック図。

【図３】図１の装置上の付加的な回路を示した概略ブ
ロック図。

【図４Ａ】本発明の原理に基づく第一実施例を示した
概略ブロック図。

【図４Ｂ】本発明の原理に基づく第二実施例を示した
より詳細な概略ブロック図。

【図５】図４Ｂの入力バッファ及びマスターラッチの
詳細な概略回路図。

【図６】図４Ｂの列アドレスドライバの詳細な回路を
示した概略図。

【図７】図４Ｂの列アドレスプレデコーダの詳細な回
路を示した概略図。

【図８】図４Ｂに示したような列アドレスデコーダ及
びスレーブラッチの詳細な回路を示した概略図。

【図９】互いに結合された４個のスレーブラッチを有
するスレーブラッチ回路の概略ブロック図。

【図１０】図４Ａの実施例に示したタイプのバースト
コントローラの詳細な概略図。

【図１１】図４Ａに示したような列選択回路の詳細を
示した概略図。

【図１２】本発明に基づくシステムの概略ブロック
図。

【図１３Ａ】本発明を使用したシステムの一実施例を
示した概略ブロック図。

【図１３Ｂ】本発明を使用したシステムの別の実施例
を示した概略ブロック図。

【符号の説明】

１０列アドレス入力バッファ１４列アドレスドライバ２０列プレデコーダ２４列デコーダ３０バーストコントローラ４０バーストカウンタ７８列選択９４センスアンプ９８アドレス線１０１列アドレス信号１０２スレーブラッチ１０３入力バッファマスターラッチ回路１０４バッファ及びマスターラッチ回路１０５列アドレスドライバ回路１０６ドライバ１０７列アドレスプレデコーダ回路１０９列アドレスデコーダ回路１１１スレーブラッチ回路１３０列選択線

Claims

【特許請求の範囲】

【請求項１】単一アドレス入力からメモリアレイ内の
複数個のアドレスをアドレスする回路において、列アドレス信号を受取るためのアドレス入力バッファ、前記列アドレス信号を受取り且つデコードした列アドレ
ス信号を出力すべく結合されている列アドレスデコー
ダ、前記デコードした列アドレスを受取り且つ列選択信号を
出力すべく結合されており、列選択信号の現在の状態を
保持するためのスレーブラッチ回路を具備するカウンタ
回路、前記カウンタ回路へ結合されており、前記カウンタ回路
によって出力された列選択信号の制御下で前記メモリア
レイ内の一対の列線を選択する列選択回路、を有するこ
とを特徴とするアドレス回路。
【請求項２】請求項１において、更に、前記アドレス
入力バッファ及び前記列アドレスデコーダへ結合されて
おりプレデコードされた列アドレス信号を発生する列ア
ドレスプレデコーダを有することを特徴とするアドレス
回路。
【請求項３】請求項２において、更に、前記カウンタ
回路及び前記プレデコーダ回路へ結合されており、前記
カウンタ回路へ制御信号を出力するバースト制御回路を
有することを特徴とするアドレス回路。
【請求項４】請求項３において、前記カウンタ回路が
前記バースト制御回路の制御下においてシフトアップ又
はシフトダウンするシフトレジスタを有していることを
特徴とするアドレス回路。
【請求項５】請求項３において、更に、列アドレス情
報を保持するための前記バースト制御回路内のアドレス
ラッチ回路を有しており、前記アドレス情報データの状
態が前記カウンタ回路がカウントアップするか又はカウ
ントダウンするかを制御することを特徴とするアドレス
回路。
【請求項６】請求項３において、更に、前記バーストカウンタへ接続しておりカウントモード信
号を受取るためのカウントモード端子、前記カウントモード端子へ接続されておりカウントモー
ドを受取り且つカウントパターン制御信号を出力するモ
ード論理、を有することを特徴とするアドレス回路。
【請求項７】請求項６において、前記カウントパター
ン制御信号が前記カウンタがリニアパターンか又はイン
ターリーブパターンのいずれかでカウントするかを制御
することを特徴とするアドレス回路。
【請求項８】請求項１において、更に、前記列アドレスデータを格納するための前記アドレス入
力バッファ内のマスターラッチ、前記マスターラッチと同一のアドレスデータを格納し前
記マスターラッチによって駆動される前記カウンタ回路
内のスレーブラッチ、を有することを特徴とするアドレ
ス回路。
【請求項９】請求項３において、更に、前記プレデコ
ーダ回路からの入力を受取り且つ前記バースト制御回路
内の前記アドレスラッチ回路内の格納されているアドレ
ス情報が１ビットの元のアドレス信号を有しているよう
に前記元のアドレス信号を出力すべく結合されており且
つ前記バーストカウンタ内のエンコーダ回路を有するこ
とを特徴とするアドレス回路。
【請求項１０】回路において、複数個のメモリセルを具備するメモリアレイ、前記メモリセルへアクセスするために前記メモリセルへ
結合されている複数個のビット線、アドレス情報を格納するためのマスターラッチを具備す
るアドレス入力バッファ、前記格納されているアドレス情報を駆動するために前記
マスターラッチへ結合されている列アドレスドライバ、前記列アドレスドライバへ結合されており且つデコード
されたアドレス信号を出力する列アドレスデコーダ、前記列アドレスデコーダへ結合されており、前記マスタ
ーラッチの制御下においてデコードされたアドレス情報
を格納し、列選択回路へ直接的に列選択信号を出力すべ
く接続されているスレーブラッチ回路、を有することを
特徴とする回路。
【請求項１１】請求項１０において、更に、互いに結合されている少なくとも４個の複数個のスレー
ブラッチ回路、各スレーブラッチから隣接するスレーブラッチへのキャ
リー出力信号線、隣接するスレーブラッチから各スレーブラッチ回路への
複数個のキャリー入力信号線、を有することを特徴とす
る回路。
【請求項１２】請求項１０において、更に、前記スレ
ーブラッチへ結合されており、前記アドレスデータを前
記マスターラッチ内に一定に保持しながら選択した割合
で前記スレーブラッチの出力をクロック動作させるクロ
ック回路を有することを特徴とする回路。
【請求項１３】請求項１０において、更に、前記マス
ターラッチ及びスレーブラッチの両方が共通アドレスク
ロックの制御下で入力されるアドレス情報を受取るよう
に前記アドレスバッファ内のマスターラッチの入力端へ
結合されると共に前記スレーブラッチ回路の入力端へ結
合されているアドレスクロック信号線を有することを特
徴とする回路。
【請求項１４】請求項１３において、更に、前記スレ
ーブラッチの入力端へ結合されているが前記マスターラ
ッチの入力端へは結合されておらず、前記マスターラッ
チ内に同一のアドレス情報を維持しながら新たなアドレ
ス情報を前記スレーブラッチ内へ入力させるためのバー
ストカウンタクロックを有することを特徴とする回路。
【請求項１５】請求項１３において、前記スレーブラ
ッチ回路がリングカウンタとして結合されており、且つ
１個のスレーブラッチからのアドレス情報が隣接するス
レーブラッチへパスされて前記マスタークロックの制御
下において新たなアドレス情報を前記隣接するスレーブ
ラッチへ供給させることを特徴とする回路。
【請求項１６】請求項１１において、更に、前記スレ
ーブラッチをしてカウントアップ又はカウントダウンの
いずれかにおいてアドレス情報を転送させるための制御
信号を出力するスレーブラッチ制御回路を有することを
特徴とする回路。
【請求項１７】複数個のメモリセルを具備するメモリ
アレイ内のアドレス位置をアクセスする方法において、アドレスバッファ内に列アドレスを格納し、前記列アドレスをデコードし且つそのデコードしたアド
レス情報を出力し、前記デコードしたアドレス情報をスレーブラッチ内に格
納し、前記スレーブラッチから列選択信号を出力し、前記デコードしたアドレス情報によって特定される位置
において前記メモリアレイ内のメモリセルをアクセス
し、前記マスターラッチ内に格納されている列アドレスの状
態を変化させることなしに前記スレーブラッチ内のアド
レス情報の状態を新たな状態へ変化させ、前記スレーブラッチ情報の新たな状態に基づいて前記ス
レーブラッチから異なる列選択信号を出力し、前記アドレス情報の前記新たな状態によって特定される
異なる位置において前記アレイ内の異なるメモリセルを
アクセスする、上記各ステップを有することを特徴とす
る方法。
【請求項１８】請求項１７において、前記スレーブラ
ッチ内のアドレス情報の状態を変化させるステップが、
１個のスレーブラッチからのアドレス情報を隣接するス
レーブラッチへシフトさせることを特徴とする方法。
【請求項１９】請求項１７において、更に、前記スレ
ーブラッチ内の状態の変化をバーストコントローラ回路
から制御することを特徴とする方法。