CN109074832B - 用于高效存储器组设计的装置和方法 - Google Patents

Abstract

在本公开的一方面，提供了一种方法和装置。该装置可以是存储器。该存储器可包括第一存储器部分，其被配置成存储第一比特并生成第一数据比特输出。当第一读使能活跃时，第一数据比特输出可以因变于第一比特。存储器还可包括第二存储器部分，其被配置成存储第二比特并生成第二数据比特输出。当第二读使能活跃时，第二数据比特输出可以因变于第二比特。该存储器可包括开关，其被配置成基于第一和第二数据比特输出来针对读操作在第一比特和第二比特之间进行选择。

Description

用于高效存储器组设计的装置和方法

相关申请的交叉引用

本申请要求于2016年3月31日提交的题为“EFFICIENT MEMORY BANK DESIGN(高效存储器组设计)”的美国专利申请号15/086,943的权益，其通过援引全部明确纳入于此。

背景

领域

本公开一般涉及存储器电路系统，尤其涉及用于在各存储器输出之间进行选择的存储器电路系统。

背景技术

计算机通常采用能够通过总线与存储器进行通信的一个或多个处理器。存储器是保持处理器执行其功能所需要的程序和数据的存储介质。最近，随着更强大的软件程序的出现，对更多存储器的需求已经以令人震惊的速率增加。结果是现代计算机需要大量的存储器，这可能比较小的存储器更慢。事实上，关于存储器访问速度，处理器当前所能够实现的存储器访问生成比存储器的访问速度要快。这意味着处理器可能不得不等待程序指令和数据被写入存储器和从存储器读取。

一种办法是使用多组式(multi-bank)存储器。在一个示例中，多组式存储器一般可被认为是被集成到相同硅片中的一系列分开的存储器。在另一示例中，多组式存储器一般可被认为是被集成到相同的存储器系统中的一系列分开的存储器。每个存储器组可由处理器个体地寻址为行和列的阵列。这可使得处理器能够并行地从/向每个存储器组读取/写入程序指令和/或数据。处理器可通过在总线上放置“读命令”来对特定存储器组执行读操作，该“读命令”指令存储器组从开始于指定地址的存储器块检索程序指令和/或数据。处理器可通过在总线上放置“写命令”来对特定存储器组执行写操作，该“写命令”指令存储器组将随该写命令发送的程序指令和/或数据存储到开始于特定地址的存储器块。多组式存储器可使用一系列复用器在多个存储器之间进行选择。这些复用器一般可能需要使能信号被路由到这些复用器，这会使用宝贵的路由资源。

一些存储器系统可包括存储器单元对。对于存储器单元集合中的每一对存储器单元，该对存储器单元中的一个存储器单元可使用复用器(mux)来选择。复用器可能要求选择信号被路由到该复用器。对于每个比特对，可能需要将选择信号路由到每个复用器。针对每个比特对将选择信号路由到复用器可能要求实现该存储器的管芯上的大量路由资源。

概述

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在标识出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是以简化形式给出一个或多个方面的一些概念以作为稍后给出的更详细描述之序言。

在本公开的一方面，提供了一种方法和装置。该装置可以是存储器，包括第一存储器部分。第一存储器部分可被配置成：存储第一比特并生成因变于该第一比特的第一数据比特输出。存储器可包括第二存储器部分。该第二存储器部分可被配置成：存储第二比特并生成因变于该第二比特的第二数据比特输出。存储器可包括开关。开关可被配置成：基于第一和第二数据比特输出来针对读操作在第一比特和第二比特之间进行选择。

应理解，根据以下详细描述，装置和方法的其他方面对于本领域技术人员而言将变得容易明白，其中以解说方式示出和描述了装置和方法的各个方面。如将认识到的，这些方面可以按其他和不同的形式来实现并且其若干细节能够在各个其他方面进行修改。相应地，附图和详细描述应被认为在本质上是解说性的而非限制性的。

附图简述

图1是解说处理系统的示例的概念框图；

图2是解说图1的示例存储器的概念框图；

图3是SRAM的示例性实施例的功能框图；

图4是SRAM的存储器单元的示例性实施例的示意图；

图5是解说图3的感测放大器的示例的概念框图；

图6是解说根据本文所描述的系统和方法的用于所提出的设计的定时的示例时序图。

图7是解说图2的开关的示例的电路图；

图8是根据本文所描述的系统和方法的与存储器选择有关的方法的流程图；以及

图9是根据本文所描述的系统和方法的与存储器选择有关的方法的流程图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。首字母缩写和其他描述性术语可以仅为了方便和清楚而使用，并且不旨在限定本文所公开的任何概念。

贯穿本公开所给出的各种存储器可以被实现为或实现在自立存储器中。此类方面还可被包括在任何集成电路(IC)或系统、或者集成电路或系统的任何部分(例如，驻留在集成电路或集成电路的一部分中的模块、组件、电路等等)、或者其中集成电路或系统与其他集成电路或系统相组合的任何中间产品(例如，视频卡、母板等等)、或者任何最终产品(例如，移动电话、个人数字助理(PDA)、台式计算机、膝上型计算机、掌型计算机、平板计算机、工作站、游戏控制台、媒体播放器、基于计算机的仿真器、用于膝上型设备的无线通信附件等等)中。

措辞“示例性”在本文中用于表示用作示例、实例或解说。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语装置(装备)的“实施例”不要求本发明的所有实施例包括所描述的组件、结构、特征、功能性、过程、优点、益处、或操作模式。

术语“连接”、“耦合”或其任何变体意指在两个或更多个元件之间的直接或间接的任何连接或耦合，且可涵盖被“连接”或“耦合”在一起的两个元件之间一个或多个中间元件的存在。元件之间的耦合或连接可为物理的、逻辑的或其组合。如本文中使用的，作为若干非限定和非穷尽性示例，两个元件可被认为通过使用一条或多条导线、电缆、和/或印刷电气连接以及通过使用电磁能量(诸如具有射频区域、微波区域以及光学(可见和不可见两者)区域中的波长的电磁能量)来“连接”或“耦合”在一起。

本文中使用诸如“第一”、“第二”等指定对元素的任何引述并不限定那些元素的数量或次序。确切而言，这些指定在本文中用作区别两个或更多个元素或者元素实例的便捷方法。由此，对第一元素和第二元素的引述并不意味着仅能采用两个元素、或者第一元素必须位于第二元素之前。如本文所使用的，对复数的引述包括单数，并且对单数的引述包括复数。

现在将在静态随机存取存储器(SRAM)的上下文中给出存储器的各个方面。SRAM是需要功率来保留数据的易失性存储器。然而，如本领域技术人员将容易领会的，这些方面可延及其他存储器和/或电路配置。其他存储器的示例包括随机存取存储器(RAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、双倍数据率RAM(DDRAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、处理器上的通用寄存器、闪存、或任何其他适当的存储器。相应地，对SRAM的全部引用仅仅旨在解说存储器的示例性方面，并且要理解这些方面可延及各种各样的应用。

图1是解说处理系统100的示例的概念框图。处理系统100包括处理器102和存储器104。处理器102可以是微处理器、微控制器、数字信号处理器(DSP)、实现处理器的可编程逻辑、或其他处理电路系统。存储器104可以是多组式存储器，诸如同步动态随机存取存储器(SDRAM)、或能够检索和存储信息的任何其他多组式组件。

图1中所解说的处理器102连接到存储器104。处理器102与存储器104之间的连接可包括地址总线106、写数据总线108、读数据总线110、以及控制总线112。写数据总线108可被用于将数据从处理器102写到存储器104。控制总线112可包括用于控制将数据从处理器102写到存储器104的信号。读数据总线110可被用于将数据从存储器104读取到处理器102。控制总线112可包括用于控制将数据从存储器104读取到处理器102的信号。例如，控制总线112可包括诸如读信号和写信号等信号。读信号可以是指示存储器何时在被处理器102读取的单信号线，例如，单个比特。写信号可以是指示存储器何时在被处理器102写入的单信号线。在一些示例中，控制总线112还可包括字节使能信号。字节使能信号可以是指示数据大小(例如8字节、16字节、32字节、64字节)的一组信号线。然而，在一些示例中，数据大小可以是固定的，例如，8字节、16字节、32字节、64字节中的一者。相应地，在控制总线112上字节使能信号可以是可任选的。

可以作为控制总线112的一部分的其他可任选信号包括但不限于，传递确收(ACK)、总线请求、总线准予、中断请求、一个或多个时钟信号、以及复位信号。传递确收信号可指示数据因已被读取而被设备(例如，处理器102)确收。总线请求可指示设备(例如，处理器102或存储器104)正在请求总线，例如，处理器102或存储器104正在请求对地址总线106和写数据总线108或读数据总线110中的一者的使用。总线准予可指示处理器102已经准予对总线的访问。中断请求可向处理器102指示较低优先级设备正在请求总线。控制总线112上的任何时钟信号可被用于同步控制总线112上的设备，诸如处理器102、存储器104或两者。复位可以被用于对处理器102、存储器104或两者进行复位。以上描述为可任选的信号在本文所描述的示例系统中可以不使用，但是可以在所描述的系统和方法的特定实现中使用。

控制总线112可包括读信号和写信号。读信号和写信号可被用于在存储器104内分别生成读使能和写使能，如参照图3将更详细讨论的。

地址总线106可被用于指示处理器正在读取或写入存储器104内的哪个位置。例如，如果处理器102希望读取存储器104中的一存储器位置，则处理器102可在地址总线106上输出该存储器位置的地址。另外，处理器102可将读信号(其可以是控制总线112的一部分)驱动为活跃。存储器104随后可在读数据总线110上输出由地址总线106指示的存储器位置中的数据。类似地，如果处理器102希望写入存储器104中的一存储器位置，则处理器可在地址总线106上输出要写入的存储器位置的地址。另外，处理器102可将写信号(其可以是控制总线112的一部分)驱动为活跃。处理器102可以用要被写到存储器104的数据来驱动写数据总线108。

写数据总线108和读数据总线110在图1中被解说为分开的总线。然而，将理解，在其他示例中，可使用单个双向数据总线将数据从处理器102写到存储器104并将数据从存储器104读取到处理器102。使用单个双向数据总线的系统可被用于将数据从处理器102写到存储器104并将数据从存储器104读取到处理器102，该系统可包括各种控制信号，以允许使用单个双向数据总线，诸如读/写信号和数据有效信号。读/写信号可指示数据何时正在被读取或写入。数据有效信号可指示双向数据总线上的数据是否是有效数据。

图2是解说图1的示例存储器104的概念框图200。存储器104连接到地址总线106、写数据总线108、读数据总线110、以及控制总线112。存储器104包括第一存储器组202和第二存储器组204。第一存储器组202和第二存储器组204各自连接到地址总线106、写数据总线108、以及控制总线112。相应地，存储器组202、204可被图1的处理器102写入。

第一存储器组202的输出208可连接到开关206。第二存储器组204的输出210也可连接到开关206。开关206可被用于在第一存储器组202的输出208与第二存储器组204的输出210之间进行选择。取决于选择了哪个输出208、210，来自第一存储器组202的数据或来自第二存储器组204的数据可在读数据总线110上被输出。根据本文所描述的系统和方法，开关206可基于可在输出208和输出210上的数据来在输出208和输出210之间进行选择。例如，输出208和输出210的每一比特可以是差分的。当存储器组202、204在输出有效数据时，输出的每一比特可以是另一输出的逆。(输出可以是差分对。)如本文使用的，本文所描述的“差分”数据输出一般不是真正的差分输出，即，差分数据输出并非总是处于不同电平。在本文所描述的示例中，存储器组的差分数据输出可以要么两者都为逻辑高要么可以是彼此的逆。此外，在本文所描述的示例中，“差分”数据输出一般可以是全摆幅信号，例如，逻辑高或逻辑低。

当存储器组202、204不在输出有效数据时，输出的每一比特不是另一输出的逆。在一个方面，两个输出都可以为高，例如，逻辑电平“1”。在另一方面，两个输出都可以为低。相应地，开关206可基于构成来自存储器组202、204的数据的输出对的状态来确定存储器组202、204中的一者何时在输出有效数据。当来自存储器组202的输出对是彼此的逆时，存储器组202可被开关206选择，并且存储器组204可能不被开关206选择。当来自存储器组204的输出对是彼此的逆时，存储器组204可被开关206选择，并且存储器组202可能不被开关206选择。

图3是存储器组202的示例性实施例的功能框图。存储器组可以是静态随机存取存储器(SRAM)。存储器组202可包括具有用于解码地址并执行读和写操作的支持电路系统的存储器阵列318。存储器阵列318可包括用于存储数据的存储器单元314。例如，存储器单元314可以是存储数据比特的位单元。相应地，存储器组202中的存储器单元(诸如存储器单元314)可提供用于存储第一比特的装置。类似地，一般在另一存储器组204中的另一存储器单元可提供用于存储第二比特的装置。

存储器单元314可被布置成共享水平行和垂直列中的连接。具体地，存储器单元314的每个水平行可共享字线WL，并且存储器单元314的每个垂直列可共享位线对(例如，BL-1a和BL-1b)。存储器阵列318的大小(即，单元数目)可取决于各种因素而变化，这些因素包括具体应用、速度要求、管芯布局约束和测试要求、以及施加在系统上的整体设计约束。存储器阵列318可包含数千或数百万的存储器单元。

在图3中所示的存储器组202的示例性实施例中，存储器阵列318可包括被布置成2n个水平行和2m(x)个垂直列的(2n·2m(x))存储器单元314，其中2m是每行的字数，并且x是每字的位数。外围设备(未示出)可使用通过控制器302分别向行解码器304和列解码器306提供的(n+m)位宽地址来随机地访问存储器阵列318中的任何字(即，x单元)。如稍后将更详细描述的，控制器302可以负责存储器读和写操作。例如，控制器可在存储器循环中提供用于读和写操作的定时。来自控制器302的输出可包括提供给行解码器304的输入的n位地址，以及提供给列解码器306的输入的m位地址。列解码器306提供2m个输出(WM(1)–WM(2m))，其中这些输出中的不同一者针对地址输入的每一不同组合被断言。

输出被提供给x个复用器308。对于写存储器访问，每个复用器是2m:1复用器，该复用器基于来自列解码器306的输出而将来自写驱动器310的x个输入中的一者在2m个位线对之间切换。作为示例，每行存储四(4)个128位字的存储器阵列需要128个4:1复用器。每个复用器输入被耦合到来自写驱动器310的328个输出中的一者。基于经解码的m位地址，每个复用器输入可从写驱动器310被耦合到4个位线对中的一者。4个位线对可被耦合到四个存储器单元，每个存储器单元存储行中的不同字的对应位。例如，4个存储器单元中的第一存储器单元可存储第一字的最低有效位(LSB)，该4个存储器单元中的第二存储器单元可存储第二字的LSB，该4个存储器单元中的第三存储器单元可存储第三字的LSB，并且该4个存储器单元中的第四存储器单元可存储第四字的LSB。

由此，当来自控制器302的写使能(WRITE ENABLE)信号被断言时，写驱动器310将从外围设备(未示出)接收到的写数据输出到x对位线BL-a和BL-b，其中x个复用器中的每个复用器驱动一对位线(例如，BL-1a和BL-1b)。行解码器304将n位地址转换成2n个字线输出。不同的字线WL由行解码器304针对每个不同的n位行地址来断言。作为结果，水平行中具有被断言的字线WL的2m(x)个存储器单元314中的每一者通过每个存储器单元314的访问晶体管来连接到这2m(x)条位线(例如，BL-1a和BL-1b)中的一者，如下面将参照图4更详细描述的。写数据通过x个复用器308被驱动到所选择的位线对上(例如，BL-1a和BL-1b)并被写到具有被断言的字线WL的存储器单元。

对于读存储器访问，行解码器304将n位地址转换成2n个读字线之一。不同的读字线WL由行解码器304针对每个不同的n位行地址来选择。作为结果，水平行中具有所选择读字线WL的2m(x)个存储器单元中的每一者通过其访问晶体管来连接到这2m(x)条读位线BL中的一者，如下面参照图4将更详细描述的。这2m(x)条读位线BL被用于将这2m(x)个存储器单元所存储的比特传送到这x个复用器308，其中每个复用器308从在读位线BL上传送到该复用器308的输入的这2m个比特中选择一个比特。来自这x个复用器308的所选择的比特被提供给感测放大器312以用于输出数据输出(dataout)信号208。相应地，存储器组202中的感测放大器(诸如感测放大器312)可提供用于当第一读使能活跃时生成因变于第一比特的第一数据比特输出的装置。一般在另一存储器组314中的另一感测放大器可提供用于当第一读使能活跃时生成因变于第一比特的第二数据比特输出的装置。在由控制器302生成的读使能(READ ENABLE)信号被断言之后，所选择的比特准备好用于感测放大器312。来自控制器302的读使能可被用于生成读时钟(READ CLOCK)。另外，控制器302可生成分别用于行和列解码器的n和m信号。从复用器308到感测放大器312中的数据(数据输入(DATA IN))可在位线BL和字线WL被选择之后(例如，基于n和m信号)并在读时钟被生成之后可用。一般而言，位线BL和字线WL以及读时钟被选择的时间与从复用器308进入到感测放大器312中的数据(数据输入)可用的时间之间可存在延迟，这是因为对存储器进行访问并传播通过复用器308可花费时间。

如先前提到的，控制器302通过在存储器循环中提供用于读和写操作的定时来负责PDP存储器操作。存储器循环可由对控制器302的系统时钟输入来定义。读和写操作的定时是从内部读和写时钟推导出的，该内部读和写时钟用于分别将来自外围设备的读和写地址输入复用到地址解码器(即，行解码器304和列解码器306)。读时钟由读使能置位并由读时钟复位(READ CLOCK RESET)来复位。类似地，一旦读操作完成，写时钟就由写使能置位并由写时钟复位(WRITE CLOCK RESET)来复位。读和写使能可从外围设备被输入到控制器302并由外围设备控制。读时钟和写时钟复位可由存储器阵列318中的跟踪电路生成并被输入到控制器302。读使能可被用于生成读时钟。写使能可被用于生成写时钟。读时钟可由定时发生器320生成。定时发生器320可被配置成控制读时钟的定时，以使得当(诸)数据输入信号有效时感测放大器312活跃。类似地，定时发生器320可被配置成控制写时钟的定时，以使得当(诸)写数据信号有效时写驱动器310活跃。

如本文使用的，关于时钟或其他信号的术语“置位”和“复位”可以描述该时钟或其他信号的两种不同逻辑状态，而不管极性如何。作为示例，时钟或其他信号可被描述为当被置位时具有高逻辑状态(例如，逻辑电平“1”)，并且当被复位时具有低逻辑状态(例如，逻辑“0”)。替换地，时钟或其他信号可被描述为当被置位时具有低逻辑状态，并且当被复位时具有高逻辑状态，如对于反相的时钟或信号可能是这种情形。相应地，如本文使用的术语“置位”和“复位”应当没有经定义的极性，而是应当被广义地解释为意味着关于彼此不同的逻辑状态。

在所描述的示例性实施例中，跟踪电路可包括存储器阵列中的虚设单元列，例如，虚设单元316。虚设单元(诸如虚设单元316)可被用于确定来自存储器单元(诸如存储器单元314)的数据何时有效。每个虚设单元316被配置成模拟存储器单元314的行的操作。每个虚设单元316被连接到其存储器单元314的行的相同WL。(相应地，每一行可以存在虚设单元，以使得每一行可以基于该行的虚设单元(例如，虚设单元316)来被监视。)定时发生器320可被用于监视来自连接到被断言的WL的虚设单元316的虚设位线(BL)。具体地，定时发生器阈值检测虚设BL以在读和/或写操作期间跟踪所选择存储器单元314的访问时间。

作为示例，在读操作期间，定时发生器320监视虚设BL，并且当存储在虚设单元316中的已知位出现在虚设BL上时可复位读时钟。(例如，定时发生器320可监视虚设BL以确定虚设BL何时从一个逻辑状态变为另一逻辑状态。逻辑状态的变化可指示对应存储器单元位线上的数据有效。)类似地，在写操作期间，定时发生器320监视虚设BL，并当由写驱动器310写到虚设单元的已知位出现在虚设BL上时复位写时钟。(例如，定时发生器320可监视虚设BL以确定虚设BL何时从一个逻辑状态变为另一逻辑状态。逻辑状态的变化可指示对应存储器单元位线上的数据有效。)在至少一个示例性实施例中，定时发生器320还可被用于生成写就绪(WRITE READY)信号。写就绪信号可由控制器用于在读操作之后满足写操作的某些内部定时约束。每个存储器单元314被配置成存储一比特数据(例如，逻辑电平“1”或逻辑电平“0”)。

图4是存储器组(例如，图2的存储器组202)的图3的存储器单元314的示例性实施例的示意图。图4中所解说的存储器单元314是六晶体管(6T)配置。然而，如本领域技术人员将容易领会的，可利用四晶体管(4T)配置、八晶体管(8T)配置、十晶体管(10T)配置、或者可以用于实现存储器单元的任何其它适当的晶体管配置来实现存储器单元314。

存储器单元314被示为具有两个反相器402、404。第一反相器402包括p沟道金属氧化物半导体场效应(PMOS)406和n沟道金属氧化物半导体场效应(NMOS)408。第二反相器404包括PMOS晶体管410和NMOS晶体管412。在所描述的实施例中，反相器402和404由VDD供电并且具有返回VSS(例如，接地)。第一反相器402和第二反相器404被互连以形成交叉耦合的锁存器。第一NMOS访问晶体管414将来自第二反相器404的输出节点416耦合到位线BL-a，并且第二NMOS访问晶体管418将来自第一反相器402的输出节点420耦合到位线BL-b(位线BL-b的值与位线BL-a相反或是位线BL-a的逆)。NMOS访问晶体管414、418的栅极耦合到字线WL。

写操作可通过将位线BL-a和BL-b设置成要写入存储器单元314的值并断言字线WL来执行。字线WL可在要写入的值(例如，写数据)被提供给位线BL-a和BL-b之前被断言。作为示例，低值(例如，逻辑电平“1”)可通过将位线BL-a设置成逻辑电平0并将位线BL-b设置成逻辑电平“1”来写入存储器单元314。位线BL-a处的逻辑电平0通过NMOS访问晶体管414被施加到反相器404，这进而将第二反相器404的输出节点420强制为VDD。第二反相器404的输出节点420被施加到第一反相器402的输入，这进而将第一反相器402的输出节点416强制为VSS。通过将位线BL-a和BL-b的值反相，逻辑电平0可被写入存储器单元314。写驱动器310可被设计成强于存储器单元314中的上拉晶体管(406和410)，以使得写驱动器310可以超驰交叉耦合的反相器402、404的先前状态。

一旦写操作完成，字线就被解除断言，从而使得NMOS访问晶体管414和418将位线BL-a和BL-b从两个反相器402、404断开。只要功率被施加到存储器单元314，这两个反相器402、404之间的交叉耦合就维持反相器输出的状态。

存储器单元314根据存储在节点416和420处的数据值来存储数据。如果存储器单元314存储逻辑高(即，“1”)，则节点416处于逻辑高并且节点420处于逻辑低(即，“0”)。如果存储器单元314存储逻辑低，则节点416处于逻辑低并且节点420处于逻辑高。在读操作期间，差分位线BL-1a和BL-1b可以由预充电电路进行预充电。字线WL随后被断言，从而导通NMOS访问晶体管414、418。预充电与断言字线WL之间的定时可由行解码器304来控制。

如果存储器单元314存储逻辑高，则位线BL-1a经由NMOS访问晶体管414保持被充电，并且互补位线BL-1b经由NMOS晶体管418被放电。如果存储器单元314存储逻辑低，则位线BL-1a经由NMOS访问晶体管414被放电，并且互补位线BL-1b经由NMOS访问晶体管418保持被充电。

图5是解说图3的感测放大器(例如，感测放大器312)的示例的概念框图。示例感测放大器312可包括感测放大器电路系统550、预充电电路系统560、动态电平移位器电路系统570、或者感测放大器电路系统550、预充电电路系统560或动态电平移位器电路系统570的某种组合。其他示例可提供直接来自图3的复用器308的数据。换言之，在一些示例存储器组202中感测放大器312可以是可任选的。可以使用感测放大器电路系统550、预充电电路系统560或动态电平移位器电路系统570中的一者、两者或全部三者的各种组合。示例感测放大器312可被用于生成来自第一存储器组202或第二存储器组204的差分数据输出。

图5所解说的示例中的感测放大器312包括感测放大器电路系统550。感测放大器电路系统550包括PMOS晶体管522、524以及NMOS晶体管526、528、530。当感测使能信号为高时，NMOS晶体管530将导通。当NMOS晶体管530导通时，由PMOS晶体管522和NMOS晶体管526形成、以及由PMOS晶体管524和NMOS晶体管528形成的交叉耦合反相器对被连接在功率(Vdd)与接地之间。交叉耦合反相器(PMOS晶体管522和NMOS晶体管526)将数据输入信号反相并驱动逆数据输入信号。类似地，交叉耦合反相器(PMOS晶体管524和NMOS晶体管528)将逆数据输入信号反相并驱动数据输入信号。相应地，当感测使能信号活跃时，数据输入信号和逆数据输入信号将被驱动成彼此的逆。当感测使能信号不活跃(低)时，NMOS晶体管530将截止，并且交叉耦合反相器对未被连接在功率(Vdd)与接地之间。相应地，交叉耦合反相器将不被供电，并且将不会驱动数据输入信号和逆数据输入信号。

图5所解说的示例中的感测放大器312包括预充电电路系统560。预充电电路系统560包括PMOS晶体管532、534、536。当预充电信号(其在所解说的示例中为活跃低信号)活跃时，PMOS晶体管532、534、536中的每一者导通。当PMOS晶体管532、534、536中的每一者导通时，数据输入信号和逆数据输入信号被拉高。数据输入信号通过PMOS晶体管534以及通过PMOS晶体管536、532被拉高。逆数据输入信号通过PMOS晶体管532以及通过PMOS晶体管536、534被拉高。当PMOS晶体管536活跃时，数据输入信号和逆数据输入信号通过PMOS晶体管536被耦合在一起。当预充电信号不活跃时，PMOS晶体管532、534、536中的每一者截止。当PMOS晶体管532、534、536中的每一者截止时，数据输入信号和逆数据输入信号不被预充电电路系统560拉高，并且数据输入信号和逆数据输入信号也不通过PMOS晶体管536(PMOS晶体管536截止)被耦合在一起。

图5所解说的示例中的感测放大器312包括动态电平移位器电路系统570。动态电平移位器电路系统570包括PMOS晶体管502、504、506、508以及NMOS晶体管510、512、514。当读时钟信号为低时，PMOS晶体管502、508活跃。相应地，数据输出信号和逆数据输出信号两者都将为高，这是因为数据输出信号通过PMOS晶体管508被拉高，并且逆数据输出信号通过PMOS晶体管502被拉高。要注意，由于数据输出和逆数据输出信号两者都为高，因此PMOS晶体管504、506截止。另外，同时，NMOS晶体管514(其连接到读时钟信号)截止，这防止Vdd短路至接地(在NMOS晶体管510、512中的一者活跃的情况下)。当读时钟信号为低时，对应的存储器组202、204不被选择。

当读时钟信号为高时，PMOS晶体管502、508截止并且NMOS晶体管514导通。取决于数据输入信号和逆数据输入信号的状态，数据输出或逆数据输出信号中的一者通过NMOS晶体管514并由NMOS晶体管510或512中的一者拉低。例如，假定数据输入信号为高并且逆数据输入信号为低，则逆数据输出信号通过NMOS晶体管510和NMOS晶体管514被拉低。数据输出信号将保持为高，这是因为NMOS晶体管512未导通，并且由此，数据输出信号不被拉低。类似地，如果数据输入信号为低并且逆数据输入信号为高，则数据输出信号通过NMOS晶体管512被拉低，并且NMOS晶体管510将不导通。相应地，逆数据输出信号将保持为高，这是因为逆数据输出信号未被NMOS晶体管510和NMOS晶体管514拉低。

如上所述，当读时钟信号为低时，数据输出信号和逆数据输出信号两者都为高。当读时钟信号为高时，假定数据输入信号和逆数据输入信号是彼此的逆，则数据输出信号和逆数据输出信号也是彼此的逆。相应地，数据输出信号的状态、逆数据输出信号的状态、或者这两个信号的状态可由图2的开关206用于确定要选择哪个存储器组202、204。当数据输出信号和逆数据输出信号是彼此的逆时，存储器组可被视为主动地驱动数据线。当数据输出信号和逆数据输出信号不是彼此的逆时，存储器组不在主动地驱动数据线。一般而言，在所解说的示例中，先前的读数据值可被保留在数据线上。

图6是解说了根据本文所描述的系统和方法的用于所提出的设计的定时的示例时序图600。如示例时序图600中所解说的，初始地，信号、预充电、感测使能、以及读时钟可以为低。读数据(例如，读数据110)可以等于来自最后读操作的值、浮置、或者某种其他一个或数个值。

预充电(其在所解说的示例中为活跃低)初始地为活跃。感测使能和读时钟在所解说的示例中为活跃高，并且初始地为不活跃。如参照图5所讨论的，将预充电信号驱动为低便通过PMOS晶体管532、534、536将数据输入信号和逆数据输入信号拉高。通过PMOS晶体管532、534、536将数据输入信号和逆数据输入信号拉高将数据输入和逆数据输入信号各自预充电到高值。

当要发生读取时，预充电信号可以被驱动为高(不活跃)。图3中所解说的定时发生器320可将感测使能信号驱动为高(活跃)。如参照图5所讨论的，将感测使能信号驱动为高使NMOS晶体管530导通。当NMOS晶体管530导通时，交叉耦合反相器对被连接在功率(Vdd)与接地之间。相应地，当感测使能信号活跃时，数据输入信号和逆数据输入信号将被驱动成彼此的逆。交叉耦合反相器放大并加强来自复用器308的输出。

在读取期间，在感测使能信号被定时发生器320驱动为低之后，预充电信号可被驱动为低，并且读时钟信号可被定时发生器320驱动为高(活跃)。将读时钟驱动为高便激活电平移位电路系统570。电平移位电路系统可被用于针对连接到存储器的特定电路系统(例如，开关206)将存储器电压电平转换成恰当的电压电平。当读时钟信号被驱动为高时，数据输出可被锁存到开关206中。在一些示例中，读数据可以是稳定的，直至下一读操作。

图7是解说单比特开关206-1的示例的电路图。单比特开关206-1可以是图2的开关206的一部分。例如，当存储器组(例如，存储器组202、204)输出多个比特时，图2的开关206可包括多个单比特开关206-1。替换地，例如，当存储器组202、204输出单个比特时，图2的开关206可仅包括一个单比特开关206-1。

单比特开关206-1包括NAND(与非)门702、NAND门704、以及反相器706。NAND门702、704是三输入NAND门。图6中所解说的单比特开关206-1可被用于在两个输出比特(从图2中所解说的两个存储器组202、204中的每个存储器组有一个输出比特)之间进行选择。

如上所述，本文所描述的“差分”数据输出一般不是真正的差分输出，即，差分数据输出并非所有时间都处于不同电平。在本文所描述的示例中，存储器组的差分数据输出可以要么两者都为高要么可以是彼此的逆。例如，假定数据输出1(dataout1)为高并且逆数据输出1为低，而同时数据输出2(dataout2)为高并且逆数据输出2也为高。在这种情形中，NAND门704的三个输入中的至少两个输入为高，并且NAND门702的输入中的至少一个输入(逆数据输出1)为低。由于NAND门702的输入中的至少一个输入为低，因此NAND门702的输出为高。相应地，信号708为高，并且NAND门704的所有输入都为高。由于NAND门704的所有输入都为高，因此NAND门的输出为低并且信号710为低。在信号710为低的情况下，读数据(其是单比特开关206-1的输出)为高，这是因为读数据输出信号是使用反相器706生成的信号710的经反相版本。

作为另一示例，假定输出的数据输出1为低，并且输出的逆数据输出1为高。进一步假定输出的数据输出2为高，并且输出的逆数据输出2也为高。在这种情形中，NAND门702的三个输入中的至少两个输入为高，并且至NAND门704的输入中的至少一个输入(数据输出1)为低。由于至NAND门704的输入中的至少一个输入为低，因此NAND门704的输出必须为高。如果NAND门704的输出为高，则信号710为高。在信号710为高的情况下，读数据(其是单比特开关206-1的输出)为低，这是因为读数据输出信号是信号710的使用反相器706生成的经反相版本。在信号710为高的情况下，至NAND门702的所有输入都为高。由于至NAND门702的所有输入都为高，因此NAND门702的输出为低并且信号708为低。如上所述，开关206-1可被用于在两个输出位(例如，数据输出1和数据输出2)(图2中所解说的两个存储器组202、204中的每个存储器组一个输出位)之间进行选择。相应地，开关206-1可提供用于基于第一和第二数据比特输出来针对读操作在第一和第二比特之间进行选择的装置。

在图7中所解说的示例开关中，提供给开关的数据控制该开关。当数据输出1和逆数据输出1两者都为高时，对应的存储器组不在提供数据。当数据输出2和逆数据输出2两者都为高时，对应的存储器组不在提供数据。反之，当数据输出1和逆数据输出1是彼此的逆时，对应的存储器组在提供数据，并且当数据输出2和逆数据输出2是彼此的逆时，对应的存储器组在提供数据。

本领域普通技术人员将理解，其他电路可与可以使用其他电压输出组合的其他存储器系统联用。例如，在另一存储器系统中，两个低电压(而不是两个高电压)可指示对应的存储器组不在提供数据。替换地，在另一系统中，两个低电压可指示低数据值，两个高电压可指示高数据值，并且逆电压值可指示对应的存储器组不在提供数据。本领域普通技术人员将理解，取决于所使用的特定存储器系统的性质，可使用其他电路、系统、装置和方法。各种电路、系统、装置和方法可被设计成：使用存储器组的输出的状态来选择哪个存储器组提供有效数据，而不管用于指示数据存在还是缺失的特定电压输出组合如何。

如本文所描述的一些示例包括存储器(104)。存储器(104)可包括第一存储器部分(存储器单元314)，该第一存储器部分被配置成存储第一比特并生成第一数据比特输出，当第一读使能活跃时，该第一数据比特输出因变于第一比特。存储器(104)可包括第二存储器部分(存储器单元314)，该第二存储器部分被配置成存储第二比特并生成第二数据比特输出，当第二读使能活跃时，该第二数据比特输出因变于第二比特。存储器(104)可包括开关(206，206-1)，该开关被配置成基于第一和第二数据比特输出来针对读操作在第一和第二比特之间进行选择。在一些示例中，开关(206，206-1)包括锁存器。

存储器(104)可包括包含第一存储器部分的第一存储器组(202，204)和包含第二存储器部分的第二存储器组(202，204)。第一存储器部分(存储器单元314)可包括第一感测放大器(312)，该第一感测放大器被配置成生成第一数据比特输出。第二存储器部分(存储器单元314)可包括第二感测放大器(312)，该第二感测放大器被配置成生成第二数据比特输出。第一感测放大器(312)可被配置成生成第一数据比特输出，该第一数据比特输出进一步因变于来自第一存储器部分(存储器单元314)的用于读操作的第一读使能。第二感测放大器(312)可被配置成生成第二数据比特输出，该第二数据比特输出进一步因变于来自第二存储器部分(存储器单元314)的用于读操作的第二读使能。

在一个示例中，第一感测放大器(312)可被配置成：当第一读使能活跃时，提供第一比特作为第一数据比特输出，并且其中，第二感测放大器被配置成：当第二读使能活跃时，提供第二比特作为第二数据比特输出。在一示例中，第一感测放大器(312)可被配置成：当第一读使能不活跃时，将第一数据比特输出强制为独立于第一比特的状态。第二感测放大器(312)可被配置成：当第二读使能不活跃时，将第二输出强制为独立于第二比特的状态。在一示例中，第一感测放大器(312)可被配置成：当第一读使能活跃时，提供第一比特作为第一数据比特输出。第二感测放大器(312)可被配置成：当第二读使能不活跃时，将第二数据比特输出强制为独立于第二比特的状态。

示例存储器(104)可包括第一存储器部分(存储器单元314)，该第一存储器部分被配置成存储第一比特并生成因变于第一比特的第一数据比特输出。示例存储器(104)可包括第二存储器部分(存储器单元314)，该第二存储器部分被配置成存储第二比特并生成独立于第二比特的第二数据比特输出。示例存储器(104)可包括开关(206，206-1)，该开关被配置成基于第一和第二数据比特输出来针对读操作在第一和第二比特之间进行选择。

图8是根据本文所描述的系统和方法的与存储器选择有关的方法的流程图800。在框802中，例如在存储器组(202，204)内生成因变于第一比特的第一数据比特输出(208)。第一数据比特输出(208)可由感测放大器(312)生成并且可以因变于存储在存储器单元(314)中的数据。可使用行解码器(304)和列解码器(306)连同如图3中所解说的复用器(308)来访问存储器单元(314)。

在框804中，例如在存储器组(202，204)内生成因变于第二比特的第二数据比特输出(208)。第一数据比特输出(208)可由感测放大器(312)生成并且可以因变于存储在存储器单元(314)中的数据。可使用行解码器(304)和列解码器(306)连同如图3中所解说的复用器(326)来访问存储器单元(314)。

在框806中，基于第一比特和第二比特来针对读操作在第一比特和第二比特之间进行选择。可使用包括锁存器的开关(206，206-1)来执行针对读操作在第一比特和第二比特之间的选择。此外，针对读操作在第一比特和第二比特之间的选择可使用包括两个交叉耦合门(702，704)的开关(206，206-1)。一个示例可基于第一组比特和第二组比特来针对读操作在第一组比特和第二比特之间进行选择。

图9是根据本文所描述的系统和方法的与存储器选择有关的方法的另一流程图900。在框902中，生成与第一比特相关联的第一关联比特。第一关联比特可由存储器单元(314，316)的输出来生成。

在框904中，生成与第二比特相关联的第二关联比特。第二关联比特可由存储器单元(314，316)的输出来生成。

在框906中，进一步基于第一关联比特和第二关联比特来针对读操作在第一比特和第二比特之间进行选择(开关206，206-1)。在图8和9的示例方法中，可使用锁存器(开关206-1)来执行基于第一比特和第一关联比特对第二比特的选择。使用锁存器来进行对由第二比特和第二关联比特使能的第一比特的选择。锁存器可被进一步配置成：当由第一比特和第一关联比特使能时，由第二比特和第二关联比特控制。锁存器可被进一步配置成：当由第二比特和第二关联比特使能时，由第一比特和第一关联比特控制。

应理解，所公开的过程/流程图中的各个框的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程/流程图中的各个框的具体次序或层次。此外，一些框可被组合或被略去。所附方法权利要求以范例次序呈现各种框的要素，且并不意味着被限定于所呈现的具体次序或层次。

提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。诸如“A、B或C中的至少一者”、“A、B或C中的一者或多者”、“A、B和C中的至少一者”、“A、B和C中的一者或多者”以及“A、B、C或其任何组合”之类的组合包括A、B和/或C的任何组合，并且可包括多个A、多个B或者多个C。具体地，诸如“A、B或C中的至少一者”、“A、B或C中的一者或多者”、“A、B和C中的至少一者”、“A、B和C中的一者或多者”、以及“A、B、C或其任何组合”之类的组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或者A和B和C，其中任何此类组合可包含A、B或C中的一个或多个成员。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。措辞“模块”、“机制”、“元素”、“设备”等等可以不是措辞“装置”的代替。权利要求的任何要素都不应当在35U.S.C.§112(f)的规定下来解释，除非该要素是使用短语“用于……的装置”来明确叙述的或者在方法权利要求情形中该要素是使用短语“用于……的步骤”来叙述的。

Claims (21)

1.一种存储器，包括：

第一存储器部分，所述第一存储器部分被配置成存储第一比特并生成第一数据比特输出，当第一读使能活跃时，所述第一数据比特输出因变于所述第一比特；

第二存储器部分，所述第二存储器部分被配置成存储第二比特并生成第二数据比特输出，当第二读使能活跃时，所述第二数据比特输出因变于所述第二比特；以及

开关，所述开关被配置成：基于所述第一数据比特输出、所述第二数据比特输出、以及所述开关内部的反馈来针对读操作在所述第一比特和所述第二比特之间进行选择，其中所述第一数据比特输出包括差分对，并且其中所述开关被配置成：当所述差分对互补时，选择所述第一数据比特输出。

2.如权利要求1所述的存储器，其中，所述开关包括锁存器，所述锁存器包括第一与非门和第二与非门，所述第一与非门具有第一与非门第一输入、第一与非门第二输入、第一与非门第三输入、以及第一与非门输出，所述第二与非门具有第二与非门第一输入、第二与非门第二输入、第二与非门第三输入、以及第二与非门输出，所述第一与非门输出耦合到所述第二与非门第三输入，并且所述第二与非门输出耦合到所述第一与非门第三输入以提供所述开关内部的所述反馈，所述第二与非门输出耦合到反相器的输入，所述反相器的输出被配置成输出读数据，所述第一与非门第一输入耦合到经反相的第一数据输入，所述第一与非门第二输入耦合到第二数据输入，所述第二与非门第一输入耦合到第一数据输入，所述第二与非门第二输入耦合到经反相的第二数据输入。

3.如权利要求1所述的存储器，进一步包括第一存储器组和第二存储器组，所述第一存储器组包括所述第一存储器部分，所述第二存储器组包括所述第二存储器部分。

4.如权利要求1所述的存储器，其中，所述第一存储器部分包括被配置成生成所述第一数据比特输出的第一感测放大器，并且其中，所述第二存储器部分包括被配置成生成所述第二数据比特输出的第二感测放大器。

5.如权利要求4所述的存储器，其中，所述第一感测放大器被配置成：当所述第一读使能活跃时，提供所述第一比特作为所述第一数据比特输出，并且其中，所述第二感测放大器被配置成：当所述第二读使能活跃时，提供所述第二比特作为所述第二数据比特输出。

6.如权利要求4所述的存储器，其中，所述第一感测放大器被配置成：当所述第一读使能不活跃时，将所述第一数据比特输出强制为独立于所述第一比特的状态，并且其中，所述第二感测放大器被配置成：当所述第二读使能不活跃时，将所述第二输出强制为独立于所述第二比特的状态。

7.如权利要求4所述的存储器，其中，所述第一感测放大器被配置成：当所述第一读使能活跃时，提供所述第一比特作为所述第一数据比特输出，并且当所述第二读使能不活跃时，将所述第二数据比特输出强制为独立于所述第二比特的状态。

8.如权利要求1所述的存储器，其中，所述第一数据比特输出包括差分对，并且其中，所述开关被配置成：当所述差分对处于相同状态时，选择所述第二数据比特输出。

9.一种对存储器进行访问的方法，包括：

当第一读使能活跃时，生成因变于第一所存储比特的第一数据比特输出；

当第二读使能活跃时，生成因变于第二所存储比特的第二数据比特输出；以及

针对读操作在第一比特和第二比特之间进行选择，所述选择基于所述第一数据比特输出、所述第二数据比特输出、以及用于进行所述选择的开关内部的反馈，其中所述第一数据比特输出包括差分对，并且其中在所述第一比特和所述第二比特之间进行选择包括：当所述差分对互补时，选择所述第一数据比特输出。

10.如权利要求9所述的方法，其中，生成第一数据比特输出包括：当所述第一读使能活跃时，提供所述第一比特作为所述第一数据比特输出；并且其中，生成所述第二数据比特输出包括：当所述第二读使能活跃时，提供所述第二比特作为所述第二数据比特输出。

11.如权利要求9所述的方法，其中，生成所述第一数据比特输出包括：当所述第一读使能不活跃时，将所述第一数据比特输出强制为独立于所述第一比特的状态；并且其中，生成所述第二数据比特输出包括：当所述第二读使能不活跃时，将所述第二输出强制为独立于所述第二比特的状态。

12.如权利要求9所述的方法，其中，生成第一数据比特输出包括：当所述第一读使能活跃时，提供所述第一比特作为所述第一数据比特输出；并且其中，基于所述第一数据比特输出和所述第二数据比特输出来针对读操作在所述第一比特和所述第二比特之间进行选择包括：当所述第二读使能不活跃时，将所述第二数据比特输出强制为独立于所述第二比特的状态。

13.如权利要求9所述的方法，其中，所述第一数据比特输出包括差分对，并且其中，在所述第一比特和所述第二比特之间进行选择包括：当所述差分对处于相同状态时，选择所述第二数据比特输出。

14.一种存储器，包括：

用于存储第一比特的装置；

用于存储第二比特的装置；

用于当第一读使能活跃时，生成因变于所述第一比特的第一数据比特输出的装置；

用于当第二读使能活跃时，生成因变于所述第二比特的第二数据比特输出的装置；以及

用于针对读操作在所述第一比特和所述第二比特之间进行选择的装置，所述选择基于所述第一数据比特输出、所述第二数据比特输出、以及所述用于进行选择的装置内部的反馈，其中所述第一数据比特输出包括差分对，并且其中所述用于在所述第一比特和所述第二比特之间进行选择的装置被配置成：当所述差分对互补时，选择所述第一数据比特输出。

15.如权利要求14所述的存储器，其中，所述用于生成第一数据比特输出的装置包括第一感测放大器，并且所述用于生成第二数据比特输出的装置包括第二感测放大器。

16.如权利要求14所述的存储器，其中，所述用于在所述第一比特和所述第二比特之间进行选择的装置包括锁存器。

17.如权利要求14所述的存储器，进一步包括第一存储器组和第二存储器组，所述第一存储器组包括所述用于存储第一比特的装置和所述用于生成第一数据比特输出的装置，所述第二存储器组包括所述用于存储第二比特的装置和所述用于生成第二数据比特输出的装置。

18.如权利要求14所述的存储器，其中，所述用于生成第一数据比特输出的装置被配置成：当所述第一读使能活跃时，提供所述第一比特作为所述第一数据比特输出；并且其中，所述用于生成所述第二数据比特输出的装置被配置成：当所述第二读使能活跃时，提供所述第二比特作为所述第二数据比特输出。

19.如权利要求14所述的存储器，其中，所述用于生成第一数据比特输出的装置被配置成：当所述第一读使能不活跃时，将所述第一数据比特输出强制为独立于所述第一比特的状态；并且其中，所述用于生成第二数据比特输出的装置被配置成：当所述第二读使能不活跃时，将所述第二输出强制为独立于所述第二比特的状态。

20.如权利要求14所述的存储器，其中，当所述第一读使能活跃时，所述用于生成第二数据比特输出的装置提供所述第一比特作为所述第一数据比特输出；并且当所述第二读使能不活跃时，将所述第二数据比特输出强制为独立于所述第二比特的状态。

21.如权利要求14所述的存储器，其中，所述第一数据比特输出包括差分对，并且其中，所述用于在所述第一比特和所述第二比特之间进行选择的装置被配置成：当所述差分对处于相同状态时，选择所述第二数据比特输出。

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