KR20110057601A - 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법 - Google Patents

비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법 Download PDF

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Abstract

본 발명은 비휘발성 논리 회로에 관한 것으로, 한 쌍의 래치(latch) 노드(node)를 가지는 래치부, 및 기입 인에이블(enable) 신호가 활성화되면 상기 한 쌍의 래치 노드에 전기적으로 연결되어, 상기 한 쌍의 래치 노드의 데이터에 의해 결정되는 전류 방향에 따라 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함한다.

Description

비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법{Nonvolatile logic circuit, Integrated circuit including the nonvolatile logic circuit and method of operating the integrated circuit}
본 발명은 비휘발성 논리 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 있는데, 이러한 차세대 메모리 장치를 논리 회로에 적용하고자 하는 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는 비휘발성 메모리 장치를 논리 회로에 적용하여 부팅(booting)에 소요되는 시간을 줄일 수 있고, 상기 비휘발성 메모리 장치의 내구성을 고려하여 상기 비휘발성 메모리 장치에 대한 기입 동작 횟수를 줄일 수 있는 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법을 제공하는 데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 논리 회로는 한 쌍의 래치(latch) 노드(node)를 가지는 래치부; 및 기입 인에이블(enable) 신호가 활성화되면 상기 한 쌍의 래치 노드에 전기적으로 연결되어, 상기 한 쌍의 래치 노드의 데이터에 의해 결정되는 전류 방향에 따라 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함한다.
상기 한 쌍의 비휘발성 메모리 셀은 독출 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드에 전기적으로 연결되어, 상기 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 상기 한 쌍의 래치 노드에 제공함으로써 독출 동작이 수행될 수 있다. 상기 한 쌍의 비휘발성 메모리 셀은 상기 기입 인에이블 신호 및 상기 독출 인에이블 신호가 활성화되지 않으면 상기 한 쌍의 래치 노드에 연결되지 않을 수 있다.
상기 비휘발성 논리 회로는 입력 데이터를 반전시켜서 반전 입력 데이터를 출력하는 인버터; 독출 인에이블 신호가 활성화되지 않으면 상기 입력 데이터를 상기 한 쌍의 래치 노드 중 제1 래치 노드에 전달하는 제1 전달부; 및 상기 독출 인에이블 신호가 활성화되지 않으면 상기 반전 입력 데이터를 상기 한 쌍의 래치 노드 중 제2 래치 노드에 전달하는 제2 전달부를 더 포함할 수 있다.
상기 비휘발성 논리 회로는 상기 독출 인에이블 신호가 활성화되면, 상기 한 쌍의 비휘발성 메모리 셀 중 제1 비휘발성 메모리 셀에 저장된 데이터를 상기 제1 래치 노드에 제공하고, 상기 한 쌍의 비휘발성 메모리 셀 중 제2 비휘발성 메모리 셀에 저장된 데이터를 상기 제2 래치 노드에 제공하는 독출 동작 선택부; 및 상기 기입 인에이블 신호가 활성화되면, 상기 제1 및 제2 래치 노드의 데이터에 따라 결정되는 전류 방향에 따라 상기 제1 및 제2 비휘발성 메모리 셀에 서로 반대 방향으로 전류를 인가하는 기입 동작 선택부를 더 포함할 수 있다. 상기 비휘발성 논리 회로는 상기 제1 및 제2 래치 노드의 데이터를 등화하기(equalize) 위한 펄스 신호가 활성화되면, 상기 제1 및 제2 래치 노드를 연결시키는 등화부를 더 포함할 수 있다.
상기 기입 동작 선택부는, 상기 기입 인에이블 신호가 활성화되면 상기 제1 및 제2 비휘발성 메모리 셀을 서로 연결시킴으로써, 상기 제1 및 제2 래치 노드와 상기 제1 및 제2 비휘발성 메모리 셀 사이에 폐회로를 형성하는 기입 스위치를 포함할 수 있다. 또한, 상기 독출 동작 선택부는, 상기 독출 인에이블 신호가 활성화되면 상기 제1 및 제2 비휘발성 메모리 셀을 각각 접지 전압 단자에 연결시키는 제1 및 제2 독출 스위치들을 포함할 수 있다.
상기 비휘발성 논리 회로는 상기 제1 및 제2 비휘발성 메모리 셀에 대한 독출 동작을 보조하는 독출 보조부를 더 포함하고, 상기 독출 보조부는, 상기 제2 비휘발성 메모리 셀에 저장된 데이터에 따라 온/오프되어, 상기 제1 비휘발성 메모리 셀을 상기 제1 독출 스위치에 연결시키는 제1 보조 스위치; 및 상기 제1 비휘발성 메모리 셀에 저장된 데이터에 따라 온/오프되어, 상기 제2 비휘발성 메모리 셀을 상기 제2 독출 스위치에 연결시키는 제2 보조 스위치를 포함할 수 있다.
상기 비휘발성 논리 회로는 상기 제1 및 제2 비휘발성 메모리 셀에 대한 독출 동작을 보조하는 독출 보조부를 더 포함하고, 상기 독출 보조부는, 상기 제2 래치 노드의 데이터에 따라 온/오프되어, 상기 제1 비휘발성 메모리 셀을 상기 제1 독출 스위치에 연결시키는 제1 보조 스위치; 및 상기 제1 래치 노드의 데이터에 따라 온/오프되어, 상기 제2 비휘발성 메모리 셀과 상기 제2 독출 스위치에 연결시키는 제2 보조 스위치를 포함할 수 있다.
상기 비휘발성 논리 회로는 상기 제1 및 제2 비휘발성 메모리 셀에 대한 독출 동작을 보조하는 독출 보조부를 더 포함하고, 상기 독출 보조부는, 상기 독출 인에이블 신호에 따라 온/오프되어, 상기 제1 및 제2 래치 노드의 데이터를 각각 전달하는 제1 및 제2 전달 스위치; 상기 제2 전달 스위치의 출력에 따라 온/오프되어, 상기 제1 래치 노드를 상기 제1 비휘발성 메모리 셀에 연결시키는 제1 보조 스위치; 및 상기 제1 전달 스위치의 출력에 따라 온/오프되어, 상기 제2 래치 노드를 상기 제2 비휘발성 메모리 셀에 연결시키는 제2 보조 스위치를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 비휘발성 논리 회로는 입력 데이터를 래치하는 마스터(master) 래치; 및 상기 마스터 래치의 출력 데이터를 래치하는 슬레이브(slave) 래치를 포함하고, 상기 슬레이브 래치는, 한 쌍의 래치 노드를 가지는 래치부; 및 기입 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드에 전기적으로 연결되어, 상기 한 쌍의 래치 노드의 데이터에 의해 결정되는 전류 방향에 따라 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 집적 회로는 적어도 하나의 논리 회로 블록 및 적어도 하나의 비휘발성 논리 회로를 포함하는 복수의 회로 블록들; 상기 복수의 회로 블록들 중 적어도 하나에 공급되는 전원이 임계 값 이하이면 감지 신호를 생성하는 전원 감지부; 및 상기 감지 신호 또는 외부에서 제공되는 커맨드(command)를 기초로 독출 인에이블 신호 및 기입 인에이블 신호 중 하나를 생성하는 제어부를 포함하고, 상기 적어도 하나의 비휘발성 논리 회로는, 상기 적어도 하나의 논리 회로 블록의 출력 데이터 또는 외부에서 제공되는 입력 데이터를 래치하는 한 쌍의 래치 노드를 가지는 래치부; 및 상기 기입 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드에 전기적으로 연결되어, 상기 한 쌍의 래치 노드의 데이터에 의해 결정되는 전류 방향에 따라 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 집적 회로의 동작 방법은, 한 쌍의 래치 노드를 가지는 래치부 및 한 쌍의 비휘발성 메모리 셀을 포함하는 적어도 하나의 비휘발성 논리 회로, 및 적어도 하나의 논리 회로 블록을 포함하는 복수의 회로 블록들을 가지는 집적 회로의 동작 방법으로서, 상기 복수의 회로 블록들 중 적어도 하나에 공급되는 전원이 임계 값 이하이면 감지 신호를 생성하는 단계; 상기 감지 신호 또는 외부에서 제공되는 커맨드를 기초로 독출 인에이블 신호 및 기입 인에이블 신호 중 하나를 생성하는 단계; 상기 기입 인에이블 신호가 활성화되면 상기 한 쌍의 비휘발성 메모리 셀을 상기 한 쌍의 래치 노드에 전기적으로 연결시키는 단계; 및 상기 한 쌍의 래치 노드의 데이터에 의해 결정되는 전류 방향에 따라 상기 한 쌍의 비휘발성 메모리 셀에 서로 반대 방향으로 전류를 인가함으로써 상기 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행하는 단계를 포함한다.
상기 동작 방법은 상기 적어도 하나의 논리 회로 블록의 출력 데이터 또는 외부에서 제공되는 입력 데이터를 반전시켜서 반전 데이터를 출력하는 단계; 및 상기 독출 인에이블 신호가 활성화되지 않으면 상기 적어도 하나의 논리 회로 블록의 상기 출력 데이터 또는 상기 외부에서 제공되는 입력 데이터, 및 상기 반전 데이터를 상기 한 쌍의 래치 노드에 각각 전달하는 단계를 더 포함할 수 있다. 상기 동작 방법은 상기 독출 인에이블 신호 및 상기 기입 인에이블 신호가 활성화되지 않으면, 상기 한 쌍의 비휘발성 메모리 셀과 상기 한 쌍의 래치 노드의 연결을 해제하는 단계; 및 상기 독출 인에이블 신호가 활성화되면, 상기 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 상기 한 쌍의 래치 노드에 제공하는 단계 중 적어도 하나를 더 포함할 수 있다. 상기 동작 방법은 상기 한 쌍의 래치 노드의 데이터를 등화하기 위한 펄스 신호가 활성화되면, 상기 한 쌍의 래치 노드를 연결시킴으로 써, 상기 한 쌍의 래치 노드의 데이터를 등화하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 비휘발성 논리 회로는 한 쌍의 래치 노드를 가지는 래치부 및 한 쌍의 비휘발성 메모리 셀을 포함하고, 기입 인에이블 신호가 활성화되는 경우에만 상기 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행함으로써, 비휘발성 메모리 셀의 유한한 내구성에도 불구하고 비휘발성 논리 회로를 안정적으로 구동시킬 수 있다.
또한, 본 발명에 따르면, 비휘발성 논리 회로는 독출 인에이블 신호가 활성화되면 비휘발성 메모리 셀에 저장된 데이터를 한 쌍의 래치 노드에 전달함으로써, 전원이 제거되기 전에 비휘발성 메모리 셀에 저장된 데이터를 전원이 인가된 후에 빠르게 독출할 수 있으므로 부팅 동작이 단순해지고, 외부의 ROM에 접근하지 않고 바로 부팅할 수 있으므로 부팅에 소요되는 시간을 크게 줄일 수 있다.
또한, 본 발명에 따르면, 갑자기 전원이 제거되더라도 감지 신호를 생성하고 이에 따라 기입 인에이블 신호를 활성화함으로써, 비휘발성 논리 회로의 데이터를 비휘발성 메모리 셀에 기입할 수 있고, 전원이 인가된 후에 비휘발성 메모리 셀에 저장된 데이터를 독출할 수 있다.
또한, 본 발명에 따르면, 비휘발성 논리 회로는 엔모스 트랜지스터들을 포함하는 독출 보조부를 더 포함함으로써, 독출 동작을 수행할 때에 논리 '하이'인 데이터를 저장하는 비휘발성 메모리 셀에 연결된 전류 경로를 차단할 수 있다. 이로써, 독출 동작을 수행할 때에 유발될 수 있는 누설 전류를 감소시킬 수 있고, 독출 속도를 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 집적 회로를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 집적 회로(1)는 하나의 전자 시스템 내에서 단일 칩으로 구현될 수 있는데, 복수의 회로 블록들(10 내지 50), 전원 감지부(60) 및 제어부(70)를 포함할 수 있다. 이때, 복수의 회로 블록들(10 내지 50)은 제1 내지 제3 플립플롭들(10, 20, 30) 및 제1 및 제2 논리 회로 블록들(40, 50)을 포함할 수 있다. 도 1에서는 세 개의 플립플롭들(10, 20, 30)과 두 개의 논리 회로 블록들(40, 50)이 도시되었으나, 이는 도해의 편의를 위한 것이고, 집적 회로(1)는 더 많은 수의 플립플롭들 또는 더 많은 수의 논리 회로 블록들을 포함할 수 있다.
본 실시예에서, 제1 내지 제3 플립플롭들(10, 20, 30)은 각각 한 쌍의 비휘발성 메모리 셀을 포함하는 비휘발성 플립플롭들일 수 있다. 이하에서는, 본 발명에 따른 비휘발성 논리 회로의 일 예로서, 비휘발성 플립플롭들에 대하여 상술하기 로 한다.
제1 플립플롭(10)은 외부에서 제공되는 입력 데이터(IN)를 수신하고, 수신된 입력 데이터(IN)를 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 제1 논리 회로 블록(40)은 제1 플립플롭(10)의 출력 데이터에 대하여 소정의 논리 연산을 수행할 수 있다. 제2 플립플롭(20)은 제1 논리 회로 블록(40)의 출력 데이터를 수신하고, 수신된 데이터를 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 제2 논리 회로 블록(50)은 제2 플립플롭(20)의 출력 데이터에 대하여 소정의 논리 연산을 수행할 수 있다. 제3 플립플롭(30)은 제2 논리 회로 블록(50)의 출력 데이터를 수신하고, 수신된 데이터를 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 이와 같이, 제1 내지 제3 플립플롭들(10, 20, 30)은 일반적인 래치 동작을 수행함으로써, 집적 회로(1) 내의 신호들이 클럭 신호(CLK)에 동기되도록 한다.
또한, 제1 내지 제3 플립플롭들(10, 20, 30)은 기입 인에이블(enable) 신호(WEN) 또는 독출 인에이블 신호(REN)에 따라, 그 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작 또는 독출 동작을 수행할 수 있다. 이로써, 각 플립플롭(10, 20, 30)은 기입 인에이블 신호(WEN) 또는 독출 인에이블 신호(REN)가 활성화된 경우에는 그 내부에 포함된 비휘발성 메모리 셀에 대한 기입 동작 또는 독출 동작을 수행할 수 있고, 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)가 활성화되지 않은 경우에는 일반적인 래치 동작을 수행할 수 있다. 각 플립플롭(10, 20, 30)의 구체적인 동작에 대해서는 후술하기로 한다.
전원 감지부(60)는 집적 회로(1)에 인가되는 전원을 감지하여, 전원이 소정 의 임계 값 이하로 떨어질 때에 감지 신호(SS)를 생성할 수 있다. 구체적으로, 전원 감지부(60)는 집적 회로(1)에 포함된 복수의 회로 블록들(10 내지 50) 중 적어도 하나에 인가되는 전원을 감지함으로써, 감지 신호(SS)를 생성할 수 있다.
제어부(70)는 외부에서 입력되는 커맨드(CMD) 또는 전원 감지부(60)에서 생성된 감지 신호(SS)를 기초로 하여 독출 인에이블 신호(REN) 또는 기입 인에이블 신호(WEN)를 활성화할 수 있다. 예를 들어, 부트 코드(boot code)를 업데이트할 필요가 있을 경우에, 사용자는 기입 커맨드(W_CMD)를 생성할 수 있다. 이때, 제어부(70)는 기입 커맨트(W_CMD)에 따라 기입 인에이블 신호(WEN)를 활성화할 수 있다. 또한, 부팅 동작을 수행하거나 전원이 새로 인가될 경우에, 사용자는 독출 커맨드(R_CMD)를 생성할 수 있다. 이때, 제어부(70)는 독출 커맨드(R_CMD)에 따라 독출 인에이블 신호(REN)를 활성화할 수 있다.
도 2는 도 1의 전원 감지부와 제어부의 동작을 설명하기 위한 타이밍도이다.
도 1 및 2를 참조하면, 집적 회로(1)에 인가되는 전원이 소정의 임계 값 이하로 떨어지면 전원 감지부(60)는 감지 신호(SS)를 생성할 수 있고, 감지 신호(SS)가 생성되면 제어부(70)는 기입 인에이블 신호(WEN)를 활성화할 수 있다. 이때, 제어부(70)에서 활성화된 기입 인에이블 신호(WEN)는 제1 내지 제3 플립플롭들(10, 20, 30)에 제공될 수 있다. 각 플립플롭(10, 20, 30)은 활성화된 기입 인에이블 신호(WEN)에 따라 그 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행할 수 있다.
도 3은 도 1의 제어부의 동작을 설명하기 위한 타이밍도이다.
도 1 및 3을 참조하면, 외부에서 기입 커맨드(W_CMD) 또는 독출 커맨드(R_CMD)가 입력되면 제어부(70)는 기입 인에이블 신호(WEN) 또는 독출 인에이블 신호(REN)를 활성화할 수 있다. 이때, 제어부(70)에서 활성화된 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)는 제1 내지 제3 플립플롭들(10, 20, 30)에 제공될 수 있다. 각 플립플롭(10, 20, 30)은 활성화된 독출 인에이블 신호(REN)에 따라 그 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 독출 동작을 수행할 수 있다. 또한, 각 플립플롭(10, 20, 30)은 활성화된 기입 인에이블 신호(WEN)에 따라 그 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행할 수 있다.
이하에서는, 다시 도 1을 참조하여, 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)에 따른 각 플립플롭(10, 20, 30)의 동작에 대하여 상술하기로 한다.
집적 회로(1)에 제공되는 전원이 일정하게 유지되거나, 외부로부터 별도의 커맨드가 수신되지 않으면 제어부(70)는 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)를 활성화하지 않고, 각 플립플롭(10, 20, 30)은 일반적인 래치로 동작할 수 있다. 한편, 외부로부터 독출 커맨드(R_CMD)가 수신되면 제어부(70)는 독출 인에이블 신호(REN)를 활성화하고, 각 플립플롭(10, 20, 30)은 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 독출 동작을 수행할 수 있다. 한편, 집적 회로(1)에 제공되는 전원이 소정의 임계 값 이하로 떨어지거나, 외부로부터 기입 커맨드(W_CMD)가 수신되면 제어부(70)는 기입 인에이블 신호(WEN)를 활성화하고, 각 플립플롭(10, 20, 30)은 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행할 수 있다.
따라서, 집적 회로(1)에 인가되는 전원이 제거될 경우에, 전원 감지부(60)는 전원이 완전히 제거되기 전에 감지 신호(SS)를 생성하고, 제어부(70)는 기입 인에이블 신호(WEN)를 활성화하여, 각 플립플롭(10, 20, 30)에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작이 수행될 수 있다. 이에 따라, 전원이 제거되기 전에 집적 회로(1)에 포함된 논리 회로 블록들(40, 50)에서 수행된 결과를 각 플립플롭(10, 20, 30)에 저장해놓을 수 있다.
또한, 집적 회로(1)에 다시 전원이 인가될 경우에, 제어부(70)는 독출 인에이블 신호(REN)를 활성화하여, 각 플립플롭(10, 20, 30)에 포함된 한 쌍의 비휘발성 메모리 셀에 저장된 데이터에 대한 독출 동작이 수행하여 부트 코드를 로드할 수 있다. 이에 따라, 집적 회로(1)에 다시 전원이 인가될 때에 외부의 ROM에 접근하지 않고, 집적 회로(1) 내에서 각 플립플롭(10, 20, 30)에 포함된 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 로드(load)하여 부팅함으로써, 부팅에 소요되는 시간을 크게 줄일 수 있다.
비휘발성 메모리 셀을 플립플롭과 같은 논리 회로에 적용하는 경우에는, 비휘발성 메모리 셀에 대한 매우 높은 신뢰성(내구성, endurance)이 요구된다. 다시 말해, 비휘발성 메모리 셀에 대하여 무한한 횟수의 기입 동작의 수행이 보장될 것이 요구된다. 그러나, 실제로 비휘발성 메모리 셀은 대략 105 내지 106 정도의 기 입 동작의 수행이 보장된다. 따라서, 비휘발성 메모리 셀이 논리 회로에 포함된 경우, 논리 회로에 입력되는 데이터에 따라 비휘발성 메모리 셀에 대하여 항상 기입 동작이 수행될 경우에, 비휘발성 메모리 셀의 유한한 내구성으로 인하여 논리 회로 자체의 신뢰성이 보장되지 않을 수 있다.
본 실시예에 따르면, 각 플립플롭(10, 20, 30)은 기입 인에이블 신호(WEN)를 수신하여, 기입 인에이블 신호(WEN)가 활성화된 경우에만 그 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대하여 기입 동작을 수행할 수 있다. 따라서, 각 비휘발성 메모리 셀에 대한 한정된 내구성에도 불구하고, 각 비휘발성 메모리 셀에 대한 기입 동작의 수행 횟수를 줄임으로써, 비휘발성 메모리 셀을 포함하는 플립플롭의 신뢰성을 크게 향상시킬 수 있다.
도 4는 도 1의 플립플롭에 포함된 래치 회로의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 래치 회로(100)는 래치부(11), 제1 및 제2 비휘발성 메모리 셀(12, 13), 인버터(14), 전달부(15), 기입 동작 선택부(16), 독출 동작 선택부(17) 및 등화부(18)를 포함할 수 있다.
래치부(11)는 제1 및 제2 래치 노드(LN1, LN2)를 가지고, 교차 결합된 제1 및 제2 피모스 트랜지스터들(P1, P2)을 포함할 수 있다. 제1 피모스 트랜지스터(P1)는 전원 전압 단자(Vcc)에 연결된 소스, 제1 래치 노드(LN1)에 연결된 드레인, 및 제2 래치 노드(LN2)에 연결된 게이트를 가진다. 제2 피모스 트랜지스터(P2)는 전원 전압 단자(Vcc)에 연결된 소스, 제2 래치 노드(LN2)에 연결된 드레 인, 및 제1 래치 노드(LN1)에 연결된 게이트를 가진다. 그러나, 래치부(11)의 구성이 이에 한정되지 아니하고, 다른 실시예에서 래치부(11)는 교차 결합된 두 개의 인버터를 포함할 수도 있다.
제1 및 제2 비휘발성 메모리 셀(12, 13)은 전원이 끊어져도 저장된 데이터를 보존할 수 있는 소자들이다.
예를 들어, 제1 및 제2 비휘발성 메모리 셀(12, 13)은 인가되는 전압 또는 전류의 크기 및 방향에 의해 저항 값이 변화하여, 고 저항 상태인 리셋(reset) 상태와 저 저항 상태인 셋(set) 상태를 가질 수 있는 저항 메모리일 수 있다. 즉, 저항 메모리는 전압 또는 전류 펄스의 인가에 의해 고 저항 상태 또는 저 저항 상태로 천이하는데, 이러한 두 가지 상태를 비트 정보로 이용하여 정보를 저장하는 메모리 소자로 활용될 수 있다. 이때, 저항 메모리는 인가되는 전압 또는 전류의 크기뿐 아니라 방향에 따라서도 리셋 상태와 셋 상태를 가질 수 있으므로, 양방향(bipolar) 메모리로 이용될 수 있다.
또 다른 예를 들어, 제1 및 제2 비휘발성 메모리 셀(12, 13)은 인가되는 전압 또는 전류의 방향에 의해 자화 방향이 변화하여, 고 저항 상태와 저 저항 상태를 가질 수 있는 자기 메모리일 수 있다. 자기 메모리는 강자성체/절연체/강자성체의 연속적인 배열을 가질 수 있는데, 두 강자성체에서 자화 방향이 같은 경우는 저 저항 상태를 가지고, 두 강자성체에서 자화 방향이 다른 경우는 고 저항 상태를 가질 수 있으므로, 이러한 두 가지 상태를 비트 정보로 이용하여 정보를 저장하는 메모리 소자로 활용될 수 있다.
그러나, 제1 및 제2 비휘발성 메모리 셀(12, 13)은 저항 메모리에 한정되지 아니하고, 다양한 형태의 메모리 셀, 예컨대 플래시(flash), 피램(PRAM), 또는 에프이램(FeRAM)으로 구성될 수 있다.
인버터(14)는 래치 회로(100)에 입력되는 입력 데이터(D)를 반전시켜서 반전 입력 데이터(nD)를 출력할 수 있다. 전달부(15)는 독출 인에이블 신호(REN)에 따라 제어되는 제1 및 제2 전달부(151, 152)를 포함할 수 있다. 독출 인에이블 신호(REN)가 활성화되지 않으면, 제1 전달부(151)는 입력 데이터(D)를 제1 래치 노드(LN1)에 전달하고, 제2 전달부(152)는 반전 입력 데이터(nD)를 제2 래치 노드(LN2)에 전달한다. 여기서, 제1 및 제2 전달부(151, 152)는 각각 반전 독출 인에이블 신호(nREN)에 따라 온/오프되는 엔모스 트랜지스터를 포함할 수 있다.
기입 동작 선택부(16)는 기입 인에이블 신호(WEN)가 활성화되면 제1 및 제2 래치 노드(LN1, LN2)의 데이터에 따라 결정되는 전류 방향에 따라 제1 및 제2 비휘발성 메모리 셀(12, 13)에 서로 반대 방향으로 전류를 인가할 수 있다. 구체적으로, 기입 동작 선택부(16)는 기입 인에이블 신호(WEN)에 따라 온/오프되는 기입 스위치(161)를 포함할 수 있다. 기입 스위치(161)는 기입 인에이블 신호(WEN)가 활성화되면 제1 및 제2 비휘발성 메모리 셀(12, 13)을 서로 연결시킴으로써, 제1 및 제2 래치 노드(LN1, LN2)와 제1 및 제2 비휘발성 메모리 셀(12, 13) 사이에 폐회로를 형성할 수 있다. 이에 따라, 제1 및 제2 래치 노드(LN1, LN2)의 데이터에 따라 제1 및 제2 비휘발성 메모리 셀(12, 13)에 기입 동작이 수행될 수 있다. 기입 동작 선택부(16)의 구체적인 동작에 대해서는 도 6을 참조하여 후술하기로 한다.
독출 동작 선택부(17)는 독출 인에이블 신호(REN)가 활성화되면 제1 비휘발성 메모리 셀(12)에 저장된 데이터를 제1 래치 노드(LN1)에 제공하고, 제2 비휘발성 메모리 셀(13)에 저장된 데이터를 제2 래치 노드(LN2)에 제공할 수 있다. 구체적으로, 독출 동작 선택부(17)는 독출 인에이블 신호(REN)에 따라 온/오프되는 제1 및 제2 독출 스위치(171, 172)를 포함할 수 있다. 독출 인에이블 신호(REN)가 활성화되면, 제1 독출 스위치(171)는 제1 비휘발성 메모리 셀(12)을 접지 전압 단자에 연결시키고, 제2 독출 스위치(172)는 제2 비휘발성 메모리 셀(13)을 접지 전압 단자에 연결시킨다. 이에 따라, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터는 제1 및 제2 래치 노드(LN1, LN2)에 전달되어, 독출 동작이 수행될 수 있다. 독출 동작 선택부(17)의 구체적인 동작에 대해서는 도 7을 참조하여 후술하기로 한다.
등화부(18)는 제1 래치 노드(LN1)와 제2 래치 노드(LN2) 사이에 연결되어, 소정의 펄스폭을 가진 펄스 신호(PS)가 인가되면 제1 래치 노드(LN1)와 제2 래치 노드(LN2)의 전압을 등화시킬 수 있다. 구체적으로, 등화부(18)는 펄스 신호(PS)가 인가되는 게이트를 가지는 엔모스 트랜지스터로 구현될 수 있다. 따라서, 펄스 신호(PS)가 활성화되면, 즉, 논리 '하이(high)'이면 제1 래치 노드(LN1)와 제2 래치 노드(LN2)는 서로 연결되어, 제1 래치 노드(N1)의 전압은 제2 래치 노드(N2)의 전압과 동일해진다.
여기서, 펄스 신호(PS)는 제1 및 제2 비휘발성 메모리 셀(12, 13)에 대한 독출 동작을 수행하는 경우 활성화된다. 이에 따라, 펄스 신호(PS)가 활성화된 구간 에서 제1 래치 노드(LN1)와 제2 래치 노드(LN2)의 전압을 등화시킨 후, 펄스 신호(PS)가 비활성화되면 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터를 제1 래치 노드(LN1)와 제2 래치 노드(LN2)에 전달함으로써, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터를 독출할 수 있다.
도 5는 도 4의 래치 회로의 일반 동작을 설명하기 위한 회로도이다.
도 5를 참조하면, 래치 회로(100)의 일반 동작이 수행될 경우 독출 인에이블 신호(REN) 및 기입 인에이블 신호(WEN)가 활성화되지 않고, 펄스 신호(PS)도 활성화되지 않는다. 그러므로, 제1 및 제2 전달부(151, 152)는 활성화되어, 입력 데이터(D) 및 반전 입력 데이터(nD)는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달된다. 한편, 기입 동작 선택부(16)의 기입 스위치(161)는 개방되고, 독출 동작 선택부(17)의 제1 및 제2 독출 스위치(171, 172)도 개방되며, 등화부(18)는 비활성화된다. 따라서, 래치부(11)는 제1 및 제2 비휘발성 메모리 셀(12, 13)과 연결되지 않으므로, 래치 회로(100)는 일반적인 래치 회로로 동작한다.
도 6은 도 4의 래치 회로의 기입 동작을 설명하기 위한 회로도이다.
도 6을 참조하면, 래치 회로(100)의 기입 동작이 수행될 경우 기입 인에이블 신호(WEN)가 활성화되고, 독출 인에이블 신호(REN) 및 펄스 신호(PS)는 활성화되지 않는다. 그러므로, 제1 및 제2 전달부(151, 152)는 활성화되어, 입력 데이터(D) 및 반전 입력 데이터(nD)는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달된다. 한편, 기입 동작 선택부(16)의 기입 스위치(161)는 폐쇄되고, 독출 동작 선택부(17)의 제1 및 제2 독출 스위치(171, 172)는 개방되며, 등화부(18)는 비활성화된다.
이에 따라, 제1 및 제2 래치 노드(LN1, LN2)와 제1 및 제2 비휘발성 메모리 셀(12, 13) 사이에, 도 6에서 굵은 실선으로 표시된 경로에 따라 폐회로가 형성된다. 이때, 제1 래치 노드(LN1)와 제2 래치 노드(LN2)의 데이터는 서로 반대되는 논리 값을 가지므로, 제1 래치 노드(LN1)와 제2 래치 노드(LN2)의 데이터에 따라 폐회로에 흐르는 전류의 방향이 결정될 수 있다.
구체적으로, 제1 래치 노드(LN1)의 데이터가 논리 '하이'이고 제2 래치 노드(LN2)의 데이터가 논리 '로우'이면, 제1 래치 노드(LN1)에서 제1 비휘발성 메모리 셀(12)의 방향으로 전류가 흐른다. 그러므로, 제1 비휘발성 메모리 셀(12)에 인가되는 전류의 방향은 위에서 아래로 향하는 제1 방향인 반면, 제2 비휘발성 메모리 셀(13)에 인가되는 전류의 방향은 아래에서 위로 향하는 제2 방향이다. 이처럼 제1 및 제2 비휘발성 메모리 셀(12, 13)에 인가되는 전류의 방향이 서로 다름에 따라 제1 및 제2 비휘발성 메모리 셀(12, 13)은 서로 반대되는 논리 값을 가지는 데이터가 각각 기입된다.
한편, 제1 래치 노드(LN1)의 데이터가 논리 '로우'이고 제2 래치 노드(LN2)의 데이터가 논리 '하이'이면, 제2 래치 노드(LN2)에서 제2 비휘발성 메모리 셀(13)의 방향으로 전류가 흐른다. 그러므로, 제2 비휘발성 메모리 셀(13)에 인가되는 전류의 방향은 위에서 아래로 향하는 제1 방향인 반면, 제1 비휘발성 메모리 셀(12)에 인가되는 전류의 방향은 아래에서 위로 향하는 제2 방향이다. 이처럼 제1 및 제2 비휘발성 메모리 셀(12, 13)에 인가되는 전류의 방향이 서로 다름에 따라 제1 및 제2 비휘발성 메모리 셀(12, 13)은 서로 반대되는 논리 값을 가지는 데이터 가 각각 기입된다.
도 7은 도 4의 래치 회로의 독출 동작을 설명하기 위한 회로도이다.
도 7을 참조하면, 래치 회로(100)의 독출 동작이 수행될 경우 독출 인에이블 신호(REN) 및 펄스 신호(PS)가 활성화되고, 기입 인에이블 신호(WEN)는 활성화되지 않는다. 이때, 펄스 신호(PS)의 활성화 구간은 독출 인에이블 신호(REN)의 활성화 구간보다 짧다. 그러므로, 먼저 등화부(18)는 제1 래치 노드(LN1)와 제2 래치 노드(LN2)를 연결시키고, 이에 따라 제1 래치 노드(LN1)와 제2 래치 노드(LN2)전압이 등화된다.
또한, 제1 및 제2 전달부(151, 152)는 비활성화되어, 입력 데이터(D) 및 반전 입력 데이터(nD)는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달되지 않는다. 한편, 기입 동작 선택부(16)의 기입 스위치(161)는 개방되고, 독출 동작 선택부(17)의 제1 및 제2 독출 스위치(171, 172)는 폐쇄된다. 이에 따라, 제1 및 제2 비휘발성 메모리 셀(12, 13)은, 도 7에서 굵은 화살표로 표시된 경로에 따라 제1 및 제2 래치 노드(LN1, LN2)에 연결되어, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달된다.
이때, 활성화된 독출 인에이블 신호(REN)가 제1 및 제2 독출 스위치(171, 172)에 인가되어 제1 및 제2 독출 스위치(171, 172)가 폐쇄됨으로써 독출 동작을 수행하기 위한 전류 경로가 형성되는데, 활성화된 독출 인에이블 신호(REN)의 전압 값이 높을 경우, 의도하지 않게 제1 및 제2 비휘발성 메모리 셀(12, 13)에 기입 동작이 수행될 정도의 전류가 흐를 수 있다. 따라서, 독출 동작 시에 제1 및 제2 비 휘발성 메모리 셀(12, 13)에 기입 동작이 수행되지 않도록, 활성화된 독출 인에이블 신호(REN)의 전압 값을 적절히 조절하여 제1 및 제2 비휘발성 메모리 셀(12, 13)에 기입 동작이 수행될 정도의 전류가 흐르지 않도록 할 수 있다.
도 8은 도 1의 플립플롭의 일 예를 나타내는 회로도이다.
도 8을 참조하면, 플립플롭(200)은 마스터 래치(ML) 및 슬레이브 래치(SL1)를 포함하는 마스터 슬레이브 플립플롭일 수 있다. 플립플롭(200)은 제1 및 제2 전송 게이트(TG1, TG2)를 더 포함할 수 있다. 제1 전송 게이트(TG1)는 클럭 신호(CLK) 및 반전 클럭 신호(nCLK)에 따라 온/오프되어, 입력 데이터(Din)를 마스터 래치(ML)에 전송할 수 있다. 제2 전송 게이트(TG2)는 클럭 신호(CLK) 및 반전 클럭 신호(nCLK)에 따라 온/오프되어, 마스터 래치(ML)의 출력 데이터를 슬레이브 래치(SL)에 전송할 수 있다.
마스터 래치(ML)는 교차 결합된 제1 및 제2 인버터(INV1, INV2)를 포함하고, 제3 전송 게이트(TG3)를 더 포함할 수 있다. 제3 전송 게이트(TG3)는 클럭 신호(CLK) 및 반전 클럭 신호(nCLK)에 따라 온/오프되어, 제2 인버터(INV2)의 출력을 제1 인버터(INV1)에 전송할 수 있다.
슬레이브 래치(SL1)는 도 4의 래치 회로(100)를 포함할 수 있다. 따라서, 슬레이브 래치(SL1)에 포함된 래치 회로(100)은 도 4에 도시된 래치 회로(100)과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다. 나아가, 슬레이브 래치(SL1)는 제3 인버터(INV3) 및 제4 전송 게이트(TG4)를 더 포함할 수 있다. 제3 인버터(INV3)는 래치 회로(100)의 제2 래치 노드(LN2)의 데이터를 반전하 고, 제4 전송 게이트(TG4)는 클럭 신호(CLK) 및 반전 클럭 신호(nCLK)에 따라 온/오프되어, 제3 인버터(INV3)의 출력을 래치 회로(100)의 입력 단자에 전달할 수 있다.
이하에서는, 플립플롭(200)의 일반 동작, 독출 동작 및 기입 동작에 대하여 상술하기로 한다.
플립플롭(200)에 일반 동작이 수행될 경우 독출 인에이블 신호(REN) 및 기입 인에이블 신호(WEN)가 활성화되지 않고, 펄스 신호(PS)도 활성화되지 않는다. 그러므로, 제1 및 제2 전달부(151, 152)가 활성화되어, 마스터 래치(ML)의 출력 데이터(D) 및 반전 출력 데이터(nD)는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달된다. 한편, 기입 동작 선택부(16)의 기입 스위치(161)는 개방되고, 독출 동작 선택부(17)의 제1 및 제2 독출 스위치(171, 172)도 개방되며, 등화부(18)는 비활성화된다. 따라서, 래치부(11)는 제1 및 제2 비휘발성 메모리 셀(12, 13)과 연결되지 않으므로, 래치 회로(100)는 일반적인 래치 회로로 동작하고, 플립플롭(200)은 일반적인 마스터 슬레이브 플립플롭으로 동작한다.
플립플롭(200)에 기입 동작이 수행될 경우 기입 인에이블 신호(WEN)가 활성화되고, 독출 인에이블 신호(REN) 및 펄스 신호(PS)는 활성화되지 않는다. 그러므로, 제1 및 제2 전달부(151, 152)는 활성화되어, 마스터 래치(ML)의 출력 데이터(D) 및 반전 출력 데이터(nD)는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달된다. 한편, 기입 동작 선택부(16)의 기입 스위치(161)는 폐쇄되고, 독출 동작 선택부(17)의 제1 및 제2 독출 스위치(171, 172)는 개방되며, 등화부(18)는 비활성화된 다. 이에 따라, 제1 및 제2 래치 노드(LN1, LN2)와 제1 및 제2 비휘발성 메모리 셀(12, 13) 사이에 폐회로가 형성된다. 이때, 제1 래치 노드(LN1)와 제2 래치 노드(LN2)의 데이터는 서로 반대되는 논리 값을 가지므로, 제1 래치 노드(LN1)와 제2 래치 노드(LN2)의 데이터에 따라 폐회로에 흐르는 전류의 방향이 결정될 수 있다.
도 9는 도 8의 플립플롭의 기입 동작을 설명하기 위한 타이밍도이다.
도 8 및 도 9를 참조하면, 클럭 신호(CLK)에서 두 클럭 구간이 지나면 플립플롭(200)에 입력되는 데이터(Din)가 슬레이브 래치(SL1)에 전달된다. 이어서, 기입 인에이블 신호(WEN)가 활성화되면, 기입 스위치(161)가 폐쇄됨으로써 제1 및 래치 노드(LN1, LN2)와 제1 및 제2 비휘발성 메모리 셀(12, 13)은 폐회로를 형성한다. 따라서, 제1 래치 노드(LN1)와 제2 래치 노드(N2)의 데이터에 따라 제1 비휘발성 메모리 셀(12) 및 제2 비휘발성 메모리 셀(13)에 인가되는 전류의 방향이 변화함으로써, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 서로 반대되는 논리 값을 갖는 데이터가 기입된다.
구체적으로, 제1 래치 노드(LN1)의 데이터가 논리 '하이'이고 제2 래치 노드(LN2)의 데이터가 논리 '로우'이면, 제1 래치 노드(LN1)에서 제1 비휘발성 메모리 셀(12)의 방향으로 전류가 흐른다. 그러므로, 제1 비휘발성 메모리 셀(12)에 인가되는 전류의 방향은 위에서 아래로 향하는 제1 방향인 반면, 제2 비휘발성 메모리 셀(13)에 인가되는 전류의 방향은 아래에서 위로 향하는 제2 방향이다. 이처럼 제1 및 제2 비휘발성 메모리 셀(12, 13)에 인가되는 전류의 방향이 서로 다름에 따라 제1 및 제2 비휘발성 메모리 셀(12, 13)은 각각 서로 데이터가 기입된다.
한편, 제1 래치 노드(LN1)의 데이터가 논리 '로우'이고 제2 래치 노드(LN2)의 데이터가 논리 '하이'이면, 제2 래치 노드(LN2)에서 제2 비휘발성 메모리 셀(13)의 방향으로 전류가 흐른다. 그러므로, 제2 비휘발성 메모리 셀(13)에 인가되는 전류의 방향은 위에서 아래로 향하는 제1 방향인 반면, 제1 비휘발성 메모리 셀(12)에 인가되는 전류의 방향은 아래에서 위로 향하는 제2 방향이다. 이처럼 제1 및 제2 비휘발성 메모리 셀(12, 13)에 인가되는 전류의 방향이 서로 다름에 따라 제1 및 제2 비휘발성 메모리 셀(12, 13)은 각각 서로 데이터가 기입된다.
다시 도 8을 참조하면, 플립플롭(200)에 독출 동작이 수행될 경우 독출 인에이블 신호(REN) 및 펄스 신호(PS)가 활성화되고, 기입 인에이블 신호(WEN)는 활성화되지 않는다. 이때, 펄스 신호(PS)의 활성화 구간은 독출 인에이블 신호(REN)의 활성화 구간보다 짧다. 그러므로, 먼저 등화부(18)는 제1 래치 노드(LN1)와 제2 래치 노드(LN2)를 연결시키고, 이에 따라 제1 래치 노드(LN1)와 제2 래치 노드(LN2) 사이의 전압이 등화된다.
또한, 제1 및 제2 전달부(151, 152)는 비활성화되어, 마스터 래치(ML)의 출력 데이터(D) 및 반전 출력 데이터(nD)는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달되지 않는다. 한편, 기입 동작 선택부(16)의 기입 스위치(161)는 개방되고, 독출 동작 선택부(17)의 제1 및 제2 독출 스위치(171, 172)는 폐쇄된다. 이에 따라, 제1 및 제2 비휘발성 메모리 셀(12, 13)은 제1 및 제2 래치 노드(LN1, LN2)에 연결되어, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달된다.
도 10은 도 8의 플립플롭의 독출 동작을 설명하기 위한 타이밍도이다.
도 8 및 도 10을 참조하면, 클럭 신호(CLK)에서 두 클럭 구간이 지나면 플립플롭(200)에 입력되는 데이터(Din)가 슬레이브 래치(SL1)에 전달된다. 이어서, 펄스 신호(PS)가 활성화되면, 슬레이브 래치(SL1)의 제1 래치 노드(LN1)와 제2 래치 노드(LN2)가 연결되어, 제1 래치 노드(LN1)의 전압과 제2 래치 노드(LN2)의 전압이 등화된다. 제1 래치 노드(LN1)의 전압과 제2 래치 노드(LN2)의 전압이 등화되면, 펄스 신호(PS)는 다시 비활성화된다. 독출 동작을 수행하는 경우에는 제1 및 제2 비휘발성 메모리 셀(12, 13)의 데이터를 명확하게 센싱하게 위하여 이와 같이 제1 래치 노드(LN1)의 전압과 제2 래치 노드(LN2)의 전압에 대한 등화 동작이 선행되어야 한다.
또한, 독출 인에이블 신호(REN)가 활성화되면, 제1 및 제2 비휘발성 메모리 셀(12, 13)은 각각 제1 래치 노드(LN1) 및 제2 래치 노드(LN2)에 연결된다. 이에 따라, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터는 각각 제1 래치 노드(LN1) 및 제2 래치 노드(LN2)에 전달됨으로써, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 대한 독출 동작이 수행된다.
도 11은 도 1의 플립플롭에 포함된 래치 회로의 다른 예를 나타내는 회로도이다.
도 11을 참조하면, 래치 회로(300)는 래치부(11), 제1 및 제2 비휘발성 메모리 셀(12, 13), 인버터(14), 전달부(15), 기입 동작 선택부(16), 독출 동작 선택부(17), 등화부(18) 및 독출 보조부(19)를 포함할 수 있다. 도 11의 래치 회 로(300)는 도 4의 래치 회로(100)의 일부 구성을 변형한 것이고, 따라서 중복된 설명은 설명된다.
독출 보조부(19)는 제1 및 제2 비휘발성 메모리 셀(12, 13)에 대한 독출 동작을 보조하는데, 제1 및 제2 보조 스위치(191, 192)를 포함할 수 있다. 여기서, 제1 보조 스위치(191)는 제2 비휘발성 메모리 셀(13)에 저장된 데이터에 따라 온/오프되어, 제1 비휘발성 메모리 셀(12)을 제1 독출 스위치(171)에 연결시킨다. 또한, 제2 보조 스위치(192)는 제1 비휘발성 메모리 셀(12)에 저장된 데이터에 따라 온/오프되어, 제2 비활성 메모리 셀(13)을 제2 독출 스위치(172)에 연결시킨다.
구체적으로, 제1 보조 스위치(191)는 제1 비휘발성 메모리 셀(12)에 연결되는 드레인, 제1 독출 스위치(171)에 연결되는 소스 및 제2 비휘발성 메모리 셀(13)에 연결되는 게이트를 가지는 엔모스 트랜지스터를 포함할 수 있다. 또한, 제2 보조 스위치(192)는 제2 비휘발성 메모리 셀(13)에 연결되는 드레인, 제2 독출 스위치(172)에 연결되는 소스 및 제1 비휘발성 메모리 셀(13)에 연결되는 게이트는 가지는 엔모스 트랜지스터를 포함할 수 있다.
이하에서는, 래치 회로(300)의 일반 동작, 기입 동작 및 독출 동작에 대하여 상술하기로 한다.
래치 회로(300)의 일반 동작이 수행될 경우 독출 인에이블 신호(REN) 및 기입 인에이블 신호(WEN)가 활성화되지 않고, 펄스 신호(PS)도 활성화되지 않는다. 이때, 래치 회로(300)는 도 4의 래치 회로(100)의 일반 동작과 유사하게 동작하므로 이에 대한 상세한 설명은 생략하기로 한다.
래치 회로(300)의 기입 동작이 수행될 경우 기입 인에이블 신호(WEN)가 활성화되고, 독출 인에이블 신호(REN) 및 펄스 신호(PS)는 활성화되지 않는다. 이때, 래치 회로(300)는 도 4의 래치 회로(100)의 독출 동작과 유사하게 동작하므로 이에 대한 상세한 설명은 생략하기로 한다.
래치 회로(300)의 독출 동작이 수행될 경우 독출 인에이블 신호(REN) 및 펄스 신호(PS)가 활성화되고, 기입 인에이블 신호(WEN)는 활성화되지 않는다. 이에 따라, 제1 및 제2 전달부(151, 152)는 비활성화되어, 입력 데이터(D) 및 반전 입력 데이터(nD)는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달되지 않는다. 한편, 기입 동작 선택부(16)의 기입 스위치(161)는 개방되고, 독출 동작 선택부(17)의 제1 및 제2 독출 스위치(171, 172)는 폐쇄된다. 등화부(18)는 펄스 신호(PS)가 활성화된 구간에서 제1 래치 노드(LN1)와 제2 래치 노드(LN2)를 연결시키고, 이에 따라 제1 래치 노드(LN1)와 제2 래치 노드(LN2) 사이의 전압이 등화된다.
구체적으로, 제1 비휘발성 메모리 셀(12)에 저장된 데이터가 논리 '하이'이고 제2 비휘발성 메모리 셀(13)에 저장된 데이터가 논리 '로우'이면, 제1 보조 스위치(191)는 제2 비휘발성 메모리 셀(13)의 데이터에 따라 개방되고, 제2 보조 스위치(192)는 제1 비휘발성 메모리 셀(12)의 데이터에 따라 폐쇄된다. 이때, 독출 인에이블 신호(REN)가 활성화됨에 따라 제1 독출 스위치(171)가 폐쇄되었음에도 불구하고, 제1 비휘발성 메모리 셀(12)과 제1 독출 스위치(171) 사이에는 전류가 흐르지 않고, 제2 비휘발성 메모리 셀(13)과 제2 독출 스위치(172) 사이에만 전류가 흐른다.
한편, 제1 비휘발성 메모리 셀(12)에 저장된 데이터가 논리 '로우'이고 제2 비휘발성 메모리 셀(13)에 저장된 데이터가 논리 '하이'이면, 제1 보조 스위치(191)는 제2 비휘발성 메모리 셀(13)의 데이터에 따라 폐쇄되고, 제2 보조 스위치(192)는 제1 비휘발성 메모리 셀(12)의 데이터에 따라 개방된다. 이때, 독출 인에이블 신호(REN)가 활성화됨에 따라 제2 독출 스위치(172)가 폐쇄되었음에도 불구하고, 제2 비휘발성 메모리 셀(13)과 제2 독출 스위치(172) 사이에는 전류가 흐르지 않고, 제1 비휘발성 메모리 셀(12)과 제1 독출 스위치(171) 사이에만 전류가 흐른다.
이와 같이, 래치 회로(300)가 제1 및 제2 비휘발성 메모리 셀(12, 13)에 연결된 제1 및 제2 보조 스위치(191, 192)를 포함함으로써, 래치 회로(300)의 독출 동작에서 제1 및 제2 비휘발성 메모리 셀(12, 13) 중 저장된 데이터가 논리 '로우'인 비휘발성 메모리 셀과 접지 전압 단자 사이에만 전류 경로가 형성될 수 있다. 그러므로, 저장된 데이터가 논리 '하이'인 비휘발성 메모리 셀과 접지 전압 단자 사이에 전류 경로가 형성되지 않으므로 누설 전류를 제거할 수 있다.
또한, 제1 및 제2 비휘발성 메모리 셀(12, 13) 중 저장된 데이터가 논리 '로우'인 비휘발성 메모리 셀만 접지 전압 단자에 연결함으로써, 저장된 데이터가 논리 '로우'인 비휘발성 메모리 셀에 연결된 래치 노드는 빠르게 논리 '로우'을 센싱할 수 있고, 다른 래치 노드는 래치부(11)의 래치 동작에 의해 빠르게 논리 '하이'를 센싱할 수 있다. 이에 따라, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터를 제1 및 제2 래치 노드(LN1, LN2)에 제공하는 시간을 줄일 수 있으므로, 래치 회로(300)의 독출 속도가 빨라질 수 있고, 제1 및 제2 래치 노드(LN1, LN2)는 더 큰 센싱 마진을 확보할 수 있다.
도 12는 도 1의 플립플롭의 다른 예를 나타내는 회로도이다.
도 12를 참조하면, 플립플롭(400)은 마스터 래치(ML) 및 슬레이브 래치(SL2)를 포함하는 마스터 슬레이브 플립플롭일 수 있다. 여기서, 슬레이브 래치(SL2)는 도 11의 래치 회로(300)를 포함할 수 있다. 도 12의 플립플롭(400)는 도 8의 플립플롭(200)의 일부 구성을 변형한 것이고, 따라서 중복된 설명은 설명된다.
도 13은 도 1의 플립플롭에 포함된 래치 회로의 또 다른 예를 나타내는 회로도이다.
도 13을 참조하면, 래치 회로(500)는 래치부(11), 제1 및 제2 비휘발성 메모리 셀(12, 13), 인버터(14), 전달부(15), 기입 동작 선택부(16), 독출 동작 선택부(17), 등화부(18) 및 독출 보조부(19)를 포함할 수 있다. 도 13의 래치 회로(500)는 도 4의 래치 회로(100)의 일부 구성을 변형한 것이고, 따라서 중복된 설명은 설명된다.
독출 보조부(19)는 제1 및 제2 비휘발성 메모리 셀(12, 13)에 대한 독출 동작을 보조하는데, 제1 및 제2 보조 스위치(193, 194)를 포함할 수 있다. 여기서, 제1 보조 스위치(193)는 제2 래치 노드(LN2)의 데이터에 따라 온/오프되어, 제1 비휘발성 메모리 셀(12)을 제1 독출 스위치(171)에 연결시킨다. 또한, 제2 보조 스위치(194)는 제1 래치 노드(LN1)의 데이터에 따라 온/오프되어, 제2 비휘발성 메모리 셀(13)을 제2 독출 스위치(172)에 연결시킨다.
구체적으로, 제1 보조 스위치(193)는 제1 비휘발성 메모리 셀(12)에 연결되는 드레인, 제1 독출 스위치(171)에 연결되는 소스 및 제2 래치 노드(LN2)에 연결되는 게이트를 가지는 엔모스 트랜지스터를 포함할 수 있다. 또한, 제2 보조 스위치(194)는 제2 비휘발성 메모리 셀(13)에 연결되는 드레인, 제2 독출 스위치(172)에 연결되는 소스 및 제1 래치 노드(LN1)에 연결되는 게이트는 가지는 엔모스 트랜지스터를 포함할 수 있다.
이하에서는, 래치 회로(500)의 일반 동작, 기입 동작 및 독출 동작에 대하여 상술하기로 한다.
래치 회로(500)의 일반 동작이 수행될 경우 독출 인에이블 신호(REN) 및 기입 인에이블 신호(WEN)가 활성화되지 않고, 펄스 신호(PS)도 활성화되지 않는다. 이때, 래치 회로(300)는 도 4의 래치 회로(100)의 일반 동작과 유사하게 동작하므로 이에 대한 상세한 설명은 생략하기로 한다.
래치 회로(500)의 기입 동작이 수행될 경우 기입 인에이블 신호(WEN)가 활성화되고, 독출 인에이블 신호(REN) 및 펄스 신호(PS)는 활성화되지 않는다. 이때, 래치 회로(300)는 도 4의 래치 회로(100)의 독출 동작과 유사하게 동작하므로 이에 대한 상세한 설명은 생략하기로 한다.
래치 회로(500)의 독출 동작이 수행될 경우 독출 인에이블 신호(REN) 및 펄스 신호(PS)가 활성화되고, 기입 인에이블 신호(WEN)는 활성화되지 않는다. 이에 따라, 제1 및 제2 전달부(151, 152)는 비활성화되어, 입력 데이터(D) 및 반전 입력 데이터(nD)는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달되지 않는다. 한편, 기 입 동작 선택부(16)의 기입 스위치(161)는 개방되고, 독출 동작 선택부(17)의 제1 및 제2 독출 스위치(171, 172)는 폐쇄된다. 등화부(18)는 펄스 신호(PS)가 활성화된 구간에서 제1 래치 노드(LN1)와 제2 래치 노드(LN2)를 연결시키고, 이에 따라 이들 사이의 전압이 등화된다. 이와 같이, 제1 래치 노드(LN1)와 제2 래치 노드(LN2)의 등화된 전압에 따라 제1 및 제2 보조 스위치(193, 194)는 폐쇄될 수 있다.
구체적으로, 제1 비휘발성 메모리 셀(12)에 저장된 데이터가 논리 '하이'이고 제2 비휘발성 메모리 셀(13)에 저장된 데이터가 논리 '로우'이면, 제1 비휘발성 메모리 셀(12)은 저 저항 상태이고, 제2 비휘발성 메모리 셀(13)은 고 저항 상태이다. 이에 따라, 동일한 시간 동안에 제1 비휘발성 메모리 셀(12)을 통과하는 전하량이 제2 비휘발성 메모리 셀(13)을 통과하는 전하량보다 많을 수 있으므로, 제1 비휘발성 메모리 셀(12)에 흐르는 전류의 속도가 제2 비휘발성 메모리 셀(13)에 흐르는 전류의 속도보다 빠르다고 할 수 있다. 그러므로, 제1 래치 노드(LN1)는 제1 비휘발성 메모리 셀(12)의 데이터인 논리 '하이'를 빠르게 센싱할 수 있고, 제2 래치 노드(LN2)는 래치부(11)의 래치 동작에 의해 빠르게 논리 '로우'를 센싱할 수 있다. 이에 따라, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터를 제1 및 제2 래치 노드(LN1, LN2)에 제공하는 시간을 줄일 수 있으므로, 래치 회로(300)의 독출 속도가 빨라질 수 있고, 제1 및 제2 래치 노드(LN1, LN2)는 더 큰 센싱 마진을 확보할 수 있다.
한편, 제1 비휘발성 메모리 셀(12)에 저장된 데이터가 논리 '로우'이고 제2 비휘발성 메모리 셀(13)에 저장된 데이터가 논리 '하이'이면, 제1 비휘발성 메모리 셀(12)은 고 저항 상태이고, 제2 비휘발성 메모리 셀(13)은 저 저항 상태이다. 이에 따라, 동일한 시간 동안에 제2 비휘발성 메모리 셀(13)을 통과하는 전하량이 제1 비휘발성 메모리 셀(12)을 통과하는 전하량보다 많을 수 있으므로, 제2 비휘발성 메모리 셀(12)에 흐르는 전류의 속도가 제1 비휘발성 메모리 셀(12)에 흐르는 전류의 속도보다 빠르다고 할 수 있다. 그러므로, 제2 래치 노드(LN2)는 제2 비휘발성 메모리 셀(13)의 데이터인 논리 '하이'를 빠르게 센싱할 수 있고, 제1 래치 노드(LN1)는 래치부(11)의 래치 동작에 의해 빠르게 논리 '로우'를 센싱할 수 있다. 이에 따라, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터를 제1 및 제2 래치 노드(LN1, LN2)에 제공하는 시간을 줄일 수 있으므로, 래치 회로(300)의 독출 속도가 빨라질 수 있고, 제1 및 제2 래치 노드(LN1, LN2)는 더 큰 센싱 마진을 확보할 수 있다.
이와 같이, 래치 회로(500)가 제1 및 제2 래치 노드(LN1, LN2)에 연결된 제1 및 제2 보조 스위치(193, 194)를 포함함으로써, 제1 및 제2 비휘발성 메모리 셀(12, 13)의 저항에 관계없이 제1 및 제2 보조 스위치(193, 194) 각각에 게이트 전압이 인가되는데 걸리는 시간을 줄일 수 있다. 이에 따라, 제1 및 제2 보조 스위치(193, 194)가 폐쇄되는데 걸리는 시간을 줄일 수 있으므로, 래치 회로(500)의 독출 속도를 더 향상시킬 수 있다.
또한, 독출 동작이 진행됨에 따라 제1 및 제2 래치 노드(LN1, LN2) 중 하나의 데이터가 논리 '로우' 값을 가지게 됨으로써, 논리 '로우'인 래치 노드에 연결 되는 보조 스위치는 개방된다. 그러므로, 독출 동작에서 전류 경로가 줄어들게 되는바, 제1 및 제2 비휘발성 메모리 셀(12, 13)과 접지 전압 단자 사이의 누설 전류를 줄일 수 있다.
도 14는 도 1의 플립플롭의 또 다른 예를 나타내는 회로도이다.
도 14를 참조하면, 플립플롭(600)은 마스터 래치(ML) 및 슬레이브 래치(SL3)를 포함하는 마스터 슬레이브 플립플롭일 수 있다. 여기서, 슬레이브 래치(SL3)는 도 13의 래치 회로(500)를 포함할 수 있다. 도 14의 플립플롭(600)는 도 8의 플립플롭(200)의 일부 구성을 변형한 것이고, 따라서 중복된 설명은 설명된다.
도 15는 도 1의 플립플롭에 포함된 래치 회로의 또 다른 예를 나타내는 회로도이다.
도 15를 참조하면, 래치 회로(700)는 래치부(11), 제1 및 제2 비휘발성 메모리 셀(12, 13), 인버터(14), 전달부(15), 기입 동작 선택부(16), 독출 동작 선택부(17), 등화부(18) 및 독출 보조부(19)를 포함할 수 있다. 도 15의 래치 회로(700)는 도 4의 래치 회로(100)의 일부 구성을 변형한 것이고, 따라서 중복된 설명은 설명된다.
독출 보조부(19)는 제1 및 제2 비휘발성 메모리 셀(12, 13)에 대한 독출 동작을 보조하는데, 제1 및 제2 전달 스위치(195, 196)와 제1 및 제2 보조 스위치(197, 198)를 포함할 수 있다. 여기서, 제1 및 제2 전달 스위치(195, 196)는 독출 인에이블 신호(REN)에 따라 온/오프되어, 제1 및 제2 래치 노드(LN1, LN2)의 데이터를 각각 전달할 수 있다. 또한, 제1 보조 스위치(197)는 제2 전달 스위 치(196)의 출력에 따라 온/오프되어, 제1 래치 노드(LN1)를 제1 비휘발성 메모리 셀(12)에 연결시키고, 제2 보조 스위치(198)는 제1 전달 스위치(195)의 출력에 따라 온/오프되어, 제2 래치 노드(LN2)를 제2 비휘발성 메모리 셀(13)에 연결시킨다.
구체적으로, 제1 전달 스위치(195)는 제1 래치 노드(LN1)에 연결되는 드레인 및 독출 인에이블 신호(REN)가 인가되는 게이트를 가지는 엔모스 트랜지스터를 포함할 수 있고, 제2 전달 스위치(196)는 제2 래치 노드(LN2)에 연결되는 드레인 및 독출 인에이블 신호(REN)가 인가되는 게이트를 가지는 엔모스 트랜지스터를 포함할 수 있다. 또한, 제1 보조 스위치(197)는 제1 래치 노드(LN1)에 연결되는 드레인, 제1 비휘발성 메모리 셀(12)에 연결되는 소스 및 제2 전달 스위치(196)에 연결되는 게이트를 가지는 엔모스 트랜지스터를 포함할 수 있고, 제2 보조 스위치(198)는 제2 래치 노드(LN2)에 연결되는 드레인, 제2 비휘발성 메모리 셀(13)에 연결되는 소스 및 제1 전달 스위치(195)에 연결되는 게이트를 가지는 엔모스 트랜지스터를 포함할 수 있다.
이하에서는, 래치 회로(700)의 일반 동작, 기입 동작 및 독출 동작에 대하여 상술하기로 한다.
래치 회로(700)의 일반 동작이 수행될 경우 독출 인에이블 신호(REN) 및 기입 인에이블 신호(WEN)가 활성화되지 않고, 펄스 신호(PS)도 활성화되지 않는다. 이때, 래치 회로(700)는 도 4의 래치 회로(100)의 일반 동작과 유사하게 동작하므로 이에 대한 상세한 설명은 생략하기로 한다.
래치 회로(700)의 기입 동작이 수행될 경우 기입 인에이블 신호(WEN)가 활성 화되고, 독출 인에이블 신호(REN) 및 펄스 신호(PS)는 활성화되지 않는다. 이때, 래치 회로(700)는 도 4의 래치 회로(100)의 독출 동작과 유사하게 동작하므로 이에 대한 상세한 설명은 생략하기로 한다.
래치 회로(700)의 독출 동작이 수행될 경우 독출 인에이블 신호(REN) 및 펄스 신호(PS)가 활성화되고, 기입 인에이블 신호(WEN)는 활성화되지 않는다. 이에 따라, 제1 및 제2 전달부(151, 152)는 비활성화되어, 입력 데이터(D) 및 반전 입력 데이터(nD)는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달되지 않는다. 한편, 기입 동작 선택부(16)의 기입 스위치(161)는 개방되고, 독출 동작 선택부(17)의 제1 및 제2 독출 스위치(171, 172)는 폐쇄된다. 이때, 독출 보조부(19)의 제1 및 제2 전달 스위치(195, 196)는 폐쇄되어, 제1 전달 스위치(195)는 제1 래치 노드(LN1)의 데이터를 제2 보조 스위치(198)에 전달하고, 제2 전달 스위치(196)는 제2 래치 노드(LN2)의 데이터를 제1 보조 스위치(197)에 전달한다.
등화부(18)는 펄스 신호(PS)가 활성화된 구간에서 제1 래치 노드(LN1)와 제2 래치 노드(LN2)를 연결시키고, 이에 따라 제1 래치 노드(LN1)의 전압과 제2 래치 노드(LN2)의 전압이 등화된다. 이때, 제1 래치 노드(LN1)의 전압은 제1 전달 스위치(195)를 통해 제2 보조 스위치(198)에 전달되고, 제2 래치 노드(LN2)의 전압은 제2 전달 스위치(196)를 통해 제1 보조 스위치(197)에 전달된다. 제1 및 제2 보조 스위치(197, 198)는 제1 래치 노드(LN1)와 제2 래치 노드(LN2)의 등화된 전압에 따라 폐쇄될 수 있다.
구체적으로, 제1 비휘발성 메모리 셀(12)에 저장된 데이터가 논리 '하이'이 고 제2 비휘발성 메모리 셀(13)에 저장된 데이터가 논리 '로우'이면, 제1 비휘발성 메모리 셀(12)은 저 저항 상태이고, 제2 비휘발성 메모리 셀(13)은 고 저항 상태이다. 이에 따라, 동일한 시간 동안에 제1 비휘발성 메모리 셀(12)을 통과하는 전하량이 제2 비휘발성 메모리 셀(13)을 통과하는 전하량보다 많을 수 있으므로, 제1 비휘발성 메모리 셀(12)에 흐르는 전류의 속도가 제2 비휘발성 메모리 셀(13)에 흐르는 전류의 속도보다 빠르다고 할 수 있다. 그러므로, 제1 래치 노드(LN1)는 제1 비휘발성 메모리 셀(12)의 데이터인 논리 '하이'를 빠르게 센싱할 수 있고, 제2 래치 노드(LN2)는 래치부(11)의 래치 동작에 의해 빠르게 논리 '로우'를 센싱할 수 있다. 이에 따라, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터를 제1 및 제2 래치 노드(LN1, LN2)에 제공하는 시간을 줄일 수 있으므로, 래치 회로(300)의 독출 속도가 빨라질 수 있고, 제1 및 제2 래치 노드(LN1, LN2)는 더 큰 센싱 마진을 확보할 수 있다.
한편, 제1 비휘발성 메모리 셀(12)에 저장된 데이터가 논리 '로우'이고 제2 비휘발성 메모리 셀(13)에 저장된 데이터가 논리 '하이'이면, 제1 비휘발성 메모리 셀(12)은 고 저항 상태이고, 제2 비휘발성 메모리 셀(13)은 저 저항 상태이다. 이에 따라, 동일한 시간 동안에 제1 비휘발성 메모리 셀(12)을 통과하는 전하량이 제2 비휘발성 메모리 셀(13)을 통과하는 전하량보다 많을 수 있으므로, 제1 비휘발성 메모리 셀(12)에 흐르는 전류의 속도가 제2 비휘발성 메모리 셀(13)에 흐르는 전류의 속도보다 빠르다고 할 수 있다. 그러므로, 제2 래치 노드(LN2)는 제2 비휘발성 메모리 셀(13)의 데이터인 논리 '하이'를 빠르게 센싱할 수 있고, 제1 래치 노 드(LN1)는 래치부(11)의 래치 동작에 의해 빠르게 논리 '로우'를 센싱할 수 있다. 이에 따라, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터를 제1 및 제2 래치 노드(LN1, LN2)에 제공하는 시간을 줄일 수 있으므로, 래치 회로(300)의 독출 속도가 빨라질 수 있고, 제1 및 제2 래치 노드(LN1, LN2)는 더 큰 센싱 마진을 확보할 수 있다.
이와 같이, 래치 회로(700)가 독출 인에이블 신호(REN)가 활성화되면 폐쇄되는 제1 및 제2 전달 스위치(195, 196)를 포함하고, 제1 및 제2 전달 스위치(195, 196)를 이용하여 제1 및 제2 래치 노드(LN1, LN2)의 데이터에 따라 제어되는 제1 및 제2 보조 스위치(197, 198)를 포함함으로써, 제1 및 제2 비휘발성 메모리 셀(12, 13)의 저항에 관계없이 제1 및 제2 보조 스위치(197, 198) 각각에 게이트의 전압이 인가되는데 걸리는 시간을 줄일 수 있다. 이에 따라, 제1 및 제2 보조 스위치(197, 198)가 폐쇄되는데 걸리는 시간을 줄일 수 있으므로, 래치 회로(700)의 독출 속도를 더 향상시킬 수 있다.
또한, 독출 동작이 진행됨에 따라 제1 및 제2 래치 노드(LN1, LN2) 중 하나의 데이터가 논리 '로우' 값을 가지게 됨으로써, 논리 '로우'인 래치 노드에 연결되는 보조 스위치는 개방된다. 그러므로, 독출 동작에서 전류 경로가 줄어들게 되는바, 제1 및 제2 비휘발성 메모리 셀(12, 13)과 접지 전압 단자 사이의 누설 전류를 줄일 수 있다.
도 16은 도 1의 플립플롭의 또 다른 예를 나타내는 회로도이다.
도 16을 참조하면, 플립플롭(800)은 마스터 래치(ML) 및 슬레이브 래치(SL4) 를 포함하는 마스터 슬레이브 플립플롭일 수 있다. 여기서, 슬레이브 래치(SL4)는 도 15의 래치 회로(700)를 포함할 수 있다. 도 16의 플립플롭(800)는 도 8의 플립플롭(200)의 일부 구성을 변형한 것이고, 따라서 중복된 설명은 설명된다.
상술한 본원의 일 실시예에 따른 집적 회로는 전자 기기 또는 전자 시스템에 포함될 수 있는데, 구체적으로, 전자 기기 또는 전자 시스템에서 단일 칩으로 구현될 수 있다. 이와 같이, 전자 기기 또는 전자 시스템에 포함된 복수의 칩들에 포함된 논리 회로들이 비휘발성 메모리 셀들을 포함할 수 있다. 이로써, 갑작스러운 전원 제거에도 불구하고 전자 기기 또는 전자 시스템의 데이터를 비휘발성 메모리 셀들에 저장해놓을 수 있고, 전원 복구 시에 빠른 부팅이 가능하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 집적 회로를 개략적으로 나타내는 블록도이다.
도 2는 도 1의 전원 감지부와 제어부의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1의 제어부의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1의 플립플롭에 포함된 래치 회로의 일 예를 나타내는 회로도이다.
도 5는 도 4의 래치 회로의 일반 동작을 설명하기 위한 회로도이다.
도 6은 도 4의 래치 회로의 기입 동작을 설명하기 위한 회로도이다.
도 7은 도 4의 래치 회로의 독출 동작을 설명하기 위한 회로도이다.
도 8은 도 1의 플립플롭의 일 예를 나타내는 회로도이다.
도 9는 도 8의 플립플롭의 기입 동작을 설명하기 위한 타이밍도이다.
도 10은 도 8의 플립플롭의 독출 동작을 설명하기 위한 타이밍도이다.
도 11은 도 1의 플립플롭에 포함된 래치 회로의 다른 예를 나타내는 회로도이다.
도 12는 도 1의 플립플롭의 다른 예를 나타내는 회로도이다.
도 13은 도 1의 플립플롭에 포함된 래치 회로의 또 다른 예를 나타내는 회로도이다.
도 14는 도 1의 플립플롭의 또 다른 예를 나타내는 회로도이다.
도 15는 도 1의 플립플롭에 포함된 래치 회로의 또 다른 예를 나타내는 회로 도이다.
도 16은 도 1의 플립플롭의 또 다른 예를 나타내는 회로도이다.

Claims (25)

  1. 한 쌍의 래치(latch) 노드(node)를 가지는 래치부; 및
    기입 인에이블(enable) 신호가 활성화되면 상기 한 쌍의 래치 노드에 전기적으로 연결되어, 상기 한 쌍의 래치 노드의 데이터에 의해 결정되는 전류 방향에 따라 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함하는 비휘발성 논리 회로.
  2. 제1항에 있어서,
    상기 한 쌍의 비휘발성 메모리 셀은 독출 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드에 전기적으로 연결되어, 상기 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 상기 한 쌍의 래치 노드에 제공함으로써 독출 동작이 수행되는 것을 특징으로 하는 비휘발성 논리 회로.
  3. 제2항에 있어서,
    상기 한 쌍의 비휘발성 메모리 셀은 상기 기입 인에이블 신호 및 상기 독출 인에이블 신호가 활성화되지 않으면 상기 한 쌍의 래치 노드에 연결되지 않는 것을 특징으로 하는 비휘발성 논리 회로.
  4. 제1항에 있어서,
    입력 데이터를 반전시켜서 반전 입력 데이터를 출력하는 인버터;
    독출 인에이블 신호가 활성화되지 않으면 상기 입력 데이터를 상기 한 쌍의 래치 노드 중 제1 래치 노드에 전달하는 제1 전달부; 및
    상기 독출 인에이블 신호가 활성화되지 않으면 상기 반전 입력 데이터를 상기 한 쌍의 래치 노드 중 제2 래치 노드에 전달하는 제2 전달부를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  5. 제4항에 있어서,
    상기 독출 인에이블 신호가 활성화되면, 상기 한 쌍의 비휘발성 메모리 셀 중 제1 비휘발성 메모리 셀에 저장된 데이터를 상기 제1 래치 노드에 제공하고, 상기 한 쌍의 비휘발성 메모리 셀 중 제2 비휘발성 메모리 셀에 저장된 데이터를 상기 제2 래치 노드에 제공하는 독출 동작 선택부; 및
    상기 기입 인에이블 신호가 활성화되면, 상기 제1 및 제2 래치 노드의 데이터에 따라 결정되는 전류 방향에 따라 상기 제1 및 제2 비휘발성 메모리 셀에 서로 반대 방향으로 전류를 인가하는 기입 동작 선택부를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  6. 제5항에 있어서,
    상기 제1 및 제2 래치 노드의 데이터를 등화하기(equalize) 위한 펄스 신호가 활성화되면, 상기 제1 및 제2 래치 노드를 연결시키는 등화부를 더 포함하는 것 을 특징으로 하는 비휘발성 논리 회로.
  7. 제5항에 있어서,
    상기 기입 동작 선택부는,
    상기 기입 인에이블 신호가 활성화되면 상기 제1 및 제2 비휘발성 메모리 셀을 서로 연결시킴으로써, 상기 제1 및 제2 래치 노드와 상기 제1 및 제2 비휘발성 메모리 셀 사이에 폐회로를 형성하는 기입 스위치를 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  8. 제5항에 있어서,
    상기 독출 동작 선택부는,
    상기 독출 인에이블 신호가 활성화되면 상기 제1 및 제2 비휘발성 메모리 셀을 각각 접지 전압 단자에 연결시키는 제1 및 제2 독출 스위치들을 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  9. 제8항에 있어서,
    상기 제1 및 제2 비휘발성 메모리 셀에 대한 독출 동작을 보조하는 독출 보조부를 더 포함하고,
    상기 독출 보조부는,
    상기 제2 비휘발성 메모리 셀에 저장된 데이터에 따라 온/오프되어, 상기 제 1 비휘발성 메모리 셀을 상기 제1 독출 스위치에 연결시키는 제1 보조 스위치; 및
    상기 제1 비휘발성 메모리 셀에 저장된 데이터에 따라 온/오프되어, 상기 제2 비휘발성 메모리 셀을 상기 제2 독출 스위치에 연결시키는 제2 보조 스위치를 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  10. 제8항에 있어서,
    상기 제1 및 제2 비휘발성 메모리 셀에 대한 독출 동작을 보조하는 독출 보조부를 더 포함하고,
    상기 독출 보조부는,
    상기 제2 래치 노드의 데이터에 따라 온/오프되어, 상기 제1 비휘발성 메모리 셀을 상기 제1 독출 스위치에 연결시키는 제1 보조 스위치; 및
    상기 제1 래치 노드의 데이터에 따라 온/오프되어, 상기 제2 비휘발성 메모리 셀과 상기 제2 독출 스위치에 연결시키는 제2 보조 스위치를 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  11. 제8항에 있어서,
    상기 제1 및 제2 비휘발성 메모리 셀에 대한 독출 동작을 보조하는 독출 보조부를 더 포함하고,
    상기 독출 보조부는,
    상기 독출 인에이블 신호에 따라 온/오프되어, 상기 제1 및 제2 래치 노드의 데이터를 각각 전달하는 제1 및 제2 전달 스위치;
    상기 제2 전달 스위치의 출력에 따라 온/오프되어, 상기 제1 래치 노드를 상기 제1 비휘발성 메모리 셀에 연결시키는 제1 보조 스위치; 및
    상기 제1 전달 스위치의 출력에 따라 온/오프되어, 상기 제2 래치 노드를 상기 제2 비휘발성 메모리 셀에 연결시키는 제2 보조 스위치를 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  12. 입력 데이터를 래치하는 마스터(master) 래치; 및
    상기 마스터 래치의 출력 데이터를 래치하는 슬레이브(slave) 래치를 포함하고,
    상기 슬레이브 래치는,
    한 쌍의 래치 노드를 가지는 래치부; 및
    기입 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드에 전기적으로 연결되어, 상기 한 쌍의 래치 노드의 데이터에 의해 결정되는 전류 방향에 따라 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함하는 비휘발성 논리 회로.
  13. 제12항에 있어서,
    상기 슬레이브 래치는,
    상기 마스터 래치의 상기 출력 데이터를 반전시켜서 반전 출력 데이터를 출 력하는 인버터;
    독출 인에이블 신호가 활성화되지 않으면 상기 마스터 래치의 상기 출력 데이터를 상기 한 쌍의 래치 노드 중 제1 래치 노드에 전달하는 제1 전달부; 및
    상기 독출 인에이블 신호가 활성화되지 않으면 상기 반전 출력 데이터를 상기 한 쌍의 래치 노드 중 제2 래치 노드에 전달하는 제2 전달부를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  14. 제13항에 있어서,
    상기 슬레이브 래치는,
    상기 독출 인에이블 신호가 활성화되면, 상기 한 쌍의 비휘발성 메모리 셀 중 제1 비휘발성 메모리 셀에 저장된 데이터를 상기 제1 래치 노드에 제공하고, 상기 한 쌍의 비휘발성 메모리 셀 중 제2 비휘발성 메모리 셀에 저장된 데이터를 상기 제2 래치 노드에 제공하는 독출 동작 선택부; 및
    상기 기입 인에이블 신호가 활성화되면, 상기 제1 및 제2 래치 노드의 데이터에 따라 결정되는 전류 방향에 따라 상기 제1 및 제2 비휘발성 메모리 셀에 서로 반대 방향으로 전류를 인가하는 기입 동작 선택부를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  15. 제14항에 있어서,
    상기 슬레이브 래치는,
    상기 제1 및 제2 래치 노드의 데이터를 등화하기 위한 펄스 신호가 활성화되면, 상기 제1 및 제2 래치 노드를 연결시키는 등화부를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  16. 제13항에 있어서,
    클럭 신호 및 반전 클럭 신호에 따라 상기 입력 데이터를 상기 마스터 래치에 전송하는 제1 전송 게이트; 및
    상기 클럭 신호 및 상기 반전 클럭 신호에 따라 상기 마스터 래치의 상기 출력 데이터를 상기 슬레이브 래치에 전송하는 제2 전송 게이트를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  17. 제16항에 있어서,
    상기 슬레이브 래치는,
    상기 제2 래치 노드의 데이터를 반전시키는 인버터; 및
    상기 클럭 신호 및 상기 반전 클럭 신호에 따라 상기 인버터의 출력을 상기 제2 전송 게이트의 출력 단자에 연결시키는 제3 전송 게이트를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  18. 적어도 하나의 논리 회로 블록 및 적어도 하나의 비휘발성 논리 회로를 포함하는 복수의 회로 블록들;
    상기 복수의 회로 블록들 중 적어도 하나에 공급되는 전원이 임계 값 이하이면 감지 신호를 생성하는 전원 감지부; 및
    상기 감지 신호 또는 외부에서 제공되는 커맨드(command)를 기초로 독출 인에이블 신호 및 기입 인에이블 신호 중 하나를 생성하는 제어부를 포함하고,
    상기 적어도 하나의 비휘발성 논리 회로는,
    상기 적어도 하나의 논리 회로 블록의 출력 데이터 또는 외부에서 제공되는 입력 데이터를 래치하는 한 쌍의 래치 노드를 가지는 래치부; 및
    상기 기입 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드에 전기적으로 연결되어, 상기 한 쌍의 래치 노드의 데이터에 의해 결정되는 전류 방향에 따라 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함하는 집적 회로.
  19. 제18항에 있어서,
    상기 적어도 하나의 비휘발성 논리 회로는,
    상기 적어도 하나의 논리 회로 블록의 상기 출력 데이터 또는 상기 외부에서 제공되는 입력 데이터를 반전시켜서 반전 데이터를 출력하는 인버터;
    상기 독출 인에이블 신호가 활성화되지 않으면 상기 적어도 하나의 논리 회로 블록의 상기 출력 데이터 또는 상기 외부에서 제공되는 입력 데이터를 상기 한 쌍의 래치 노드 중 제1 래치 노드에 전달하는 제1 전달부; 및
    상기 독출 인에이블 신호가 활성화되지 않으면 상기 반전 데이터를 상기 한 쌍의 래치 노드 중 제2 래치 노드에 전달하는 제2 전달부를 더 포함하는 것을 특징으로 하는 집적 회로.
  20. 제19항에 있어서,
    상기 적어도 하나의 비휘발성 논리 회로는,
    상기 독출 인에이블 신호가 활성화되면, 상기 한 쌍의 비휘발성 메모리 셀 중 제1 비휘발성 메모리 셀에 저장된 데이터를 상기 제1 래치 노드에 제공하고, 상기 한 쌍의 비휘발성 메모리 셀 중 제2 비휘발성 메모리 셀에 저장된 데이터를 상기 제2 래치 노드에 제공하는 독출 동작 선택부; 및
    상기 기입 인에이블 신호가 활성화되면, 상기 제1 및 제2 래치 노드의 데이터에 따라 결정되는 전류 방향에 따라 상기 제1 및 제2 비휘발성 메모리 셀에 서로 반대 방향으로 전류를 인가하는 기입 동작 선택부를 더 포함하는 것을 특징으로 하는 집적 회로.
  21. 제20항에 있어서,
    상기 적어도 하나의 비휘발성 논리 회로는,
    상기 제1 및 제2 래치 노드의 데이터를 등화하기 위한 펄스 신호가 활성화되면, 상기 제1 및 제2 래치 노드를 연결시키는 등화부를 더 포함하는 것을 특징으로 하는 집적 회로.
  22. 한 쌍의 래치 노드를 가지는 래치부 및 한 쌍의 비휘발성 메모리 셀을 포함하는 적어도 하나의 비휘발성 논리 회로, 및 적어도 하나의 논리 회로 블록을 포함하는 복수의 회로 블록들을 가지는 집적 회로의 동작 방법으로서,
    상기 복수의 회로 블록들 중 적어도 하나에 공급되는 전원이 임계 값 이하이면 감지 신호를 생성하는 단계;
    상기 감지 신호 또는 외부에서 제공되는 커맨드를 기초로 독출 인에이블 신호 및 기입 인에이블 신호 중 하나를 생성하는 단계;
    상기 기입 인에이블 신호가 활성화되면 상기 한 쌍의 비휘발성 메모리 셀을 상기 한 쌍의 래치 노드에 전기적으로 연결시키는 단계; 및
    상기 한 쌍의 래치 노드의 데이터에 의해 결정되는 전류 방향에 따라 상기 한 쌍의 비휘발성 메모리 셀에 서로 반대 방향으로 전류를 인가함으로써 상기 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행하는 단계를 포함하는 집적 회로의 동작 방법.
  23. 제22항에 있어서,
    상기 적어도 하나의 논리 회로 블록의 출력 데이터 또는 외부에서 제공되는 입력 데이터를 반전시켜서 반전 데이터를 출력하는 단계; 및
    상기 독출 인에이블 신호가 활성화되지 않으면 상기 적어도 하나의 논리 회로 블록의 상기 출력 데이터 또는 상기 외부에서 제공되는 입력 데이터, 및 상기 반전 데이터를 상기 한 쌍의 래치 노드에 각각 전달하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 동작 방법.
  24. 제23항에 있어서,
    상기 독출 인에이블 신호 및 상기 기입 인에이블 신호가 활성화되지 않으면, 상기 한 쌍의 비휘발성 메모리 셀과 상기 한 쌍의 래치 노드의 연결을 해제하는 단계; 및
    상기 독출 인에이블 신호가 활성화되면, 상기 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 상기 한 쌍의 래치 노드에 제공하는 단계 중 적어도 하나를 더 포함하는 것을 특징으로 하는 집적 회로의 동작 방법.
  25. 제24항에 있어서,
    상기 한 쌍의 래치 노드의 데이터를 등화하기 위한 펄스 신호가 활성화되면, 상기 한 쌍의 래치 노드를 연결시킴으로써, 상기 한 쌍의 래치 노드의 데이터를 등화하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 동작 방법.
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