JP4925953B2

JP4925953B2 - 記憶回路

Info

Publication number: JP4925953B2
Application number: JP2007188051A
Authority: JP
Inventors: 俊司中田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2007-07-19
Filing date: 2007-07-19
Publication date: 2012-05-09
Anticipated expiration: 2027-07-19
Also published as: JP2009026376A

Description

本発明は、ＳＲＡＭの読み出し時において、１メモリあたりのトランジスタ数を低減し、さらに微細化を進めた場合の電流密度の増大を断熱充電の方法により抑制する記憶回路に関する。

従来より知られているＳＲＡＭの回路構成について図８を参照して説明する。従来のＳＲＡＭは、ＣＭＯＳインバータ２個を用いて互いの出力を他方の入力に接続するフリップフロップをメモリ素子としている。

この回路は、トランスファートランジスタＮ_３００、Ｎ_４００を有しており、データ読み出し動作は、両方のビット線ＢＬ、ＢＬ＿Ｎの電位をＶＤＤとし、トランスファートランジスタＮ_３００およびＮ_４００をＯＮした後、たとえば一方のビット線ＢＬ＿Ｎの電位が降下するが、これを図示しないセンスアンプによりセンスを行うというものである。

この図８に示した技術では、あるビット線ＢＬ＿Ｎの電位が十分に降下しＧＮＤとなった場合、トランスファートランジスタＮ_４００の両端の電位は、ＶＤＤとＧＮＤであり、この場合、微細化を進めた場合大きな電流密度となり、エレクトロマイグレーションによる配線断線といった問題が生じてしまう。

この問題を解決する為に、２つのポートを持つＳＲＡＭ（２-portＳＲＡＭ、デュアルポートＳＲＡＭ）の読み出し回路を用いて、読み出しを行う方法が有効と考えられる。２-portＳＲＡＭの回路を図９に示す（非特許文献１参照）。

図９の２-portＳＲＡＭにおいて、読み出しビット線ＲＢＬは、ＶＤＤにプリチャージする必要は無く、ＶＤＤ／８であってもよい。このとき、トランスファートランジスタＮ_２２０とＮ_２１０の直列接続の両端は、ＶＤＤ／８とＧＮＤ電位となり、微細化を進めた場合の電流密度を小さくすることができ、エレクトロマイグレーションによる配線断線の問題を解決しうる。
L.Chang et al.,"Stable SRAM Cell Design for the 32 nm Node and beyond,"IEEE Symposium on VLSI Technology Digest of Technical Papers,pp.128-129(2005年)

しかしながら、図９に示した従来の技術では、こうした２-portＳＲＡＭ回路の場合、１メモリセル８トランジスタ（８Ｔ）となり、２つのポートを持たない通常のＳＲＡＭ(図８を参照)の６Ｔと比べＬＳＩ面積が増大してしまうという問題点があった。

本発明の目的は、上記に鑑みてなされたものであり、ＳＲＡＭにおいて読み出し回路を共有化することにより１メモリセルあたりのトランジスタ数を低減することができ、さらに断熱充電による緩やかな充電を用いて、最大電流の低減とエレクトロマイグレーションの発生を防止することができる記憶回路を提供することを目的とする。

上記課題を解決するために、請求項１に記載の本発明は、二つのインバータからなり互いの出力を互いの入力とする一組のフリップフロップと、前記フリップフロップとビット線との間で信号を伝達するトランスファートランジスタと、を有するメモリセルを複数備えた記憶回路において、それぞれ複数のメモリセルを有するメモリブロックを複数備え、前記メモリブロック毎に、読み出し回路として、メモリセルからの読み出し信号をソースを接地した第一のｎＭＯＳＦＥＴのゲートに入力し、この第一のｎＭＯＳＦＥＴのドレインとビット線とを第二のｎＭＯＳＦＥＴを介して接続した回路を、当該メモリブロック内の複数のメモリセル行において共有し、書き込み回路として、メモリセルへの書き込み信号を前記ビット線から第三のｎＭＯＳＦＥＴを介して入力する回路を、当該メモリブロック内の複数のメモリセル行において共有し、データの読み出し時には、選択するメモリセルのトランスファートランジスタをオンとし、当該メモリセルが共有する読み出し回路における前記第二のｎＭＯＳＦＥＴをオンとし、前記ビット線の電位の変化の有無を検出し、データの書き込み時には、選択するメモリセルのトランスファートランジスタをオンとし、当該メモリセルが共有する書き込み回路における前記第三のｎＭＯＳＦＥＴをオンとし、前記ビット線の電位を当該メモリセルのフリップフロップに伝達する。

また、請求項２に記載の本発明は、請求項１において、前記メモリブロック毎に、前記読み出し回路を２つ配置して、前記データの読み出し時に２つのビット線の信号のうちの一方がハイインピーダンスであり、他方がＧＮＤ状態とされ、これらの前記信号を読み出すために２つのＣＭＯＳインバータから構成されたフリップフロップと、このフリップフロップをセンスアンプとして、該フリップフロップの電源電圧を緩やかに変化させる断熱信号を用いることにより、前記ＧＮＤ状態のビット線を前記ＧＮＤ状態としたまま、前記ハイインピーダンスのビット線を高電圧状態とし、これによりデータを読み出す。

また、請求項３に記載の本発明は、請求項１において、読み出し信号を伝達するｎＭＯＳＦＥＴのワード線を緩やかにＧＮＤから高い電圧に昇圧し、ビット線の状態を確かめながら読み出しを行う。

また、請求項４に記載の本発明は、請求項１〜３のいずれかにおいて、前記メモリセルは、前記メモリセル電源線を通じて前記フリップフロップ内の各ｐＭＯＳトランジスタのソース電極に、前記フリップフロップ回路の時定数よりも長い時間で、高電圧から低電圧へと変化する電圧を入力する第１の電圧入力手段と、前記フリップフロップ回路の一方をＧＮＤとし、前記フリップフロップ回路の一方の入力端に、前記フリップフロップ回路の時定数よりも長い時間で、低電圧から高電圧へと変化させる電圧を入力する第２の電圧入力手段と、を有することを特徴とする。
また、請求項５に記載の本発明は、請求項４において、前記メモリセル電源線と電源線との間にスイッチを有し、前記データの書き込み時において、前記メモリセル電源線の電位を低減させた後に前記スイッチをＯＦＦとして前記メモリセル電源線をハイインピーダンスとし、一方のビット線をＧＮＤ状態としたまま、他方のビット線を緩やかに昇圧することにより前記書き込みを行う。

本発明によれば、ＳＲＡＭにおいて読み出し回路を共有化することにより１メモリセルあたりのトランジスタ数を低減することができ、さらに断熱充電による緩やかな充電を用いて、最大電流の低減とエレクトロマイグレーションの発生を防止することができる記憶回路を提供することができる。

＜第１の実施形態＞
図１に本発明の第１の実施形態を示す。

この図１に示すように、二つのインバータを持ち、互いの出力を互いの入力とするフリップフロップＦＦと、ビット線ＢＬ、ＢＬｉ＿Ｎへ信号を伝達するトランスファートランジスタＮ_３、Ｎ_４を有するＳＲＡＭ回路において、読み出し時にメモリセルからの読み出し信号を、ソースを接地したｎＭＯＳＦＥＴ（Ｎ_６）のゲート部分に入力し、このｎＭＯＳＦＥＴ（Ｎ_６）のドレインとビット線ＢＬ＿ＮとをｎＭＯＳＦＥＴ（Ｎ_７）により接続した回路を、複数のメモリセル行Ｌｉｎｅ_１〜Ｌｉｎｅ_Ｎに対して共有することを特徴とする。

動作方法は次のとおりである。すなわち、書き込み時には、ワード線ＲＷＬはＬｏｗとし、ワード線ＷＬ_１とＷＬ_２およびＷＷＬはＨｉｇｈとする。これによりビット線ＢＬとＢＬ＿Ｎがメモリセル内のフリップフロップＦＦと接続される。ビット線の一方にＶＤＤ、他の一方にＶＤＤ／２より小さい信号を入力することにより書き込みを行う事ができる。

また、読み出し時には、ＷＷＬをＬｏｗ、ＲＷＬをＨｉｇｈとし、ＷＬ_１をＬｏｗ、ＷＬ_２をＨｉｇｈとする。これによりＮ₄を伝わる信号がＨｉｇｈの時に、ｎＭＯＳＦＥＴ（Ｎ_６）の入力がＨｉｇｈとなるために、Ｎ₆がＯＮとなる。また、Ｎ₇はＲＷＬがＨｉｇｈなのでＯＮとなり、よってＢＬ＿ＮはＧＮＤに接地される。ビット線をある電圧に事前にプリチャージしておき、電位の降下が確認できた場合には、Ｎ₄を伝達する出力信号はＨｉｇｈであることがわかる。逆に電位の降下が確認できない場合には、Ｎ₄を伝達する出力信号はＬｏｗであることがわかる。

プリチャージ電圧はＶＤＤである必要は無く、ＶＤＤ／２，ＶＤＤ／４またはＶＤＤ／８であっても良く、電圧の降下が確認できるならば良い。ＶＤＤ／８の場合、電圧が１／８倍となり、エレクトロマイグレーションの問題が解決できる。

この方法により、１メモリセルのトランジスタ数が低減できる。今、分割したビット線ＢＬｉ＿Ｎに、８行のメモリセル行が接続されている場合を考える。この時、Ｌｉｎｅ₁からＬｉｎｅ₈が接続される。この場合に１メモリセルの平均トランジスタ数は、［６×８＋３］／８＝６．３７５となる。従来回路は８個であるから、従来回路の６．３７５／８＝８０％となる。また、１６行のメモリセル行が接続されている場合に１メモリセルの平均トランジスタ数は、［６×１６＋３］／１６＝６．１８８となる。この場合、従来回路の６．１８８／８＝７７％となる。

２-portＳＲＡＭではない、６ＴのＳＲＡＭと比較した場合、面積の増大は６．１８８／６＝３％でよいことになる。

なお、この第１の実施形態は、フリップフロップＦＦから、外部のビット線に接続するトランスファートランジスタは１ポートであり、通常のシングルポートＳＲＡＭである。

＜第２の実施形態＞
図２に本発明の第２の実施形態を示す。

この図２において、読み出し時にビット線を差動で読み出しを行わせるために、図１の共有回路部分をビット線の右側だけではなく、両側に配置し、２つのビット線の信号をセンスアンプ１により読み出しすることを特徴とする。また、センスアンプの回路構成を、図３に示す。

図２において、読み出し時にビット線は、たとえばＮ_１０の入力がＨｉｇｈ、Ｎ_６の入力がＬｏｗとすると、ＢＬがＧＮＤ状態であり、ＢＬ＿Ｎがハイインピーダンス状態である。このような状況において、ＧＮＤ状態はＧＮＤ状態のままとし、ハイインピーダンス状態をＶＤＤとする。これは次のように実現できる。すなわち、ビット線の高インピーダンスと低インピーダンスにより論理の「１」と「０」の区別を表すメモリ回路において、「１」のメモリセルと「０」のメモリセルを対とし、該対のメモリセルの各ビット線を差動型センス回路に接続し、該差動型センス回路の電源電圧に緩やかに上昇する波形のパワークロックを用い、パワークロックが上昇した後、各ビット線に現れた高電位電圧と低電位電圧を取り出すようにする。この方法をＳＲＡＭの読み出し共有回路をもつ回路においても用いる。

動作については、図３に示すセンスアンプ１においてビット線のセンスを行うときに、センスアンプ１のフリップフロップＦＦの電源電圧に、ＧＮＤからＶＤＤに緩やかに断熱的に昇圧させる断熱信号ＡＳを入力する。

ここで、断熱という言葉について説明する。断熱とは、物理学的において、系を非常に緩やかに変化させる場合において用いられている。したがって、「断熱的に昇圧する」ということは、メモリセル回路の時定数よりも非常に緩やかに充電を行う方法を意味している。

＜第３の実施形態＞
図４に本発明の第３の実施形態を示す。図４は、読み出し時にワード線の電圧を緩やかに変化させることを特徴とする回路構成である。この第３の実施の形態の構成では、ワード線ＷＬの電圧を制御する制御回路Ｃ_１と、所望のワード線ＷＬの電圧においてビット線（bit線）の電圧をセンスアンプ２により読み出し、その出力結果を基に制御回路Ｃ_２によりビット線の電位を設定する回路を備える。トランスファートランジスタのゲート電圧を断熱的に変化させることにより、トランスファートランジスタを通って流れる電流を低減させることができる。

ＢＬ＿ＮのプリチャージはＰ₃₁を介して行う。プリチャージ電圧は先と同様にＶＤＤである必要は無く、たとえばＶＤＤ／８でも良い。

次にＲＷＬをＨｉｇｈとした後、ＷＬ₂をＧＮＤからＶＤＤにステップ的に変化させる。

さて図４では、ＷＬ₂をステップ的に変化させる例を示したが、ＲＷＬをステップ的に変化させても良い。すなわち、ＷＬ₂をＧＮＤからＶＤＤにステップ的に変化させた後、次にＲＷＬをＧＮＤからＶＤＤにステップ的に変化させてもよい。

また、ステップ的に変化させる方法は、このほかにも考えられ、上記のみに限定されるものではない。

＜第４の実施形態＞
図５に本発明の第４の実施形態を示す。

図５は、図１の回路を発展させ、メモリセル電源線（Memory Cell Power Line:ＭＣＰＬ）とＶＤＤ、およびＭＣＰＬとＧＮＤの間にスイッチを持つ回路である。この回路は書き込み時にＭＣＰＬを、スイッチＳ₁をＯＦＦし、スイッチＳ₂をＯＮする事によりＶＤＤからＧＮＤにした後、スイッチＳ₂をＯＦＦとし、メモリセル電源線をハイインピーダンスとすることを特徴とする。この第４の実施の形態においては、メモリセル電源線に設けられたスイッチ素子Ｓ_２がオンした状態でフリップフロップ回路の各ｐＭＯＳトランジスタのソース電極の電圧をフリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させ、ソース電極の電圧が低電圧となった後、スイッチ素子Ｓ_２をオフとし、スイッチ素子Ｓ_２がオフとなった後、フリップフロップ回路の一方の入力端の電圧をフリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させている。

図５では、ＢＬｉ＿ＮをＧＮＤとしたまま、ＢＬに断熱信号Ａ₂を入力することにより、書き込みを行うことができる。

＜第５の実施形態＞
図６に本発明の第５の実施形態を示す。

図６は、第１の実施形態に示した構成をさらに発展させており、読み出しポート（Ｎ₅₄）と書き込みポート（Ｎ₅₃，Ｎ₅₈）を持つ２ポートとした回路であり、デュアルポートＳＲＡＭである。

書き込み時には、Ｎ₅₃とＮ₅₈のトランスファートランジスタを用いて、ビット線ＢＬＷ、ＢＬＷ＿Ｎを用いて書き込む。読み出し時には、Ｎ₅₄，Ｎ₆，Ｎ₇による回路を用いてビット線ＢＬＲを用いて読み出す。この実施形態においては、Ｂｌｏｃｋ₁内のＬｉｎｅ_１のメモリセルにおいて書き込みを行いながら、Ｂｌｏｃｋ_１内の異なるＬｉｎｅ_Ｎのメモリセルにおいて読み出しを行うという、デュアルポートＳＲＡＭの特性を実現することが可能である。また、Ｂｌｏｃｋ_１内のＬｉｎｅ_１のメモリセルに書き込みながら、Ｂｌｏｃｋ_Ｎ内のあるメモリセルにおいて読み出しを行うことも可能である。

＜第６の実施形態＞
図７に本発明の第６の実施形態を示す。

図７は、第２の実施形態に示した構成をさらに発展させた構成であり、読み出しポート（Ｎ₆₃，Ｎ₆₄）と書き込みポート（Ｎ₆₅，Ｎ₆₆）を持つ２ポートとした回路であって、デュアルポートＳＲＡＭである。書き込み時には、ＷＬ₁をＨｉｇｈ、ＷＬ₂をＬｏｗとして、ビット線ＢＬＷ、ＢＬＷ＿Ｎを用いて書き込む。読み出し時には、ＷＬ₁をＬｏｗ、ＷＬ₂をＨｉｇｈとして、ＲＷＬをＨｉｇｈとする。そしてビット線ＢＬＲ、ＢＬＲ＿Ｎを用いて読み出す。この実施形態においては、Ｂｌｏｃｋ₁内のＬｉｎｅ_１のメモリセルにおいて書き込みを行いながら、Ｂｌｏｃｋ_１内の異なるＬｉｎｅ_Ｎのメモリセルにおいて読み出しを行うという、デュアルポートＳＲＡＭの特性を実現することが可能である。また、Ｂｌｏｃｋ_１内のＬｉｎｅ_１のメモリセルに書き込みながら、Ｂｌｏｃｋ_Ｎ内のあるメモリセルにおいて読み出しを行うことも可能である。

以上説明した第１〜第６の実施の形態によれば、ＳＲＡＭにおいて読み出し回路を共有化することにより１メモリセルあたりのトランジスタ数を低減することができ、さらに断熱充電による緩やかな充電を用いて、最大電流の低減とエレクトロマイグレーションの発生を防止することができる記憶回路を提供することができる。

本発明の第１の実施の形態に係る記憶回路の回路図を示す。本発明の第２の実施の形態に係る記憶回路の回路図を示す。本発明の第２の実施の形態に係るセンスアンプの回路図を示す。本発明の第３の実施の形態に係る記憶回路の回路図を示す。本発明の第４の実施の形態に係る記憶回路の回路図を示す。本発明の第５の実施の形態に係る記憶回路の回路図を示す。本発明の第６の実施の形態に係る記憶回路の回路図を示す。従来のＳＲＡＭの回路を示す図である。従来の２−ＰｏｒｔＳＲＡＭ回路を示す図である。

符号の説明

１、２…センスアンプ
ＡＳ…断熱信号
Ｃ１、Ｃ２…制御回路
Ｃｅｌｌ…セル
ＢＬ、ＢＬ＿Ｎ…ビット線
ＦＦ…フリップフロップ
ＷＬ…ワード線
ＳＷ…スイッチ
Ｐ１、Ｐ２、Ｐ３１、Ｐ４１、Ｐ４２…ｐＭＯＳトランジスタ
Ｎ１〜Ｎ１０、Ｎ３１、Ｎ４１、Ｎ４２、Ｎ５３、Ｎ５４、Ｎ５８、Ｎ６３〜Ｎ６６…ｎＭＯＳトランジスタ
ＩＮ，Ａ，Ｂ…入力信号
ＯＵＴ…出力信号

Claims

二つのインバータからなり互いの出力を互いの入力とする一組のフリップフロップと、前記フリップフロップとビット線との間で信号を伝達するトランスファートランジスタと、を有するメモリセルを複数備えた記憶回路において、
それぞれ複数のメモリセルを有するメモリブロックを複数備え、
前記メモリブロック毎に、
読み出し回路として、メモリセルからの読み出し信号をソースを接地した第一のｎＭＯＳＦＥＴのゲートに入力し、この第一のｎＭＯＳＦＥＴのドレインとビット線とを第二のｎＭＯＳＦＥＴを介して接続した回路を、当該メモリブロック内の複数のメモリセル行において共有し、
書き込み回路として、メモリセルへの書き込み信号を前記ビット線から第三のｎＭＯＳＦＥＴを介して入力する回路を、当該メモリブロック内の複数のメモリセル行において共有し、
データの読み出し時には、
選択するメモリセルのトランスファートランジスタをオンとし、当該メモリセルが共有する読み出し回路における前記第二のｎＭＯＳＦＥＴをオンとし、前記ビット線の電位の変化の有無を検出し、
データの書き込み時には、
選択するメモリセルのトランスファートランジスタをオンとし、当該メモリセルが共有する書き込み回路における前記第三のｎＭＯＳＦＥＴをオンとし、前記ビット線の電位を当該メモリセルのフリップフロップに伝達する
ことを特徴とする記憶回路。
前記メモリブロック毎に、前記読み出し回路を２つ配置して、前記データの読み出し時に２つのビット線の信号のうちの一方がハイインピーダンスであり、他方がＧＮＤ状態とされ、これらの前記信号を読み出すために２つのＣＭＯＳインバータから構成されたフリップフロップと、このフリップフロップをセンスアンプとして、該フリップフロップの電源電圧を緩やかに変化させる断熱信号を用いることにより、前記ＧＮＤ状態のビット線を前記ＧＮＤ状態としたまま、前記ハイインピーダンスのビット線を高電圧状態とし、これによりデータを読み出すこと
を特徴とする請求項１に記載の記憶回路。
読み出し信号を伝達するｎＭＯＳＦＥＴのワード線を緩やかにＧＮＤから高い電圧に昇圧し、ビット線の状態を確かめながら読み出しを行うこと
を特徴とする請求項１に記載の記憶回路。
前記メモリセルは、
前記メモリセル電源線を通じて前記フリップフロップ内の各ｐＭＯＳトランジスタのソース電極に、前記フリップフロップ回路の時定数よりも長い時間で、高電圧から低電圧へと変化する電圧を入力する第１の電圧入力手段と、
前記フリップフロップ回路の一方をＧＮＤとし、前記フリップフロップ回路の一方の入力端に、前記フリップフロップ回路の時定数よりも長い時間で、低電圧から高電圧へと変化させる電圧を入力する第２の電圧入力手段と、
を有することを特徴とする請求項１〜３のいずれかに記載の記憶回路。
前記メモリセル電源線と電源線との間にスイッチを有し、前記データの書き込み時において、前記メモリセル電源線の電位を低減させた後に前記スイッチをＯＦＦとして前記メモリセル電源線をハイインピーダンスとし、一方のビット線をＧＮＤ状態としたまま、他方のビット線を緩やかに昇圧することにより前記書き込みを行うこと
を特徴とする請求項４に記載の記憶回路。