JPH0734311B2 - メモリセル - Google Patents

メモリセル

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JPH0734311B2
JPH0734311B2 JP61008830A JP883086A JPH0734311B2 JP H0734311 B2 JPH0734311 B2 JP H0734311B2 JP 61008830 A JP61008830 A JP 61008830A JP 883086 A JP883086 A JP 883086A JP H0734311 B2 JPH0734311 B2 JP H0734311B2
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bit line
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potential
channel fet
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Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はスタティック型メモリセルに関し、多ポート
機能を有する半導体記憶装置に用いられるメモリセルに
関する。
［発明の技術的背景とその問題点］ 最近の半導体技術の発展により、種々の機能を有する半
導体記憶装置が開発されている。例えば、１つの記憶セ
ルに対して複数本のワード線とデータ線とを接続した所
謂多ポート方式の記憶セルを有し、複数の記憶セルに対
して独立してかつ並行に読み出しあるいは書込み動作を
行なう記憶装置がある。
この多ポート方式の記憶装置は、例えば、広範囲な用途
に用いられて広く普及しているマイクロコンピュータの
記憶装置として、このマイクロコンピュータの性能を向
上させる上で有用性が高まりつつある。
第４図は２ポート用の記憶装置の１ビット分のメモリセ
ルを示す回路図である。
このメモリセルにおける書込み動作は、それぞれのビッ
ト線BL1,▲▼に与えられたハイレベルあるいはロ
ウレベルの電圧情報及び、この電圧情報と論理が逆とな
るロウレベルあるいはハイレベルの反転電圧情報が、ワ
ード線WL1の電位で導通制御されるトランスファゲート
1,3を介して、互いの入出力端子が接続されたインバー
タ回路5,7からなる双安定回路９に記憶されることで行
なわれる。さらに、それぞれのビット線BL2,▲▼
に与えられた電圧情報及び反転電圧情報が、ワード線WL
2の電位で導通制御されるトランスファゲート11,13を介
して、双安定回路９に記憶されることで行なわれる。
また、このメモリセルにおける読み出し動作は、双安定
回路９に記憶されている電圧情報及び反転電圧情報が、
トランスファゲート1,3を介してそれぞれのビット線BL
1,▲▼に送出されて行なわれる。あるいは、双安
定回路９に記憶されている電圧情報及び反転電圧情報
が、トランスファゲート11,13を介してそれぞれのビッ
ト線BL2,▲▼に送出されて行なわれる。
このように、１つのメモリセルに２本のワード線と４本
のビット線とを接続することにより、行列状に配列され
た２つの任意のメモリセルに対して、書込み動作あるい
は読み出し動作が並行してかつ独立に行なわれる。しか
しながら、このような構成のメモリセルにおいては、２
対のビット線が必要となり、記憶装置全体に対するメモ
リセルの専有面積が増大して高集積化の障害になってい
た。
第５図に示すメモリセルは第４図に示したメモリセルに
おけるビット線の本数を１本減らして、３本のビット線
で３ポート（書き込み専用ポート1,読み出し専用ポート
２）として機能するようにしたものである。
このメモリセルは、双安定回路９に記憶された電圧情報
が、ワード線WL2の電位で導通制御されるトランスファ
ゲート15を介してビット線BL2に送出されて、あるい
は、ワード線WL3の電位で導通制御されるトランスファ
ゲート17を介してビット線BL3に送出されて、読み出し
動作が行なわれる。また、このメモリセルは、１本のビ
ット線BL1だけを用いて書込み動作を行なうようにして
いる。
このように１本のビット線BL1で電圧情報を確実に双安
定回路９に記憶させるためには、双安定回路９を構成す
るインバータ回路19の駆動能力をインバータ回路21の駆
動能力よりも大きくする必要がある。このため、インバ
ータ回路19,インバータ回路21とトランスファゲート１
との比率の決定が難しく、メモリセルの設計を困難にし
ている。また、インバータ回路19とインバータ回路21と
が非対称となるので、記憶装置中で最も高密度化が要求
されるメモリセルの専有面積が増大するとともに、ワー
ド線、ビット線を読み出し書き込みそれぞれ、専用に用
意する必要があり、このような構成のメモリセルにおい
ても高集積化が困難となっていた。
第６図に示すメモリセルは第５図のメモリセルに対し
て、双安定回路９を構成するインバータ回路23,25の大
きさを同一にして、２本のビット線BL1,BL2を用いて書
込み動作を行ない、ビット線BL2あるいはビット線BL3を
用いて読み出し動作を行なうようにしたものである。
このような構成のメモリセルにおいて、双安定回路９に
記憶されている電圧情報が、トランスファゲート15及び
17を介して同時にそれぞれのビット線BL2,BL3に送出さ
れる場合に、ビット線BL2,BL3がハイレベル状態（例え
ば5V）で双安定回路９のＡ点の電位がロウレベル状態
（例えば0V）にあると、電流が２本のビット線BL2,BL3
から同時にＡ点に流れ込み、Ａ点の電位が上昇してしま
う。このため、最悪の場合にはインバータ回路25が反転
動作を行ない、Ｂ点の電位がロウレベル状態、Ａ点の電
位がハイレベル状態となり、双安定回路９に記憶されて
いる電圧情報が書き替わってしまう恐れがある。
さらに、双安定回路９に記憶されている電圧情報を同時
に２本のビット線BL2及びBL3に送出する場合には、どち
らか一方のビット線に電圧情報を送出する場合に比べ
て、インバータ回路23の負荷が２倍になるために、読み
出し時間が長くなってしまうという問題も生じることに
なる。
［発明の目的］ この発明は、上記に鑑みてなされたもので、その目的と
するところは、構成を大型化することなく、多ポート方
式における記憶動作を安定してかつ確実に行なうことが
できるメモリセルを提供することにある。
［発明の概要］ 上記目的を達成するために、この発明は、２値情報を不
揮発に記憶する記憶手段と、第１のワード線の電位に基
づいて前記２値情報の一方を第１のビット線に読出す第
１導電型のトランジスタからなる第１送出手段と、前記
記憶手段と第２のビット線との間に電流経路を形成する
ことなく、第２のワード線の電位に基づいて前記２値情
報の一方を前記第２のビット線に読出し、前記第１導電
型のトランジスタの導電型とは異なる導電型の第２導電
型のトランジスタからなる第２送出手段とを有すること
を要旨とする。
［発明の効果］ この発明によれば、記憶手段に記憶された一方の情報
を、互いに異なる導電型のトランジスタからなる送出手
段によってそれぞれのビット線に読出し、かつ、一方の
ビット線への読出しは、記憶手段とビット線との間に電
流経路を形成することなく行うようにしたので、構成の
大型化を招くことなく、同一の記憶情報を同時に異なる
ビット線に安定かつ確実に読出すことが可能となる。こ
れにより、高速アクセスが可能で設計の容易な多ポート
メモリ用のメモリセルを提供することができる。
［発明の実施例］ 以下、図面を用いてこの発明の実施例を説明する。
第１図〜第３図はこの発明の第１〜第３の実施例に係る
１ビット分のメモリセルの構成図であり、それぞれのメ
モリセルは３本のビット線を用いて３ポート機能（読み
出し時は３ポート同時読み出し、書き込み時は１ポート
書き込みと同時に１ポート読み出しが可能）を有するも
のである。
第１図に示すメモリセルにおいて、双安定回路９は第４
図に示したメモリセルと同様に、互いの入出力端子が接
続されたインバータ回路5,7により構成されている。双
安定回路９は、その入出力端子Ａが、ゲート端子がワー
ド線WL1に接続されたＮチャンネルMOS型トランジスタ
（以下「NMOS」と略記する）27を介してビット線BL1に
接続されており、入出力端子Ｂが、ゲート端子がワード
線WL2に接続されたNMOS29を介してビット線BL2に接続さ
れている。
さらに、双安定回路９の入出力端子ＢはＰチャンネルMO
S型トランジスタ（以下「POMOS」と略記する）31のゲー
ト端子に接続されている。PMOS31は、そのソース端子が
電圧源に接続されており、ドレイン端子がPMOS33のソー
ス端子に接続されている。PMOS33は、そのゲート端子が
ワード線WL3に接続されており、ドレイン端子が電圧情
報の読み出し時にのみ用いられるビット線BL3に接続さ
れている。
次に、このように構成されたメモリセルの書込み動作及
び読み出し動作を説明する。
まず、書込み動作について説明する。書込み動作におい
ては、ワード線WL1,WL2の電位をハイレベル状態とする
ことにより、NMOS27,29を導通状態にさせる。そして、
電圧情報がビット線BL1に与えられるとともに、この電
圧情報と論理レベルが逆となる反転電圧情報がビット線
BL2に与えられる。したがって、電圧情報がNMOS27を介
して双安定回路９の入出力端子Ａに与えられるととも
に、反転電圧情報がNMOS29を介して双安定回路９の入出
力端子Ｂに与えられて、電圧情報及び反転電圧情報が双
安定回路９に書込まれて記憶される。
すなわち、書込み動作においては、２本のビット線BL1,
BL2を用いて電圧情報を双安定回路９に差動的に書込む
ようにしている。したがって、双安定回路９を構成する
インバータ回路5,7を非対称にすることなく、電圧情報
は安定かつ確実に書込まれる。
次に、読み出し動作について説明する。第１図に示すメ
モリセルにあっては、双安定回路９の入出力端子Ｂの電
圧情報がビット線BL2に送出されて読み出されるととも
に、この電圧情報と論理レベルが逆となる反転電圧情報
がビット線BL3に送出されて読み出されるようになって
いる。
読み出し動作が開始される前に予め、ビット線BL2をハ
イレベル状態（例えば5V）にプリチャージしておくとと
もに、ビット線BL3をロウレベル状態（例えば0V）にプ
リディスチャージしておく。このような状態において、
例えば双安定回路９の入出力端子Ｂがロウレベル状態に
ある場合に、ワード線WL2をハイレベル状態とすること
によりNMOS29が導通状態になるとともに、ワード線WL3
をロウレベル状態とすることによりPMOS33が導通状態に
なると、ビット線BL2からNMOS29を介して双安定回路９
の入出力端子Ｂに電流が流れ込む。このため、ビット線
BL2はロウレベル状態となり、双安定回路９の入出力端
子Ｂに書込まれている電圧情報が、ビット線BL2に接続
されている出力回路（図示せず）から読み出されること
になる。
また、入出力端子Ｂがロウレベル状態にあるのでPMOS31
は導通状態となり、このPMOS31及びPMOS33を介してビッ
ト線BL3に電圧源から電流が流れ込む。このため、ビッ
ト線BL3はハイレベル状態となり、入出力端子Ｂに書込
まれている電圧情報と論理レベルが逆となる反転電圧情
報が、ビット線BL3に接続されている出力回路（図示せ
ず）から読み出されることになる。
双安定回路９の入出力端子Ｂがハイレベル状態にある場
合には、PMOS31は非導通状態となり、予めハイレベル状
態にプリチャージされたビット線BL2の電圧情報及び、
ロウレベル状態にプリディスチャージされたビット線BL
3の電圧情報が読み出されることになる。
このように、第１図に示すメモリセルは、ロウレベルの
電圧情報を入出力端子Ｂから読み出す場合には、この入
出力端子Ｂとビット線BL2との間にNMOS29を介して電流
経路を形成して、ロウレベルの電圧情報をビット線BL2
を介して読み出すようにしている。一方、ロウレベルの
電圧情報をPMOS31のゲート端子で受けて、このPMOS31の
導通状態にさせて電圧源からPMOS33を介してビット線BL
3に電流を流し込むことで、入出力端子Ｂとビット線BL3
との間に電流経路を形成せずに、ハイレベルの電圧情報
をビット線BL3を介して読み出すようにしている。
このため、ビット線BL2から入出力端子Ｂに電流が流れ
込むことにより入出力端子Ｂの電位がいくらか上昇して
も、通常PMOSのスレッショルド電圧は電源電位の近傍の
電位に設定されているため、PMOS31のゲート電位はスレ
ッショルド電圧以上になることなく、ロウレベルの電圧
情報をビット線BL3に送出する場合に、PMOS31は非導通
状態になることはない。したがって、入出力端子Ｂに書
込まれたロウレベルの電圧情報は、同時にそれぞれのビ
ット線BL2,BL3を介して読み出し動作を行なっても、誤
動作するおそれはなくなる。
さらに、電圧情報を双安定回路９の入出力端子Ｂから同
時にそれぞれのビット線BL2.BL3に送出する場合には、
インバータ回路５の負荷としては１本のビット線BL1とP
MOS31のゲート容量だけとなる。したがって、第６図に
示したメモリセルに比べて、インバータ回路の負荷がか
なり低減されることになり、インバータ回路５を大型化
することなく、電圧情報を同時にそれぞれのビット線BL
2,BL3に読み出す動作を高速に行なうことができる。
また、インバータ回路5,7をCMOS（相補型MOS）で構成す
ると、メモリセルを構成するPMOSとNMOSの個数が同数と
なる。これにより、CMOSプロセスにおける回路レイアウ
トにおいて、PMOS形成領域の占有面積とNMOS形成領域の
占有面積とのバランスがとれることになる。したがっ
て、PMOSとNMOSの個数のアンバランスによる占有面積の
増大は回避され、従来に比べて占有面積の増大を招くこ
とはない。
第２図はこの発明の第２の実施例に係る１ビット分のメ
モリセルの構成図であり、このメモリセルは、第１図に
示したメモリセルと同様に双安定回路９の入出力端子Ｂ
に書込まれた電圧情報を、ビット線BL2を介して、さら
に、この電圧情報と論理レベルが逆となる電圧情報をビ
ット線BL3を介して読み出すものである。
このメモリセルの特徴とするところは、入出力端子Ｂに
書込まれた電圧情報を、ワード線WL1で導通制御されるP
MOS35を介して、予めロウレベル状態にプリディスチャ
ージされたビット線BL2を介して読み出すことにある。
また、入出力端子Ｂに書込まれたハイレベルの電圧情報
と論理レベルが逆となるロウレベルの電圧情報を、ドレ
イン端子が、ワード線WL3の電位で導通制御されドレイ
ン端子がビット線BL3に接続されたNMOS37のソース端子
に接続され、ソース端子がグランドに接続されたNMOS39
を導通状態にさせて、予めハイレベル状態にプリチャー
ジされたビット線BL3からNMOS37,39を介して電流をグラ
ンドに流し込むことにより、ビット線BL3を介して読み
出すことにある。すなわち、双安定回路９の入出力端子
Ｂとビット線BL3との間に電流経路を形成することはな
く、電圧情報を入出力端子Ｂからビット線BL3に送出す
るようにしたことにある。
したがって、このような構成とすることでも、第１の実
施例と同様の効果を得ることができる。なお。第１図と
同符号のものは同一物を示しその説明は省略した。
第３図はこの発明の第３の実施例に係る１ビット分のメ
モリセルの構成図である。このメモリセルは第１図及び
第２図に示したメモリセルと同様に、書込み動作及び読
み出し動作を行なうものであり、このメモリセルの特徴
とするところは、双安定回路９の入出力端子Ｂに書込ま
れた電圧情報と論理レベルが逆となる電圧情報が、ワー
ド線WL3の電位で動作制御されて、入力端子が双安定回
路９の入出力端子Ｂに接続され、出力端子がビット線BL
3に接続されたクロックトインバータ回路41を介してビ
ット線BL3に与えられて読み出されることにある。
このような構成とすることでも、第１の実施例と同様の
効果を得ることができるだけでなく、システムの要求に
よってはビット線BL1,BL2に関しては同期式で動作さ
せ、ビット線BL3は非同期式で動作させるような変則的
な動作も可能になる。なお、第１図と同符号のものは同
一物を示しその説明は省略した。また、クロックトイン
バータ回路41にかえて、Ｂ点の電圧情報をインバータの
入力とし、その出力をトランスファーゲートを介してビ
ット線に与えるような構成も同様の効果が得られる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例に係るメモリセルの構
成図、第２図はこの発明の第２の実施例に係るメモリセ
ルの構成図、第３図はこの発明の第３の実施例に係るメ
モリセルの構成図、第４図〜第６図はメモリセルの一従
来例を示す構成図である。 （図の主要な部分を表わす符号の説明） 5,7……インバータ回路 ９……双安定回路 27,29……ＮチャンネルMOS型トランジスタ 31,33……ＰチャンネルMOS型トランジスタ 41……クロックトインバーター

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】２値情報を不揮発に記憶する記憶手段と、 第１のワード線の電位に基づいて前記２値情報の一方を
    第１のビット線に読出す第１導電型のトランジスタから
    なる第１送出手段と、 前記第１導電型のトランジスタの導電型とは異なる導電
    型の第２導電型からなり、前記第２値情報の一方の情報
    をゲート端子で受けるトランジスタと第２のワード線の
    電位をゲート端子で受けるトランジスタを介して電源電
    位を第２のビット線に与えることにより前記２値情報の
    一方を反転した情報を前記第２のビット線に読み出す第
    ２送出手段と を有することを特徴とするメモリセル。
  2. 【請求項２】前記記憶手段は、互いの入出力端子が接続
    されたインバータ回路を具備する双安定回路からなるこ
    とを特徴とする特許請求の範囲第１項に記載のメモリセ
    ル。
  3. 【請求項３】前記第１送出手段は、ＰチャネルのFET
    （電界効果トランジスタ）からなり、前記第２送出手段
    は、ＮチャネルFETからなることを特徴とする特許請求
    の範囲第１項に記載のメモリセル。
  4. 【請求項４】前記第１送出手段は、ＮチャネルのFETか
    らなり、前記第２送出手段は、ＰチャネルFETからなる
    ことを特徴とする特許請求の範囲第１項に記載のメモリ
    セル。
  5. 【請求項５】前記第２送出手段は、前記２値情報の一方
    の情報により導通制御されるＰチャネルFETと第２のワ
    ード線の電位により導通制御されるＰチャネルFETと
    が、電源ロウレベル状態にプリチャージされた前記第２
    のビット線との間に直列に挿入されてなることを特徴と
    する特許請求の範囲第１項に記載のメモリセル。
  6. 【請求項６】前記第２送出手段は、前記２値情報の一方
    の情報により導通制御されるＮチャネルFETと第２のワ
    ード線の電位により導通制御されるＮチャネルFETと
    が、接地電源とハイレベル状態にプリチャージされた前
    記第２のビット線との間に直列に挿入されてなることを
    特徴とする特許請求の範囲第１項に記載のメモリセル。
  7. 【請求項７】２値情報を不揮発に記憶する記憶手段と、 第１のワード線の電位に基づいて前記２値情報の一方を
    第１のビット線に読出す第１導電型のトランジスタから
    なる第１送出手段と、 前記第１導電型のトランジスタの導電型とは異なる導電
    型の第２導電型からなり、第２のワード線の電位及びそ
    の反転電位に基づいて前記２値情報を反転した情報を第
    ２のビット線に読み出すクロックトインバータと を有することを特徴とするメモリセル。
JP61008830A 1986-01-21 1986-01-21 メモリセル Expired - Lifetime JPH0734311B2 (ja)

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