JPH0945081A - スタティック型メモリ - Google Patents

Abstract

(57)【要約】 【課題】マルチポート型のＳＲＡＭセルのデータ保持特
性としてメガネ特性を確保しつつ、データ書込み特性の
容易性を向上させる。 【解決手段】記憶回路部１０の一対の記憶ノードＮａ、
Ｎｂに各一端が接続された複数ポート用のデータ転送回
路部を備えたマルチポート型のＳＲＡＭセル１と、各ポ
ート別のデータ転送回路部の各他端に接続された複数ポ
ート用のビット線ＢＬｉ、／ＢＬｉと、ＳＲＡＭセルの
記憶回路部に各対応して高レベル側電源電圧および低レ
ベル側電源電圧を供給する第１の電源線１１および第２
の電源線１２と、ＳＲＡＭセルへのデータ書込みに際し
てビット線対のデータが一対の記憶ノードに書込まれる
までの所定期間は第１の電源線または第２の電源線に対
する電源電圧の供給を禁止してハイインピーダンス状態
にし、所定期間後は電源電圧を供給する制御回路とを具
備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに係
り、特にマルチポート型のスタティック型メモリ（スタ
ティック型ランダムアクセスメモリ；ＳＲＡＭ）に使用
されるマルチポート型のメモリセル（ＳＲＡＭセル）と
電源線との接続および書込み制御回路に関する。

【０００２】

【従来の技術】一般に、１ポート用のＳＲＡＭセルは、
図６に示すように、１つの記憶回路部１０の一対の記憶
ノードＮａ、Ｎｂに対応して１系統のデータ転送回路部
が接続されている。

【０００３】上記記憶回路部１０は、２つのＭＯＳイン
バータ回路ＩＮＶ１、ＩＮＶ２の互いの入出力端が交差
接続されてなり、上記ＭＯＳインバータ回路は駆動用の
ＮＭＯＳトランジスタと高抵抗負荷用の例えばＰＭＯＳ
トランジスタとからなるＣＭＯＳインバータ回路が用い
られている。

【０００４】前記データ転送回路部は、記憶回路部１０
の一対の記憶ノードＮａ、Ｎｂとビット線対ＢＬ、／Ｂ
Ｌとの間に接続されている第１、第２のトランスファゲ
ート用のＮＭＯＳトランジスタＱ１、Ｑ２からなり、上
記２個のトランスファゲート用トランジスタの各ゲート
にワード線ＷＬが接続されている。

【０００５】なお、前記ビット線対ＢＬ、／ＢＬには、
ビット線プリチャージ・イコライズ回路７０が接続され
ている。上記構成のＳＲＡＭセルは、セル内部の一対の
記憶ノードＮａ、Ｎｂのデータ保持特性の対称性として
いわゆるメガネ特性を確保することが重要である。ここ
で、メガネ特性について説明する。

【０００６】記憶回路部１０の２つのＭＯＳインバータ
回路ＩＮＶ１、ＩＮＶ２のそれぞれの入出力特性を同一
グラフ上に表わすと、例えば図７に示すようになり、一
対の記憶ノードＮａ、Ｎｂのデータ保持特性の対称性が
良好な場合にはメガネ状の特性（メガネ特性）として表
わされる。

【０００７】即ち、データ読み出し時に第２の記憶ノー
ドＮｂに出力端が接続されている第１のＭＯＳインバー
タ回路ＩＮＶ１の出力にノイズが乗ったと仮定した場合
におけるメモリセル内の電圧の変化を点線で示す。この
場合、メガネ特性が確保されていれば、上記ノイズによ
る電圧変化に対しても第１の記憶ノードＮａの電圧は安
定点に戻り、保持データの破壊が防止される。もし、メ
ガネ特性が確保されていなければ、安定点に戻ることが
できず、保持データが破壊される。

【０００８】一方、従来の２ポートを有するＳＲＡＭに
使用される２ポート型のＳＲＡＭセルは、図８に示すよ
うに、１つの記憶回路部１０の一対の記憶ノードＮａ、
Ｎｂに対応して２系統のデータ転送回路部が接続されて
いる。

【０００９】上記２系統のデータ転送回路部のうちの第
１系統のデータ転送回路部は、記憶回路部１０の一対の
記憶ノードＮａ、Ｎｂと第１ポート用のビット線対ＢＬ
１、／ＢＬ１との間に接続されている第１、第２のトラ
ンスファゲート用のＮＭＯＳトランジスタＱ１、Ｑ２か
らなり、上記２個のトランスファゲート用トランジスタ
Ｑ１、Ｑ２の各ゲートに第１ポート用のワード線ＷＬ１
が接続されている。

【００１０】上記と同様に、前記２系統のデータ転送回
路部のうちの第２系統のデータ転送回路部は、記憶回路
部の一対の記憶ノードＮａ、Ｎｂと第２ポート用のビッ
ト線対ＢＬ２、／ＢＬ２との間に接続されている第３、
第４のトランスファゲート用のＮＭＯＳトランジスタＱ
３、Ｑ４からなり、上記２個のトランスファゲート用ト
ランジスタＱ３、Ｑ４の各ゲートに第２ポート用のワー
ド線ＷＬ２が接続されている。

【００１１】なお、前記第１ポート用のビット線対ＢＬ
１、／ＢＬ１および第２ポート用のビット線対ＢＬ２、
／ＢＬ２には、それぞれビット線プリチャージ・イコラ
イズ回路（図示せず）が接続されている。

【００１２】上記構成において、１つの記憶回路部１０
から２つのポートに同時にデータを読み出す場合がある
ので、データ転送回路部の各トランスファゲート用のＮ
ＭＯＳトランジスタＱ１〜Ｑ４のｇｍ（相互コンダクタ
ンス）を所定の低い値に設定してメガネ特性を確保する
必要がある。

【００１３】もし、上記ｇｍの値が記憶回路部１０のイ
ンバータ回路ＩＮＶ１、ＩＮＶ２の駆動用のＮＭＯＳト
ランジスタ（図示せず）のｇｍの値より高いと、データ
読み出し時のビット線の影響によって保持データが破壊
されてしまう。

【００１４】即ち、記憶回路部１０の第１の記憶ノード
Ｎａに接続されている２つのＮＭＯＳトランジスタ（第
１、第３のＮＭＯＳトランジスタ）Ｑ１、Ｑ３のｇｍの
和は上記第１の記憶ノードＮａに出力端が接続されてい
るインバータ回路ＩＮＶ２の駆動用のＮＭＯＳトランジ
スタのｇｍより低く、記憶回路部１０の第２の記憶ノー
ドＮｂに接続されている２つのＮＭＯＳトランジスタ
（第２、第４のＮＭＯＳトランジスタ）Ｑ２、Ｑ４のｇ
ｍの和は上記第２の記憶ノードＮｂに出力端が接続され
ているインバータ回路ＩＮＶ１の駆動用のＮＭＯＳトラ
ンジスタのｇｍより低く設定される必要がある。

【００１５】しかし、上記したデータ転送回路部の各ト
ランスファゲート用のＭＯＳトランジスタＱ１〜Ｑ４の
ｇｍの値を下げ過ぎると、記憶回路部１０からデータを
読み出す際の読み出し速度が遅くなってアクセスタイム
に関する仕様を満たすことが不可能になったり、記憶回
路部１０にデータを書き込む際にデータを容易・確実に
書き込むことが困難になる（つまり、上記ｇｍ値は、デ
ータ保持特性の対称性とデータ書込み特性の容易性に関
して相反する方向の設定を必要とする）。

【００１６】

【発明が解決しようとする課題】上記したように従来の
２ポート型のＳＲＡＭセルのアレイを有するＳＲＡＭ
は、データ転送回路部の各トランスファゲート用のＭＯ
Ｓトランジスタのｇｍの値の設定がデータ保持特性の対
称性およびデータ書込み特性をともに満足させることが
困難であるという問題があった。

【００１７】本発明は上記の問題点を解決すべくなされ
たもので、マルチポート型のＳＲＡＭセルのデータ保持
特性の対称性としてメガネ特性を確保しつつ、データ書
込み特性の容易性を向上し得るマルチポート型のスタテ
ィック型メモリを提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明のマルチポート型
のスタティック型メモリは、２つのＭＯＳインバータ回
路の互いの入出力端が交差接続されてなる１つの記憶回
路部およびその一対の記憶ノードに各一端が接続された
複数ポート用の複数対のデータ転送回路部を備えたマル
チポート型のスタティック型のメモリセルと、上記各ポ
ート別の一対のデータ転送回路部の各他端に接続された
複数ポート用の複数対のビット線と、前記各ポート別の
一対のデータ転送回路部の制御端に共通に接続された複
数ポート用のセル選択線と、前記スタティック型メモリ
セルの記憶回路部にそれぞれ接続され、それぞれ対応し
て高レベル側電源電圧を供給するための第１の電源線お
よび低レベル側電源電圧を供給するための第２の電源線
と、上記スタティック型メモリセルからのデータ読み出
し時には上記第１の電源線および第２の電源線にそれぞ
れ対応して高レベル側電源電圧および低レベル側電源電
圧を供給し、上記スタティック型メモリセルに対するデ
ータの書込みに際して前記ビット線対のデータが前記一
対の記憶ノードに書込まれるまでの所定期間は前記第１
の電源線または第２の電源線に対する電源電圧の供給を
禁止してハイインピーダンス状態にし、上記所定期間後
は上記電源電圧を供給するように制御する電源供給制御
回路とを具備することを特徴とする。

【００１９】

【実施の形態】以下、図面を参照して本発明の実施の形
態を詳細に説明する。図１は、本発明の第１の実施の形
態に係る２ポート型のＳＲＡＭで使用される２ポート型
のＳＲＡＭセルの一例を示している。

【００２０】図１に示すＳＲＡＭセル１は、１つの記憶
回路部１０の一対の記憶ノードＮａ、Ｎｂに対応して２
系統のデータ転送回路部が接続されており、複数個のＳ
ＲＡＭセル１が行列状に配置されてメモリセルアレイを
構成している。

【００２１】上記記憶回路部１０は、２つのＭＯＳイン
バータ回路ＩＮＶ１、ＩＮＶ２の互いの入出力端が交差
接続されてなり、上記ＭＯＳインバータ回路ＩＮＶ１、
ＩＮＶ２はそれぞれ駆動用のＮＭＯＳトランジスタＴＮ
と高抵抗負荷用の例えばＰＭＯＳトランジスタＴＰとか
らなるＣＭＯＳインバータ回路が用いられている。

【００２２】そして、上記記憶回路部１０には、複数の
ＳＲＡＭセル１にそれぞれ高レベル側電源電圧Ｖccを供
給するための第１の電源線１１および複数のＳＲＡＭセ
ル１にそれぞれ低レベル側電源電圧（接地電位Ｖss）を
供給するための第２の電源線（接地線）１２がそれぞれ
接続されており、本例では接地線が接地電位Ｖssに固定
的に接続されている。

【００２３】即ち、上記記憶回路部１０においては、一
対の駆動用のＮＭＯＳトランジスタＴＮの各一端（一対
の記憶ノードＮａ、Ｎｂ）と各ゲートとが交差接続され
ており、上記一対の駆動用のＮＭＯＳトランジスタＴＮ
の各他端は接地線１２に接続されている。そして、上記
一対の記憶ノードＮａ、Ｎｂと第１の電源線１１との間
にはそれぞれ高抵抗負荷用のＰＭＯＳトランジスタＴＰ
が接続されている。

【００２４】前記２系統のデータ転送回路部のうちの第
１ポート用のデータ転送回路部は、記憶回路部１０の一
対の記憶ノードＮａ、Ｎｂと第１ポート用のビット線対
ＢＬ１、／ＢＬ１との間に接続されている第１、第２の
トランスファゲート用のＮＭＯＳトランジスタＱ１、Ｑ
２からなり、上記２個のトランスファゲート用トランジ
スタＱ１、Ｑ２の各ゲートに第１ポート用のワード線Ｗ
Ｌ１が共通に接続されている。

【００２５】上記と同様に、前記２系統のデータ転送回
路部のうちの第２ポート用のデータ転送回路部は、記憶
回路部１０の一対の記憶ノードＮａ、Ｎｂと第２ポート
用のビット線対ＢＬ２、／ＢＬ２との間に接続されてい
る第３、第４のトランスファゲート用のＮＭＯＳトラン
ジスタＱ３、Ｑ４からなり、上記２個のトランスファゲ
ート用トランジスタＱ３、Ｑ４の各ゲートに第２ポート
用のワード線ＷＬ２が接続されている。

【００２６】換言すれば、ＳＲＡＭセル１の各ポート別
の一対のデータ転送回路部の各他端に接続された複数ポ
ート用の複数対のビット線ＢＬｉ、／ＢＬｉ（ｉ＝１、
２、…）と、前記各ポート別の一対のデータ転送回路部
の制御端に共通に接続された複数ポート用のセル選択線
ＷＬｉとが設けられている。

【００２７】さらに、ＳＲＡＭセル１からのデータ読み
出し時には第１の電源線１１に高レベル側電源電圧Ｖcc
を供給し、上記ＳＲＡＭセル１に対するデータの書込み
に際してビット線対のデータが前記一対の記憶ノードＮ
ａ、Ｎｂに書込まれるまで（換言すれば、一対の記憶ノ
ードＮａ、Ｎｂ間に例えば１００〜５００ｍＶ程度の電
位差が生じるまで）の所定期間は第１の電源線１１に対
する電源電圧Ｖccの供給を禁止して第１の電源線１１を
ハイインピーダンス状態にし、前記所定期間後（つま
り、前記ビット線対のデータが一対の記憶ノードＮａ、
Ｎｂに書込まれた後）は電源電圧Ｖccを供給するように
制御するための電源供給制御回路１３が設けられてい
る。

【００２８】上記電源供給制御回路１３の一例として
は、前記第１の電源線が複数のＳＲＡＭセル１に共通に
接続されている場合には、上記第１の電源線に直列に接
続され、前記所定期間はオフ状態に制御され、前記所定
期間後はオン状態に制御されるスイッチ回路（例えば制
御信号／φにより制御されるＰＭＯＳトランジスタＴＰ
１）が用いられる。

【００２９】この場合、上記スイッチ回路用のＰＭＯＳ
トランジスタＴＰ１がオフ状態からオン状態に切り換え
られるタイミングの一例として、書き込みが行われるポ
ート用のワード線ＷＬ１あるいはＷＬ２の電位が立ち下
がる（書き込みが行われるポート用のトランスファゲー
ト用ＮＭＯＳトランジスタがオフ状態になる）タイミン
グと合わせるようにすれば、上記ＰＭＯＳトランジスタ
ＴＰ１の制御信号／φのタイミングの設定が容易にな
る。

【００３０】なお、前記第１ポート用のビット線対ＢＬ
１、／ＢＬ１および第２ポート用のビット線対ＢＬ２、
／ＢＬ２には、それぞれビット線プリチャージ・イコラ
イズ回路（図示せず）が接続されている。

【００３１】上記構成においては、１つの記憶回路部１
０から２つのポートに同時にデータを読み出す場合にお
けるノイズによる保持データの破壊を防止するために必
要なメガネ特性を確保するために、データ転送回路部１
０の各トランスファゲート用のＮＭＯＳトランジスタＱ
１〜Ｑ４のサイズが極力小さく設定されており、そのｇ
ｍが十分低い値に設定されている。

【００３２】即ち、記憶回路部１０の第１の記憶ノード
Ｎａに接続されている２つのトランスファゲート用ＮＭ
ＯＳトランジスタ（第１、第３のＮＭＯＳトランジス
タ）Ｑ１、Ｑ３のｇｍの和は上記第１の記憶ノードＮａ
に出力端が接続されているインバータ回路ＩＮＶ２の駆
動用のＮＭＯＳトランジスタＴＮのｇｍより低く、記憶
回路部１０の第２の記憶ノードＮｂに接続されている２
つのトランスファゲート用ＮＭＯＳトランジスタ（第
２、第４のＮＭＯＳトランジスタ）Ｑ２、Ｑ４のｇｍの
和は上記第２の記憶ノードＮｂに出力端が接続されてい
るインバータ回路ＩＮＶ１の駆動用のＮＭＯＳトランジ
スタＴＮのｇｍより低く設定されている。

【００３３】この場合、上記各トランスファゲート用の
ＮＭＯＳトランジスタＱ１〜Ｑ４のｇｍは、記憶回路部
１０に通常通り電源電圧Ｖccが供給されている状態にお
いてビット線対からのデータの書込みが不可能な程度に
十分低く設定してもよいが、記憶回路部１０からデータ
を読み出す際の読み出し速度が遅くなってアクセスタイ
ムに関する仕様を満たすことが不可能にならない程度に
低く設定することが望ましい。

【００３４】次に、図１に示したＳＲＡＭセル１に対す
るデータの読み出し／書込み動作の一例について図２を
参照しながら説明する。ＳＲＡＭセル１からのデータの
読み出し時には、常に、第１の電源線１１および第２の
電源線１２にそれぞれ対応して高レベル側電源電圧Ｖcc
および低レベル側電源電圧Ｖssが供給されているので、
通常通りデータの読み出しが行われる。

【００３５】ＳＲＡＭセル１に対するデータの書込みに
際しては、従来とは異なり、電源供給制御回路１３によ
り、例えば図２に示すように、ビット線対のデータが書
込まれるまでの期間は第１の電源線１１に対する電源電
圧Ｖccの供給を禁止してハイインピーダンス状態にし、
上記ビット線対のデータが書込まれた後は上記電源電圧
Ｖccを供給するように制御する。なお、図２中には、ビ
ット線対のうちの高レベル側のビット線（例えばＢＬ
１）の電位がデータの書込みに伴って放電により低下す
る様子を示している。

【００３６】上記したように第１の電源線１１をハイイ
ンピーダンス状態にしている期間は一対の記憶ノードＮ
ａ、Ｎｂに対する電源電圧Ｖccの供給がなく、トランス
ファゲート用のＮＭＯＳトランジスタ（Ｑ１、Ｑ２）あ
るいは（Ｑ３、Ｑ４）を介してビット線対からのデータ
を一対の記憶ノードＮａ、Ｎｂに書き込むことが容易に
なるので、前記したようにデータ転送回路部のトランス
ファゲート用のＮＭＯＳトランジスタのｇｍがメガネ特
性を確保するために十分低い値のトランスファゲート用
のＮＭＯＳトランジスタ（Ｑ１、Ｑ２）あるいは（Ｑ
３、Ｑ４）を介してデータを書き込むことが可能であ
る。

【００３７】上記ビット線対のデータが書込まれた後
は、記憶回路部１０の一方のＰＭＯＳトランジスタＴＰ
を介して記憶ノードＮａあるいはＮｂに電源電圧Ｖccが
供給されるので、データを安定に保持することが可能で
ある。

【００３８】即ち、上記実施の形態によれば、データ転
送回路部のトランスファゲート用のＮＭＯＳトランジス
タＱ１〜Ｑ４のｇｍがメガネ特性を確保するために十分
低い値に設定されていてもそれを介してデータを容易に
書き込むことが可能であるので、ポート数を容易に増や
すことが可能になる。これに対して、上記トランスファ
ゲート用のＮＭＯＳトランジスタＱ１〜Ｑ４のｇｍが高
過ぎると、データ読み出し時に保持データが破壊される
おそれがあるので、ＳＲＡＭセル１の能力によってポー
ト数が限定される。

【００３９】図３は、図１のＳＲＡＭセル１と電源線と
の接続の変形例を示している。図３に示す構成は、図１
に示した構成と比べて、（１）第１の電源線１１が電源
電圧Ｖccに固定的に接続されている点、（２）電源供給
制御回路１３ａは、ＳＲＡＭセル１からのデータ読み出
し時には接地線１２に接地電位を供給し、ＳＲＡＭセル
１に対するデータの書込みに際してビット線対のデータ
が書込まれるまでの期間は接地線１２に対する接地電位
Ｖssの供給を禁止して接地線１２をハイインピーダンス
状態にし、上記ビット線対のデータが書込まれた後は接
地電位Ｖssを供給するように制御する点が異なり、その
他は同じであるので図１中と同一部分には同一符号を付
している。

【００４０】上記電源供給制御回路１３ａの一例として
は、前記第２の電源線（接地線１２）が複数のＳＲＡＭ
セル１に共通に接続されている場合には、上記接地線１
２に直列に接続され、前記所定期間はオフ状態に制御さ
れ、前記所定期間後はオン状態に制御されるスイッチ回
路（例えば制御信号φにより制御されるＮＭＯＳトラン
ジスタＴＮ１）が用いられる。

【００４１】上記図３のＳＲＡＭセル１からのデータの
読み出し動作は、前記した図１のＳＲＡＭセル１からの
データの読み出し動作と同様に行われ、図３のＳＲＡＭ
セル１に対するデータの書込み動作は、前記した図１の
ＳＲＡＭセル１に対するデータの書込み動作に準じて行
われ、前述したと同様の効果が得られる。

【００４２】図４は、図１のＳＲＡＭセル１と第１の電
源線との接続の変形例を示している。図４に示す構成
は、図１の構成と比べて、第１の電源線１１と記憶回路
部１０の高レベル側電源ノード（ＰＭＯＳトランジスタ
ＴＰのソース共通接続ノード）との間にスイッチ用のＰ
ＭＯＳトランジスタＴＰ１のソース・ドレイン間が挿入
され、上記スイッチ用のＰＭＯＳトランジスタＴＰ１の
ゲートに制御信号／φが供給されている点が異なり、そ
の他は同じであるので図１中と同一部分には同一符号を
付している。

【００４３】上記図４の構成において、ＳＲＡＭセル１
からのデータの読み出し時には、常に、スイッチ用のＰ
ＭＯＳトランジスタＴＰ１がオン状態に制御される。そ
して、ＳＲＡＭセル１に対するデータの書込みに際して
は、ビット線対のデータが書込まれるまでの期間はスイ
ッチ用のＰＭＯＳトランジスタＴＰ１がオフ状態に制御
されることにより記憶回路部１０の高レベル側電源ノー
ドがハイインピーダンス状態に制御される。そして、ビ
ット線対のデータが書込まれた後は、スイッチ用のＰＭ
ＯＳトランジスタＴＰ１がオン状態に制御される。

【００４４】このような制御により、前記した図１のＳ
ＲＡＭセル１に対するデータの読み出し／書込み動作と
同様の動作が行われ、前述したと同様の効果が得られる
だけでなく、高レベル側電源電圧供給ノードとＳＲＡＭ
セル１との間にスイッチ用のＰＭＯＳトランジスタＴＰ
１が存在するので、セルアレイ内で隣接するＳＲＡＭセ
ル間の干渉を防止されるという利点がある。

【００４５】図５は、図３のＳＲＡＭセル１と接地線と
の接続の変形例を示している。図５に示す構成は、図３
の構成と比べて、接地線１２と記憶回路部１０の接地側
電源ノード（駆動用ＮＭＯＳトランジスタＴＮのソース
共通接続ノード）との間にスイッチ用のＮＭＯＳトラン
ジスタＴＮ１のドレイン・ソース間が挿入され、上記ス
イッチ用のＮＭＯＳトランジスタＴＮ１のゲートに制御
信号φが供給されている点が異なり、その他は同じであ
るので図３中と同一部分には同一符号を付している。

【００４６】上記図５の構成において、ＳＲＡＭセル１
からのデータの読み出し時には、常に、スイッチ用のＮ
ＭＯＳトランジスタＴＮ１がオン状態に制御される。そ
して、ＳＲＡＭセル１に対するデータの書込みに際して
は、ビット線対のデータが書込まれるまでの期間はスイ
ッチ用のＮＭＯＳトランジスタＴＮ１がオフ状態に制御
されることにより記憶回路部１０の接地ノードがハイイ
ンピーダンス状態に制御される。そして、ビット線対の
データが書込まれた後は、スイッチ用のＮＭＯＳトラン
ジスタＴＮ１がオン状態に制御される。

【００４７】このような制御により、前記した図３のＳ
ＲＡＭセル１に対するデータの読み出し／書込み動作と
同様の動作が行われ、前述したと同様の効果が得られる
だけでなく、接地ノードとＳＲＡＭセル１との間にスイ
ッチ用のＮＭＯＳトランジスタＴＮ１が存在するので、
セルアレイ内で隣接するＳＲＡＭセル間の干渉を防止さ
れるという利点がある。

【００４８】

【発明の効果】上述したように本発明によれば、マルチ
ポート型のＳＲＡＭセルのデータ保持特性の対称性とし
てメガネ特性を確保しつつ、データ書込み特性の容易性
を向上し得るマルチポート型のＳＲＡＭを提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る２ポート型の
ＳＲＡＭで使用される２ポート型のＳＲＡＭセルの一例
を示す図。

【図２】図１中のＳＲＡＭセルに対するデータの読み出
し／書込み動作の一例を示す波形図。

【図３】図１のＳＲＡＭセルと電源線との接続の変形例
を示す回路図。

【図４】図１のＳＲＡＭセルと第１の電源線との接続の
変形例を示す回路図。

【図５】図３のＳＲＡＭセルと接地線との接続の変形例
を示す回路図。

【図６】１ポート用のＳＲＡＭセルを示す回路図。

【図７】図６のＳＲＡＭセルの一対の記憶ノードのデー
タ保持特性の対称性（メガネ特性）を示す特性図。

【図８】従来の２ポート型のＳＲＡＭセルを示す回路
図。

【符号の説明】

１０…記憶回路部、 １１…第１の電源線、 １２…第２の電源線（接地線）、 １３、１３ａ…電源供給制御回路、 Ｎａ、Ｎｂ…記憶ノード、 ＩＮＶ１、ＩＮＶ２…ＭＯＳインバータ回路、 Ｑ１〜Ｑ４…トランスファゲート用のＮＭＯＳトランジ
スタ、 ＢＬ１、／ＢＬ１…第１のビット線対、 ＷＬ１…第１のワード線、 ＢＬ２、／ＢＬ２…第２のビット線対、 ＷＬ２…第２のワード線、 ＴＰ１…スイッチ用のＰＭＯＳトランジスタ、 ＴＮ１…スイッチ用のＮＭＯＳトランジスタ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ２つのＭＯＳインバータ回路の互いの入
   出力端が交差接続されてなる１つの記憶回路部および前
   記記憶回路部の一対の記憶ノードにそれぞれ複数個のト
   ランスファゲート用トランジスタの各一端が接続されて
   なる複数ポート用の複数対のデータ転送回路部を備えた
   マルチポート型のスタティック型のメモリセルと、 前記各ポート別の一対のデータ転送回路部の各他端に接
   続された複数ポート用の複数対のビット線と、 前記各ポート別の一対のデータ転送回路部の制御端に共
   通に接続された複数ポート用のセル選択線と、 前記スタティック型メモリセルの記憶回路部にそれぞれ
   接続され、それぞれ対応して高レベル側電源電圧を供給
   する第１の電源線および低レベル側電源電圧を供給する
   第２の電源線と、 前記スタティック型メモリセルからのデータ読み出し時
   には前記第１の電源線および第２の電源線にそれぞれ対
   応して高レベル側電源電圧および低レベル側電源電圧を
   供給し、前記スタティック型メモリセルに対するデータ
   の書込みに際して前記ビット線対のデータが前記一対の
   記憶ノードに書込まれるまでの所定期間は前記第１の電
   源線または第２の電源線に対する電源電圧の供給を禁止
   してハイインピーダンス状態にする電源供給制御回路と
   を具備することを特徴とするスタティック型メモリ。
2. 【請求項２】 請求項１記載のスタティック型メモリに
   おいて、 前記記憶回路部の第１の記憶ノードに接続されている複
   数のトランスファゲート用トランジスタのｇｍの和は、
   前記第１の記憶ノードに出力端が接続されている前記記
   憶回路部のＭＯＳインバータ回路の駆動用トランジスタ
   のｇｍより低く、前記記憶回路部の第２の記憶ノードに
   接続されている複数のトランスファゲート用トランジス
   タのｇｍの和は、前記第２の記憶ノードに出力端が接続
   されている前記記憶回路部のＭＯＳインバータ回路の駆
   動用トランジスタのｇｍより低いことを特徴とするスタ
   ティック型メモリ。
3. 【請求項３】 請求項１記載のスタティック型メモリに
   おいて、 前記第１の電源線および第２の電源線は、それぞれ複数
   のスタティック型メモリセルに共通に接続されており、 前記電源供給制御回路は、第１の電源線あるいは第２の
   電源線に直列に接続され、前記所定期間はオフ状態に制
   御され、前記所定期間後はオン状態に制御されることを
   特徴とするスタティック型メモリ。
4. 【請求項４】 請求項１記載のスタティック型メモリに
   おいて、 前記電源供給制御回路は、前記第１の電源線と前記スタ
   ティック型メモリセルの記憶回路部の高レベル側電源ノ
   ードとの間にスイッチ用のＰＭＯＳトランジスタのソー
   ス・ドレイン間が挿入され、前記ＰＭＯＳトランジスタ
   のゲートに制御信号が供給されることを特徴とするスタ
   ティック型メモリ。
5. 【請求項５】 請求項１記載のスタティック型メモリに
   おいて、 前記電源供給制御回路は、前記第２の電源線と前記スタ
   ティック型メモリセルの記憶回路部の接地側電源ノード
   とノードとの間にスイッチ用のＮＭＯＳトランジスタの
   ドレイン・ソース間が挿入され、前記ＮＭＯＳトランジ
   スタのゲートに制御信号が供給されることを特徴とする
   スタティック型メモリ。
6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
   スタティック型メモリにおいて、 前記電源供給制御回路は、前記スタティック型メモリセ
   ルに対するデータの書込みに際して、前記セル選択線の
   選択信号がオフ状態になるまで前記第１の電源線または
   第２の電源線をハイインピーダンス状態に設定すること
   を特徴とするスタティック型メモリ。
7. 【請求項７】 ２つのＭＯＳインバータ回路の互いの入
   出力端が交差接続されてなる１つの記憶回路部と、 前記記憶回路部の一対の記憶ノードにそれぞれ複数個の
   トランスファゲート用トランジスタの各一端が接続され
   てなる複数対のデータ転送回路部と、 前記複数対のデータ転送回路部の各他端にそれぞれ対応
   して接続された複数対のビット線と、 前記複数対のデータ転送回路部の制御端にそれぞれ対応
   して接続された複数のセル選択線と、 前記記憶回路部にそれぞれ接続され、高レベル側電源電
   圧を供給する第１の電源線および低レベル側電源電圧を
   供給する第２の電源線と、 前記記憶回路部からのデータ読み出し時には、前記第１
   の電源線に高レベル側電源電圧を供給するとともに前記
   第２の電源線に高レベル側電源電圧および低レベル側電
   源電圧を供給し、前記記憶回路部に対するデータの書込
   みに際して前記ビット線対のデータが前記一対の記憶ノ
   ードに書込まれるまでの所定期間は前記第１の電源線ま
   たは第２の電源線に対する電源電圧の供給を禁止してハ
   イインピーダンス状態にする電源供給制御回路とを具備
   することを特徴とするスタティック型メモリ。