JP3298123B2

JP3298123B2 - マルチポートｓｒａｍ

Info

Publication number: JP3298123B2
Application number: JP34504091A
Authority: JP
Inventors: 博明斉藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-12-26
Filing date: 1991-12-26
Publication date: 2002-07-02
Anticipated expiration: 2017-07-02
Also published as: JPH05175461A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フリップフロップを記
憶素子としてなるスタティック・ランダム・アクセス・
メモリ（static random access memory：ＳＲＡＭ）の
うち、読出し専用ポートを備えてなるマルチポートＳＲ
ＡＭに関する。

【０００２】マルチポートＳＲＡＭにおいても、ＤＲＡ
Ｍ等、他の半導体記憶装置と同様に高集積化、低消費電
力化、高速化が要求されている。このため、プロセス技
術の向上を図ると共に、回路設計においても、必要とす
るトランジスタの数を減らし、また、回路動作の効率の
向上を図ることが必要とされる。

【０００３】

【従来の技術】従来、この種のマルチポートＳＲＡＭと
して、例えば、図１０にその回路図を示すようなメモリ
セルを具備するものが知られている。

【０００４】このマルチポートＳＲＡＭは、書込み専用
ポート及び読出し専用ポートを備えてなる２ポートＳＲ
ＡＭの例であり、図中、１は抵抗負荷型のフリップフロ
ップ、２は電源電圧Ｖccを供給する電源線、３、４はｎ
ＭＯＳトランジスタ（以下、ｎＭＯＳという）、５、６
はｎＭＯＳトランジスタ３、４の負荷抵抗である。

【０００５】また、ＷＷＬは書込み専用のワード線、Ｗ
ＢＬ、ＷＢＬバーは書込み専用のビット線、７、８は書
込み専用の転送ゲートをなすｎＭＯＳ、ＲＷＬは読出し
専用のワード線、ＲＢＬ、ＲＢＬバーは読出し専用のビ
ット線、９〜１２はフリップフロップ１のデータを読出
し専用のビット線ＲＢＬ、ＲＢＬバーに読出すためのｎ
ＭＯＳである。

【０００６】このように構成されたメモリセルにおい
て、フリップフロップ１にデータを書込む場合には、書
込み専用のワード線ＷＷＬが駆動され、ｎＭＯＳ７、８
がＯＮとされる。

【０００７】また、フリップフロップ１に記憶されてい
るデータを読出し専用のビット線ＲＢＬ、ＲＢＬバーに
読出す場合には、これら読出し専用のビット線ＲＢＬ、
ＲＢＬバーが電源電圧Ｖccにプリチャージされた後、読
出し専用のワード線ＲＷＬが駆動され、ｎＭＯＳ９、１
２がＯＮとされる。

【０００８】ここに、例えば、フリップフロップ１にお
いて、ノード１３＝「Ｈ」、ノード１４＝「Ｌ」とされ
ている場合には、ｎＭＯＳ１０＝ＯＦＦ、ｎＭＯＳ１１
＝ＯＮとなる。

【０００９】この結果、ビット線ＲＢＬの電位は、プリ
チャージ電圧であるＶccレベルに維持され、ビット線Ｒ
ＢＬバーの電位は、ｎＭＯＳ１２、１１を介してＧＮＤ
レベルに引かれて下降する。このようにして、フリップ
フロップ１が記憶するデータのビット線ＲＢＬ、ＲＢＬ
バーへの読出しが行われる。

【００１０】かかるメモリセルは、抵抗２個、ｎＭＯＳ
８個の計１０個の素子を必要とするため、かかるメモリ
セルを備える２ポートＳＲＡＭにおいては、高集積化を
図ることができないという問題点があった。そこでま
た、従来、図１１にその回路図を示すようなメモリセル
を備えた２ポートＳＲＡＭが提案されている。

【００１１】この２ポートＳＲＡＭは、フリップフロッ
プ１のデータをビット線ＲＢＬ、ＲＢＬバーに読出すた
めのトランジスタとしてｎＭＯＳ１５、１６を設け、そ
の他については、図６の２ポートＳＲＡＭと同様に構成
したものである。

【００１２】ここに、ｎＭＯＳ１５は、そのドレインを
ノード１３に接続され、そのソースを読出し用のビット
線ＲＢＬに接続され、そのゲートを読出し用のワード線
ＲＷＬに接続されている。

【００１３】また、ｎＭＯＳ１６は、そのドレインをノ
ード１４に接続され、そのソースを読出し用のビット線
ＲＢＬバーに接続され、そのゲートを読出し用のワード
線ＲＷＬに接続されている。

【００１４】このように構成されたメモリセルにおい
て、フリップフロップ１のデータを読出し専用のビット
線ＲＢＬ、ＲＢＬバーに読出す場合には、これら読出し
専用のビット線ＲＢＬ、ＲＢＬバーが電源電圧Ｖccにプ
リチャージされた後、読出し専用のワード線ＲＷＬが駆
動され、ｎＭＯＳ１５、１６がＯＮとされる。

【００１５】この結果、例えば、ノード１３＝「Ｈ」、
ノード１４＝「Ｌ」とされている場合には、ビット線Ｒ
ＢＬの電位はプリチャージ電圧であるＶccレベルに維持
され、ビット線ＲＢＬバーの電位はｎＭＯＳ１６、４を
介してＧＮＤレベルに引かれて下降する。このようにし
て、フリップフロップ１が記憶するデータのビット線Ｒ
ＢＬ、ＲＢＬバーへの読出しが行われる。

【００１６】この図１１に示すメモリセルを備える２ポ
ートＳＲＡＭによれば、１メモリセルあたりの素子数
は、抵抗２個、ｎＭＯＳ６個の計８個で足りるので、１
メモリセルあたり１０個の素子を必要とする図１０に示
すメモリセルを備える２ポートＳＲＡＭの場合よりも高
集積化を図ることができる。

【００１７】

【発明が解決しようとする課題】ここに、この図１１に
示すメモリセルを備える２ポートＳＲＡＭにおいては、
前述したように、例えば、ノード１３＝「Ｈ」、ノード
１４＝「Ｌ」とされている場合において、ｎＭＯＳ１
５、１６がＯＮとされた場合には、ビット線ＲＢＬバー
の電位はｎＭＯＳ１６、４を介してＧＮＤレベルに引か
れて下降する。

【００１８】この場合、ビット線ＲＢＬの容量とｎＭＯ
Ｓ４のサイズとの関係によっては、ビット線ＲＢＬの電
位を完全にＬレベルに下降させることができず、ｎＭＯ
Ｓ３がＯＦＦからＯＮに反転すると共に、ｎＭＯＳ４が
ＯＮからＯＦＦに反転し、フリップフロップ１の記憶デ
ータが反転してしまう場合がある。

【００１９】このように、図１１に示すメモリセルを具
備してなる２ポートＳＲＡＭにおいては、データの読出
し中にデータを破壊してしまう場合があるという問題点
があり、その対策が求められていた。

【００２０】また、図１１に示すメモリセルを具備して
なる２ポートＳＲＡＭにおいては、読出し専用のワード
線ＲＷＬを駆動する場合、この読出し専用のワード線Ｒ
ＷＬを駆動する信号の振幅をＧＮＤレベルから電源電圧
Ｖccまで振らなければならず、この分、データの読出し
が遅延してしまうという問題点もあった。

【００２１】ここに、読出し専用のワード線を駆動する
ドライバとして、駆動能力の大きいドライバを使用すれ
ば、読出しの高速化を図ることができるが、このように
する場合には、必要とする面積が増大し、チップの大型
化を招いてしまう。

【００２２】本発明は、かかる点に鑑み、素子数の低減
化による高集積化と、データ読出し時におけるデータの
非破壊化と、ワード線を駆動する信号の振幅を小さくす
ることによる読出しの高速化とを図ることができるよう
にしたマルチポートＳＲＡＭを提供することを目的とす
る。

【００２３】

【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明のマルチポートＳＲＡＭが備えている
メモリセルの一部分、即ち、読出し専用のポートに関す
る部分のみを図示しており、その他のポートに関する部
分は、その図示を省略している。

【００２４】図中、１７、１８はインバータであり、イ
ンバータ１７は、その出力端をインバータ１８の入力端
に接続されると共に、インバータ１８は、その出力端を
インバータ１７の入力端に接続され、これらインバータ
１７、１８によって、ノード１９、２０をそれぞれ入出
力端とするフリップフロップ２１が構成されている。

【００２５】また、２２、２３はフリップフロップ２１
のデータを読出し専用のビット線ＲＢＬ、ＲＢＬバーに
読出すためのｎＭＯＳであり、ｎＭＯＳ２２は、そのゲ
ートをノード２０に接続され、そのドレインを読出し専
用のビット線ＲＢＬに接続され、そのソースを読出し専
用のワード線ＲＷＬに接続されている。

【００２６】また、ｎＭＯＳ２３は、そのゲートをノー
ド１９に接続され、そのドレインを読出し専用のビット
線ＲＢＬバーに接続され、そのソースを読出し専用のワ
ード線ＲＷＬに接続されている。

【００２７】

【作用】本発明においては、記憶データによりｎＭＯＳ
２２又はｎＭＯＳ２３がＯＮとなるので、読出し専用の
ワード線ＲＷＬの電位をＬレベル側にすることで、プリ
チャージされた読出し専用のビット線ＲＢＬ又はＲＢＬ
バーをディスチャージさせてデータの読出しを行うこと
ができる。

【００２８】ここに、本発明においては、フリップフロ
ップ２１の記憶データを読出し専用のビット線ＲＢＬ、
ＲＢＬバーに読出すためのトランジスタとして２個のｎ
ＭＯＳ２２、２３を設ければ足りる。したがって、素子
数の低減化による高集積化を図ることができる。

【００２９】また、フリップフロップ２１の入出力端を
なすノード２２、２３は読出し専用のビット線ＲＢＬ、
ＲＢＬバーと電気的に接続されることはない。したがっ
て、データの読出し時、ノード１９、２０の電位が変化
し、データが破壊されることがない。

【００３０】また、本発明においては、前述したよう
に、読出し専用のワード線ＲＷＬの電位をＬレベル側に
することで、プリチャージされた読出し専用のビット線
ＲＢＬ又はＲＢＬバーをディスチャージさせてデータの
読出しを行うことができるので、読出し専用のビット線
ＲＢＬ又はＲＢＬバーの電圧のディスチャージはセンス
アンプを駆動するに必要なディスチャージで足りる。

【００３１】したがって、読出し専用のワード線ＲＷＬ
を駆動する信号の振幅は、従来のように、Ｌレベル側は
ＧＮＤレベル、Ｈレベル側は電源電圧Ｖccレベルである
必要はなく、従来よりも小さくすることができる。

【００３２】

【実施例】以下、図２〜図９を参照して、本発明の一実
施例につき、本発明を書込み専用ポート及び読出し専用
ポートを具備してなる２ポートＳＲＡＭに適用した場合
を例にして説明する。

【００３３】図２は本発明の一実施例の要部を示す回路
図である。図中、２４はメモリセル、２５は抵抗負荷型
のフリップフロップであり、２６は電源電圧Ｖccを供給
する電源線、２７、２８は駆動トランジスタをなすｎＭ
ＯＳ、２９、３０は負荷をなす抵抗である。

【００３４】また、３１、３２は書込み専用の転送ゲー
トをなすｎＭＯＳであり、ｎＭＯＳ３１は、そのゲート
を読出し専用のワード線ＷＷＬに接続され、そのドレイ
ンを書込み専用の一方のビット線ＷＢＬに接続され、そ
のソースをノード３３に接続されている。

【００３５】また、ｎＭＯＳ３２は、そのゲートを読出
し専用のワード線ＷＷＬに接続され、そのドレインを書
込み専用の他方のビット線ＷＢＬバーに接続され、その
ソースをノード３４に接続されている。

【００３６】また、３５、３６はフリップフロップ２５
のデータを読出し専用のビット線ＲＢＬ、ＲＢＬバーに
読出すためのｎＭＯＳであり、ｎＭＯＳ３５は、そのゲ
ートをノード３４に接続され、そのドレインを読出し専
用の一方のビット線ＲＢＬに接続され、そのソースを読
出し専用のワード線ＲＷＬに接続されている。

【００３７】また、ｎＭＯＳ３６は、そのゲートをノー
ド３３に接続され、そのドレインを読出し専用の他方の
ビット線ＲＢＬバーに接続され、そのソースを読出し専
用のワード線ＲＷＬに接続されている。

【００３８】また、３７は読出し専用のワード線ＲＷＬ
を駆動する読出し専用ワード線ドライバであり、この読
出し専用ワード線ドライバ３７は、図３に示すように構
成されている。図中、３８は電源線、３９はｐＭＯＳト
ランジスタ（以下、ｐＭＯＳという）、４０はｎＭＯ
Ｓ、ＳＥＬは選択信号である。

【００３９】この読出し専用ワード線ドライバ３７にお
いては、ワード線ＲＷＬを駆動する場合、選択信号ＳＥ
Ｌ＝「Ｈ」とされ、ｐＭＯＳ３９＝ＯＦＦ、ｎＭＯＳ４
０＝ＯＮとされる。

【００４０】また、図２において、４１は電源線、４
２、４３は負荷用のｐＭＯＳ、４４ははプリチャージ回
路である。また、このプリチャージ回路４４において、
４５〜４７はｎＭＯＳ、４８はｐＭＯＳ、ＰＥはプリチ
ャージ制御信号、ＰＥバーはプリチャージ制御信号ＰＥ
を反転してなる反転プリチャージ制御信号である。

【００４１】このプリチャージ回路４４においては、プ
リチャージ制御信号ＰＥ＝「Ｈ」、反転プリチャージ制
御信号ＰＥバー＝「Ｌ」にされると、ｎＭＯＳ４５〜４
７＝ＯＮ、ｐＭＯＳ４８＝ＯＮとなり、ビット線ＲＢ
Ｌ、ＲＢＬバーは電源電圧Ｖccにプリチャージされる。

【００４２】なお、本実施例においては、読出し専用の
ビット線ＲＢＬ、ＲＢＬバーの電位をＶccにプリチャー
ジするとしているが、少なくとも、Ｖcc−Ｖth-n（ｎＭ
ＯＳのスレッショルド電圧）以上にプリチャージするこ
とが必要であり、また、ディスチャージする場合におい
ても、Ｖcc−Ｖth-n以下にはディスチャージしないこと
が必要である。

【００４３】図４は、これを説明するための図であり、
図中、４９はメモリセル２４と同一のコラムに配されて
いるメモリセル、５０、５１は読出し専用のｎＭＯＳ、
ＲＷＬ’は読出し専用のワード線、５２は読出し専用の
ワード線ＲＷＬ’を駆動する読出し専用ワード線ドライ
バ、５３は電源線、５４はｐＭＯＳ、５５はｎＭＯＳで
ある。

【００４４】ここに、例えば、メモリセル２４におい
て、ノード３３＝「Ｈ」、ノード３４＝「Ｌ」、メモリ
セル４９において、ノード５６＝「Ｈ」、ノード５７＝
「Ｌ」の場合において、メモリセル２４が選択され、メ
モリセル４９が非選択とされた場合、即ち、ｐＭＯＳ３
９＝ＯＦＦ、ｎＭＯＳ４０＝ＯＮ、ｐＭＯＳ５４＝Ｏ
Ｎ、ｎＭＯＳ５５＝ＯＦＦとされた場合、ビット線ＲＢ
Ｌバーのプリチャージ電位がＶcc−Ｖth-n以下にされて
いると、メモリセル４９のｎＭＯＳ５１がＯＮとなり、
破線５８に示すようにして電流Ｉ_BNが流れ、ビット線Ｒ
ＢＬバーの電位が変化してしまう。ビット線ＲＢＬバー
をＶcc−Ｖth-n以下にディスチャージした場合も同様で
ある。

【００４５】このため、前述のように、読出し専用のビ
ット線ＲＢＬ、ＲＢＬバーの電位はＶcc−Ｖth-n以上に
プリチャージすることが必要であり、また、ディスチャ
ージする場合においても、Ｖcc−Ｖth-n以下にはディス
チャージしないことが必要となる。

【００４６】ここに、図５はビット線ＲＢＬバーの電圧
変化の振幅とビット線ＲＢＬバーに流れる電流との関係
を示す図であり、ビット線ＲＢＬの電圧変化の振幅とビ
ット線ＲＢＬに流れる電流との関係も同様になる。

【００４７】なお、ビット線ＲＢＬバーの電圧変化につ
いては、図５（ａ）は、Ｖcc＞プリチャージ電圧＞ディ
スチャージ後の電圧＞Ｖcc−Ｖth-nの場合、図５（ｂ）
は、Ｖcc＞プリチャージ電圧＞Ｖcc−Ｖth-n＞ディスチ
ャージ後の電圧の場合、図５（ｃ）は、Ｖcc−Ｖth-n＞
プリチャージ電圧＞ディスチャージされた場合の電圧の
場合を示している。

【００４８】また、図２において、５９はコラムゲート
であり、６０、６１はｎＭＯＳ、６２、６３はｐＭＯ
Ｓ、ＣＷはコラム選択信号、ＣＷバーはコラム選択信号
ＣＷを反転してなる反転コラム選択信号である。

【００４９】このコラムゲート５９においては、コラム
選択信号ＣＷ＝「Ｈ」、反転コラム選択信号ＣＷバー＝
「Ｌ」にされると、ｎＭＯＳ６０、６１＝ＯＮ、ｐＭＯ
Ｓ６２、６３＝ＯＮとされ、このコラムの選択が行われ
る。

【００５０】また、ＤＬ、ＤＬバーはデータバス、６４
はｎＭＯＳ、６５はｐＭＯＳ、６６はセンスアンプ、Ｓ
Ｅはセンスアンプ活性化信号、ＳＥバーはセンスアンプ
活性化信号を反転してなる反転センスアンプ活性化信号
であり、ｎＭＯＳ６４及びｐＭＯＳ６５は、データをデ
ータバスＤＬ、ＤＬバーに読出す前に、これらデータバ
スＤＬ、ＤＬバーの電圧を同一にするためのものであ
る。

【００５１】また、センスアンプ６６において、６７は
電源線、６８、６９は駆動用のトランジスタをなすｎＭ
ＯＳ、７０は定電流源をなすｎＭＯＳ、７１、７２は負
荷をなすｐＭＯＳ、７３はセンスアンプ６６が活性化さ
れる場合にノード７４、７５の電圧を同一にするための
ｎＭＯＳ、ＲＯＤ、ＲＯＤバーはセンスアンプ６６の出
力である。

【００５２】また、７６はセンスアンプ６６の出力ＲＯ
Ｄ、ＲＯＤバーをラッチ回路（図示せず）に転送する転
送ゲートであり、７７、７８はｎＭＯＳ、７９、８０は
ｐＭＯＳ、ＣＯＤは転送制御信号、ＣＯＤバーは転送制
御信号ＣＯＤを反転してなる反転転送制御信号である。

【００５３】また、８１はメモリセルに書込むべき書込
みデータＷＤＡＴＡが入力される書込みデータ入力端
子、８２〜８４はインバータである。

【００５４】ここに、図６は本実施例における読出し動
作を説明するための波形図であり、図６（ａ）に示すよ
うに、ノード３３＝「Ｈ」、ノード３４＝「Ｌ」とされ
ている場合を例としている。

【００５５】ここに、読出し時においては、まず、図６
（ｂ）に示すように、プリチャージ制御信号ＰＥ＝
「Ｈ」、反転プリチャージ制御信号ＰＥバー＝「Ｌ」と
され、プリチャージ回路４４のｎＭＯＳ４５〜４７＝Ｏ
Ｎ、ｐＭＯＳ４８＝ＯＮとされ、図６（ｃ）に示すよう
に、読出し専用のビット線ＲＢＬ、ＲＢＬバーが電源電
圧Ｖccにプリチャージされる。

【００５６】次に、図６（ｄ）に示すように、読出し専
用のワード線ＲＷＬがＶccからＶcc−Ｖth-n以下にされ
る。この結果、ｎＭＯＳ３５＝ＯＦＦ、ｎＭＯＳ３６＝
ＯＮとなるので、ビット線ＲＢＬの電位は、プリチャー
ジ電位であるＶccレベルに維持され、ビット線ＲＢＬバ
ーの電位は、ｎＭＯＳ３６を介してＧＮＤレベル側に引
かれて下降する。

【００５７】また、ワード線ＲＷＬがＶcc−Ｖth-n以下
にされると同時に、図６（ｅ）に示すように、コラム選
択信号ＣＷ＝「Ｈ」、反転コラム選択信号ＣＷバー＝
「Ｌ」とされる。この結果、コラムゲート５９のｎＭＯ
Ｓ６０、６１、ｐＭＯＳ６２、６３＝ＯＮとなり、図６
（ｆ）に示すように、データバスＤＬはＨレベル側に上
昇し、データバスＤＬバーはＬレベル側に下降する。

【００５８】次に、図６（ｇ）に示すように、センスア
ンプ活性化信号ＳＥ＝「Ｈ」とされ、センスアンプ６６
が活性化される。この結果、センスアンプ６６のノード
７４には、図６（ｈ）に示すように、ＲＯＤとしてＬレ
ベルが出力され、ノード７５にはＲＯＤバーとしてＨレ
ベルが出力され、これがラッチ回路に転送される。この
ようにして、本実施例においては、データの読出しが行
われる。

【００５９】かかる本実施例によれば、メモリセル２４
は、抵抗２個と、トランジスタ６個の計８個の素子で構
成することができるので、図１０に示すメモリセルを備
える２ポートＳＲＡＭよりも高集積化を図ることができ
る。

【００６０】また、本実施例によれば、メモリセル２４
の入出力端をなすノード３３、３４は、ビット線ＲＢ
Ｌ、ＲＢＬバーと接続されることはない。したがって、
データの読出し時には、ノード３３、３４の電位は変化
せず、フリップフロップ１の記憶データが破壊されるこ
とがない。

【００６１】また、本実施例においては、ｎＭＯＳ３５
又はｎＭＯＳ３６をＯＮにし、読出し専用のワード線Ｒ
ＷＬの電圧をＶccからＶcc−Ｖth-n以下にすることで、
読出し専用のビット線ＲＢＬ又はＲＢＬバーをディスチ
ャージさせてメモリセル２４のデータの読出しが行われ
る。

【００６２】この結果、読出し専用のビット線ＲＢＬ又
はＲＢＬバーのディスチャージは、センスアンプ６６を
駆動するに必要なだけのディスチャージ、例えば、０.
１〜０.５［Ｖ］で足りる。

【００６３】したがって、読出し専用のワード線ＲＷＬ
を駆動する信号の振幅は、従来のように、Ｌレベル側は
ＧＮＤレベル、Ｈレベル側は電源電圧Ｖccレベルである
必要はなく、従来よりも小さくすることができ、図１１
に示すメモリセルを備える２ポートＳＲＡＭよりも読出
しの高速化を図ることができる。

【００６４】以上のように、本実施例によれば、素子数
の低減化による高集積化と、データ読出し時におけるデ
ータの非破壊化と、ワード線を駆動する信号の振幅を小
さくすることによる読出しの高速化とを図ることができ
る。

【００６５】なお、読出し専用ワード線ドライバ３７
は、図７にその回路図を示すように構成することもでき
る。図中、８５は電源線、８６、８７はｎＭＯＳ、ＳＥ
Ｌバーは選択信号を反転してなる反転選択信号である。

【００６６】このように構成する場合には、ｐＭＯＳ３
９（図３参照）よりも駆動能力の大きいｎＭＯＳ８６に
よってメモリセルの非選択状態を高速に行い、メモリセ
ルの多重選択を防ぐことができる。

【００６７】また、読出し専用ワード線ドライバ３７
は、図８にその回路図を示すように構成することもでき
る。図中、８８は電源線、８９はｐＭＯＳ、９０はｎＭ
ＯＳである。

【００６８】読出し専用ワード線ドライバを全て、この
ように構成する場合には、ビット線ＲＢＬ、ＲＢＬバー
をプリチャージする期間（反転プリチャージ信号ＰＥバ
ー＝「Ｌ」）、ｐＭＯＳ８９をＯＮとして、読出し専用
のワード線の全てを電源電圧Ｖccにプリチャージして、
読出し専用のワード線の全てを非選択状態にし、その他
の期間は、選択された読出し専用のワード線以外の読出
し専用のワード線をフローティング状態にすることがで
きる。

【００６９】この結果、読出し専用のビット線がＶcc−
Ｖth-n以下になったとしても、非選択状態の読出し専用
のワード線はフローティング状態にあるので、図４に破
線５８で示すような電流Ｉ_BNが流れることはなく、ま
た、流れたとしても、非選択状態の読出し専用のワード
線の寄生容量に蓄積されている電荷の範囲内である。

【００７０】このことから、図４に破線５８で示すよう
な電流Ｉ_BNを考慮し、ビット線ＲＢＬ、ＲＢＬバーの電
位を制限する必要はなく、センスアンプの駆動能力との
関係においてビット線電位の最適化を図ることができ
る。

【００７１】また、読出しワード線ドライバ３７は、図
９に示すように構成することもできる。図中、９１は電
源線、９２、９３はｎＭＯＳである。このように構成す
る場合も、図８に示すワード線ドライバを設ける場合と
同様の作用効果を得ることができるほか、ｐＭＯＳ８９
（図８参照）よりも駆動能力の大きいｎＭＯＳ９２によ
ってメモリセルの非選択状態を高速に行い、メモリセル
の多重選択を防ぐことができる。

【００７２】また、上述の実施例においては、本発明
を、書込み専用ポート及び読出し専用ポートを備えてな
る２ポートＳＲＡＭに適用した場合につき説明したが、
本発明は、その他、書込み読出しポート及び読出し専用
ポートを備えてなる２ポートＳＲＡＭや、３ポート以上
のマルチポートＳＲＡＭにも適用することができる。

【００７３】また、上述の実施例においては、記憶素子
を抵抗負荷型のフリップフロップで構成した場合につき
述べたが、この代わりに、ＣＭＯＳ型のフリップフロッ
プ等で構成することもできる。

【００７４】

【発明の効果】本発明によれば、記憶データを読出し専
用のビット線に読出すためのトランジスタとして２個の
ｎＭＯＳを設ければ足りるので、素子数の低減化による
高集積化を図ることができる。

【００７５】また、記憶素子をなすフリップフロップの
入出力端は読出し専用のビット線に接続されることはな
いので、データの読出し時におけるデータの破壊を回避
することができる。

【００７６】また、読出し専用のビット線のディスチャ
ージは、センスアンプを駆動するに必要なディスチャー
ジで足りるので、読出し専用のワード線を駆動する信号
の振幅は、従来のように、Ｌレベル側はＧＮＤレベル、
Ｈレベル側は電源電圧Ｖccレベルである必要はなく、従
来よりも小さくすることができる。

【００７７】このように、本発明によれば、素子数の低
減化による高集積化と、データ読出し時におけるデータ
の非破壊化と、ワード線を駆動する信号の振幅を小さく
することによる読出しの高速化とを図ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例の要部を示す回路図である。

【図３】読出し専用ワード線ドライバを示す回路図であ
る。

【図４】読出し専用のビット線のプリチャージ電圧及び
ディスチャージ後の電圧を電源電圧からｎＭＯＳのスレ
ッショルド電圧を減じた電圧以上にすべきことを説明す
るための図である。

【図５】読出し専用のビット線の電圧変化の振幅と読出
し専用のビット線に流れる電流との関係を示す図であ
る。

【図６】本発明の一実施例における読出し動作を説明す
るための波形図である。

【図７】読出し専用ワード線ドライバの他の例を示す回
路図である。

【図８】読出し専用ワード線ドライバの他の例を示す回
路図である。

【図９】読出し専用ワード線ドライバの他の例を示す回
路図である。

【図１０】従来の２ポートＳＲＡＭの一例が備えている
メモリセルを示す回路図である。

【図１１】従来の２ポートＳＲＡＭの他の例が備えてい
るメモリセルを示す回路図である。

【符号の説明】

１７、１８インバータ２１フリップフロップ２２、２３ｎＭＯＳＲＷＬ読出し専用のワード線ＲＢＬ、ＲＢＬバー読出し専用のビット線

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8244 G11C 11/41 H01L 27/11

Claims

(57)【特許請求の範囲】

【請求項１】第１及び第２のノード（１９、２０）にそ
れぞれその入力端及び出力端を接続された第１のインバ
ータ（１７）及び前記第１及び第２のノード（１９、２
０）にそれぞれその出力端及び入力端を接続された第２
のインバータ（１８）からなるフリップフロップ（２
１）と、そのゲートを前記第２のノード（２０）に接続され、そ
のドレインを読出し専用の一方のビット線（ＲＢＬ）に
接続され、そのソースを読出し専用のワード線（ＲＷ
Ｌ）に接続された第１のｎＭＯＳトランジスタ（２２）
と、そのゲートを前記第１のノード（１９）に接続され、そ
のドレインを読出し専用の他方のビット線（ＲＢＬバ
ー）に接続され、そのソースを前記読出し専用のワード
線（ＲＷＬ）に接続された第２のｎＭＯＳトランジスタ
（２３）とを有してなるメモリセルを備えていることを
特徴とするマルチポートＳＲＡＭ。
【請求項２】前記読出し専用のビット線（ＲＢＬ、ＲＢ
Ｌバー）は、前記メモリセルからその記憶データを読出
す前に、電源電圧から前記第１及び第２のｎＭＯＳトラ
ンジスタ（２２、２３）のスレッショルド電圧を減じた
電圧以上にプリチャージされ、前記メモリセルからその
記憶データを読出す間も、前記電源電圧から前記第１及
び第２のｎＭＯＳトランジスタ（２２、２３）のスレッ
ショルド電圧を減じた電圧よりも低くならないように構
成されていることを特徴とする請求項１記載のマルチポ
ートＳＲＡＭ。
【請求項３】前記読出し専用のワード線（ＲＷＬ）を駆
動する読出し専用ワード線ドライバは、前記読出し専用
のワード線（ＲＷＬ）の選択時における電圧を非選択時
における電圧よりも低くし、前記読出し専用のワード線
（ＲＷＬ）を電源電圧と接地電圧との間で駆動するより
も小さい振幅の電圧で駆動することを特徴とする請求項
１又は２記載のマルチポートＳＲＡＭ。
【請求項４】前記読出し専用のワード線（ＲＷＬ）を駆
動する読出し専用ワード線ドライバは、前記読出し専用
のビット線（ＲＢＬ、ＲＢＬバー）がプリチャージされ
る場合に、同時に、前記読出し専用のワード線（ＲＷ
Ｌ）をプリチャージし、選択時には、前記読出し専用の
ワード線（ＲＷＬ）を前記第１又は第２のＭＯＳトラン
ジスタ（２２、２３）が導通となる電圧に駆動し、非選
択時には、前記読出し専用のワード線（ＲＷＬ）をフロ
ーティング状態にすることを特徴とする請求項１又は２
記載のマルチポートＳＲＡＭ。