JPH1027476A - Ｓｒａｍセル - Google Patents
ＳｒａｍセルInfo
- Publication number
- JPH1027476A JPH1027476A JP9088323A JP8832397A JPH1027476A JP H1027476 A JPH1027476 A JP H1027476A JP 9088323 A JP9088323 A JP 9088323A JP 8832397 A JP8832397 A JP 8832397A JP H1027476 A JPH1027476 A JP H1027476A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pass
- inverter
- write
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Abstract
(57)【要約】
【課題】 書込み能力に悪影響を与えずにノイズ裕度を
高める。 【解決手段】 １０トランジスタ型低電圧、小電力スタ
ティック・ランダムアクセス・メモリ・セル（１０）が
第１のインバータ（１２）を第２のインバータ（１８）
に交差結合して構成される。第１の通過トランジスタ
（２４）及び第１のビット線選択トランジスタ（２８）
の直列の組合せが、第１のインバータ（１２）の出力節
（１３）及び第１のビット線（３６）の間に接続され
る。第１の書込み通過トランジスタ（３２）が第１の通
過トランジスタ（２４）と並列に接続される。第２の通
過トランジスタ（２５）及び第２のビット線選択トラン
ジスタ（３０）の直列の組合せが第２のインバータ（１
８）の出力節（１７）と第２のビット線（３８）の間に
接続される。第２の書込み通過トランジスタ（３４）が
第２の通過トランジスタ（２６）と並列に接続される。
高める。 【解決手段】 １０トランジスタ型低電圧、小電力スタ
ティック・ランダムアクセス・メモリ・セル（１０）が
第１のインバータ（１２）を第２のインバータ（１８）
に交差結合して構成される。第１の通過トランジスタ
（２４）及び第１のビット線選択トランジスタ（２８）
の直列の組合せが、第１のインバータ（１２）の出力節
（１３）及び第１のビット線（３６）の間に接続され
る。第１の書込み通過トランジスタ（３２）が第１の通
過トランジスタ（２４）と並列に接続される。第２の通
過トランジスタ（２５）及び第２のビット線選択トラン
ジスタ（３０）の直列の組合せが第２のインバータ（１
８）の出力節（１７）と第２のビット線（３８）の間に
接続される。第２の書込み通過トランジスタ（３４）が
第２の通過トランジスタ（２６）と並列に接続される。
Description
【０００１】
【産業上の利用分野】この発明は全般的に半導体メモリ
装置、更に具体的に言えば、低電圧、小電力のスタティ
ック・ランダムアクセス・メモリ・セルに関する。
装置、更に具体的に言えば、低電圧、小電力のスタティ
ック・ランダムアクセス・メモリ・セルに関する。
【０００２】
【従来の技術及び課題】２つの典型的なスタティック・
ランダムアクセス・メモリ（ＳＲＡＭ）の回路図が図１
Ａ及び１Ｂに示されている。図１Ａのセルは６トランジ
スタ（６Ｔ）ＳＲＡＭセルと呼ばれ、データ・ビット状
態を記憶する一対の交差結合インバータ、及び交差結合
インバータ及び一対のビット線の間でデータ・ビットを
読取り且つ書込む一対の通過トランジスタで構成されて
いる。通過トランジスタのゲートを接続するバスがワー
ド線と呼ばれる。読取り又は書込みの為に、アレイ内の
特定のセルをアクセスするには、その通過トランジスタ
のゲートに接続されたワード線を作動して、通過トラン
ジスタをターンオンする。
ランダムアクセス・メモリ（ＳＲＡＭ）の回路図が図１
Ａ及び１Ｂに示されている。図１Ａのセルは６トランジ
スタ（６Ｔ）ＳＲＡＭセルと呼ばれ、データ・ビット状
態を記憶する一対の交差結合インバータ、及び交差結合
インバータ及び一対のビット線の間でデータ・ビットを
読取り且つ書込む一対の通過トランジスタで構成されて
いる。通過トランジスタのゲートを接続するバスがワー
ド線と呼ばれる。読取り又は書込みの為に、アレイ内の
特定のセルをアクセスするには、その通過トランジスタ
のゲートに接続されたワード線を作動して、通過トラン
ジスタをターンオンする。
【０００３】図１Ｂのセルは８トランジスタ（８Ｔ）Ｓ
ＲＡＭセルであり、データ・ビット状態を記憶する一対
の交差結合インバータ、交差結合インバータの出力節及
び一対のビット線の間に直列に入っている一対の２つの
トランジスタで構成される。インバータの出力及びビッ
ト線の間に直列に入っている２つのトランジスタは、Ｘ
通過トランジスタ及びＹ通過トランジスタとも呼ばれ
る。Ｘ通過トランジスタのゲートが、Ｘ方向に伸びる、
Ｘアドレス・ドライブと呼ばれる行選択バスに接続さ
れ、Ｙ通過トランジスタのゲートはＹ方向に伸びるＹア
ドレス・ドライブと呼ばれる列選択バスに接続される。
読取り又は書込みの為に、アレイ内のセルをアクセスす
るには、Ｘアドレス・ドライブ及びＹアドレス・ドライ
ブの両方をターンオンしなければならない。
ＲＡＭセルであり、データ・ビット状態を記憶する一対
の交差結合インバータ、交差結合インバータの出力節及
び一対のビット線の間に直列に入っている一対の２つの
トランジスタで構成される。インバータの出力及びビッ
ト線の間に直列に入っている２つのトランジスタは、Ｘ
通過トランジスタ及びＹ通過トランジスタとも呼ばれ
る。Ｘ通過トランジスタのゲートが、Ｘ方向に伸びる、
Ｘアドレス・ドライブと呼ばれる行選択バスに接続さ
れ、Ｙ通過トランジスタのゲートはＹ方向に伸びるＹア
ドレス・ドライブと呼ばれる列選択バスに接続される。
読取り又は書込みの為に、アレイ内のセルをアクセスす
るには、Ｘアドレス・ドライブ及びＹアドレス・ドライ
ブの両方をターンオンしなければならない。
【０００４】スタティック・ランダムアクセス・メモリ
（ＳＲＡＭ）セルの直流特性は、３つのパラメータ、即
ち、読取り電流、ビット線書込み電圧（即ち、引きはず
し電圧）及びスタティック・ノイズ裕度によって決定さ
れる。スタティック・ノイズ裕度は、読取動作の際、回
路内のノイズに対するセルの安定性に反映する。ノイズ
裕度が比較的高いことが、スタティック・ランダムアク
セス・メモリ・セルの望ましい特徴である。然し、典型
的には１ボルト又はそれ未満の供給電圧を持つ低電圧／
小電力装置では、セル内にあるトランジスタの閾値電圧
がトランジスタに対する或るレベルの駆動電流を維持す
る為に低く押えられるから、良いスタティック・ノイズ
裕度を得る事が困難である。
（ＳＲＡＭ）セルの直流特性は、３つのパラメータ、即
ち、読取り電流、ビット線書込み電圧（即ち、引きはず
し電圧）及びスタティック・ノイズ裕度によって決定さ
れる。スタティック・ノイズ裕度は、読取動作の際、回
路内のノイズに対するセルの安定性に反映する。ノイズ
裕度が比較的高いことが、スタティック・ランダムアク
セス・メモリ・セルの望ましい特徴である。然し、典型
的には１ボルト又はそれ未満の供給電圧を持つ低電圧／
小電力装置では、セル内にあるトランジスタの閾値電圧
がトランジスタに対する或るレベルの駆動電流を維持す
る為に低く押えられるから、良いスタティック・ノイズ
裕度を得る事が困難である。
【０００５】セルのベータ比を高める事によってスタテ
ィック・ノイズ裕度を高くする事が出来る。６Ｔセルに
対するベータ比は、両者が同じ閾値電圧を持つ時、通過
トランジスタに対する駆動電流に対する駆動（プルダウ
ン）トランジスタの駆動電流の比と定義される。８Ｔセ
ルでは、ベータ比は、Ｘ通過トランジスタ及びＹ通過ト
ランジスタの直列の組合せに対する駆動電流に対する駆
動トランジスタの駆動電流の比と定義される。６Ｔセル
では、ベータ比は、両者が同じゲート長及び閾値電圧を
持っていれば、駆動トランジスタ及び通過トランジスタ
の幅の比と同じでもある。
ィック・ノイズ裕度を高くする事が出来る。６Ｔセルに
対するベータ比は、両者が同じ閾値電圧を持つ時、通過
トランジスタに対する駆動電流に対する駆動（プルダウ
ン）トランジスタの駆動電流の比と定義される。８Ｔセ
ルでは、ベータ比は、Ｘ通過トランジスタ及びＹ通過ト
ランジスタの直列の組合せに対する駆動電流に対する駆
動トランジスタの駆動電流の比と定義される。６Ｔセル
では、ベータ比は、両者が同じゲート長及び閾値電圧を
持っていれば、駆動トランジスタ及び通過トランジスタ
の幅の比と同じでもある。
【０００６】ベータ比が高い事の欠点は、ベータ比が高
くなると、そのセルに対するビット線書込み電圧が下が
るので、セルに書込むのが困難になる事である。低電圧
並びに／又は小電力の用途で、供給電圧Ｖｃｃが下がる
と、この問題は一層厳しくなる。典型的には、１．５Ｖ
未満の電圧は低電圧の構成と考えられている。従って、
書込み能力に悪影響を与えずに、メモリ・セルのベータ
比を高める事が望ましい。
くなると、そのセルに対するビット線書込み電圧が下が
るので、セルに書込むのが困難になる事である。低電圧
並びに／又は小電力の用途で、供給電圧Ｖｃｃが下がる
と、この問題は一層厳しくなる。典型的には、１．５Ｖ
未満の電圧は低電圧の構成と考えられている。従って、
書込み能力に悪影響を与えずに、メモリ・セルのベータ
比を高める事が望ましい。
【０００７】
【課題を解決するための手段及び作用】上に述べた所か
ら、その書込み能力に悪影響を与えずに、スタティック
・ノイズ裕度を高くしたメモリ・セルに対する要望が生
じている事が理解されよう。この発明では、従来のＳＲ
ＡＭセルの設計に伴う欠点並びに問題を実質的に無くす
か減らすような低電圧、小電力ＳＲＡＭセルを提供す
る。
ら、その書込み能力に悪影響を与えずに、スタティック
・ノイズ裕度を高くしたメモリ・セルに対する要望が生
じている事が理解されよう。この発明では、従来のＳＲ
ＡＭセルの設計に伴う欠点並びに問題を実質的に無くす
か減らすような低電圧、小電力ＳＲＡＭセルを提供す
る。
【０００８】この発明の実施例では、１０個のトランジ
スタを持ち（１０Ｔ）、低電圧、小電力のスタティック
・ランダムアクセス・メモリ・セルを提供する。このメ
モリ・セルは、第１のインバータが、第１のインバータ
の出力節とＶｃｃ又は供給節の間に接続された第１のプ
ルアップ・トランジスタ、及び第１のインバータの出力
節とＶｓｓ又はアース節の間に接続された第１のプルダ
ウン・トランジスタを含む。典型的なトランジスタは少
なくとも３つの端子、即ち、ソース、ドレイン及びゲー
トを有する。トランジスタを２つの節の間に接続すると
言う時、それはトランジスタのソースが一方の節に接続
され、トランジスタのドレインが他方の節に接続される
事を意味する。セルは、第１のインバータの出力節と第
１の通過節の間に接続された第１の通過トランジスタを
も有する。第１のビット線選択トランジスタが第１の通
過節及び第１のビット線の間に接続される。第１の書込
み通過トランジスタも第１の通過節と第１のインバータ
の出力節の間で、第１の通過トランジスタと並列に接続
されている。
スタを持ち（１０Ｔ）、低電圧、小電力のスタティック
・ランダムアクセス・メモリ・セルを提供する。このメ
モリ・セルは、第１のインバータが、第１のインバータ
の出力節とＶｃｃ又は供給節の間に接続された第１のプ
ルアップ・トランジスタ、及び第１のインバータの出力
節とＶｓｓ又はアース節の間に接続された第１のプルダ
ウン・トランジスタを含む。典型的なトランジスタは少
なくとも３つの端子、即ち、ソース、ドレイン及びゲー
トを有する。トランジスタを２つの節の間に接続すると
言う時、それはトランジスタのソースが一方の節に接続
され、トランジスタのドレインが他方の節に接続される
事を意味する。セルは、第１のインバータの出力節と第
１の通過節の間に接続された第１の通過トランジスタを
も有する。第１のビット線選択トランジスタが第１の通
過節及び第１のビット線の間に接続される。第１の書込
み通過トランジスタも第１の通過節と第１のインバータ
の出力節の間で、第１の通過トランジスタと並列に接続
されている。
【０００９】セルは、第２のインバータの出力節及びＶ
ｃｃの間に接続された第２のプルアップ・トランジス
タ、及び第２のインバータの出力節及びＶｓｓの間に接
続された第２のプルダウン・トランジスタを持つ第２の
インバータをも含む。第２の通過トランジスタが第２の
インバータの出力節及び第２の通過節の間に接続され
る。第２のビット線選択トランジスタが第２の通過節及
びビット線バーとも呼ばれる第２のビット線の間に接続
される。第２の書込み通過トランジスタも第２の通過節
及び第２のインバータの出力節の間で、第２の通過トラ
ンジスタと並列に接続されている。第１及び第２のイン
バータは、第１のインバータの出力を第２のインバータ
の入力に接続し、第２のインバータの出力を第１のイン
バータの入力に接続する事により、交差結合になってい
る。セルをアクセスするには、ビット線選択トランジス
タをターンオンする。読取動作の間、通過トランジスタ
だけをターンオンし、書込み通過トランジスタはオフに
保つ。これに対して、書込み動作の間、通過トランジス
タ及び書込み通過トランジスタをターンオンする。
ｃｃの間に接続された第２のプルアップ・トランジス
タ、及び第２のインバータの出力節及びＶｓｓの間に接
続された第２のプルダウン・トランジスタを持つ第２の
インバータをも含む。第２の通過トランジスタが第２の
インバータの出力節及び第２の通過節の間に接続され
る。第２のビット線選択トランジスタが第２の通過節及
びビット線バーとも呼ばれる第２のビット線の間に接続
される。第２の書込み通過トランジスタも第２の通過節
及び第２のインバータの出力節の間で、第２の通過トラ
ンジスタと並列に接続されている。第１及び第２のイン
バータは、第１のインバータの出力を第２のインバータ
の入力に接続し、第２のインバータの出力を第１のイン
バータの入力に接続する事により、交差結合になってい
る。セルをアクセスするには、ビット線選択トランジス
タをターンオンする。読取動作の間、通過トランジスタ
だけをターンオンし、書込み通過トランジスタはオフに
保つ。これに対して、書込み動作の間、通過トランジス
タ及び書込み通過トランジスタをターンオンする。
【００１０】この発明は従来のスタティック・ランダム
アクセス・メモリ・セル装置に比べて、種々の技術的な
利点を提供する。例えば、１つの技術的な利点は、ＳＲ
ＡＭの直流特性を変更する為に余分の書込み通過トラン
ジスタを使う事である。通過トランジスタに対して一層
狭い幅を選び、読取りの間、書込み通過トランジスタを
オフに保つ事により、高いベータ比を達成して、そのセ
ルに対するスタティック・ノイズ裕度を高める。一層広
い幅の書込み通過トランジスタを設計すると共に、書込
みの間、通過トランジスタ及び書込み通過トランジスタ
の両方をターンオンする事により、書込み動作の間、セ
ルのベータ比が目立って低下し、セルに書込むのが一層
容易になる。書込み通過トランジスタの幅が通過トラン
ジスタの幅よりかなり大きい場合、書込み動作の間、通
過トランジスタをターンオンする必要はない。このた
め、通過トランジスタを読取動作のために使うことがで
き、書込みトランジスタを書込み動作のために使うこと
ができる。
アクセス・メモリ・セル装置に比べて、種々の技術的な
利点を提供する。例えば、１つの技術的な利点は、ＳＲ
ＡＭの直流特性を変更する為に余分の書込み通過トラン
ジスタを使う事である。通過トランジスタに対して一層
狭い幅を選び、読取りの間、書込み通過トランジスタを
オフに保つ事により、高いベータ比を達成して、そのセ
ルに対するスタティック・ノイズ裕度を高める。一層広
い幅の書込み通過トランジスタを設計すると共に、書込
みの間、通過トランジスタ及び書込み通過トランジスタ
の両方をターンオンする事により、書込み動作の間、セ
ルのベータ比が目立って低下し、セルに書込むのが一層
容易になる。書込み通過トランジスタの幅が通過トラン
ジスタの幅よりかなり大きい場合、書込み動作の間、通
過トランジスタをターンオンする必要はない。このた
め、通過トランジスタを読取動作のために使うことがで
き、書込みトランジスタを書込み動作のために使うこと
ができる。
【００１１】ワード線をターンオンすると、そのワード
線上にある全てのセルが作動される６Ｔ ＳＲＡＭアレ
イと異なり、１０Ｔセルでは、アドレスされたセルだけ
が作動され、こうしてセルのアクセスに伴う電力損失を
小さくする。セルを作動すると、このビット線からその
セルを介してＶｓｓに電流が流れる。作動されるセルの
数を減らせば、メモリの電力が減少する。典型的には、
アレイ内部の１０Ｔセルでは、ビット線選択トランジス
タのゲートがＹアドレス・ドライブに接続され、通過ト
ランジスタ及び書込み通過トランジスタのゲートは、Ｘ
アドレス信号からその信号を得る。セルの電流が流れる
のは、１）ビット線選択トランジスタがターンオンさ
れ、そして２）通過トランジスタ並びに／又は書込み通
過トランジスタがターンオンされた時だけである。任意
の時に、こういう事がアドレスされたセルに対してだけ
起り得るから、電力損失が減少する。１０Ｔセル・アレ
イについて上に述べた所では、データが１ビットだけで
構成されていると仮定している。しかし、データがアド
レス当り例えばｎビットで構成されている場合、読取り
又は書込み動作の間、典型的にはｎ個のセルが任意のア
ドレスに対して作動される。以下図面について説明する
所から、当業者にはその他の例は容易に明らかであろ
う。この発明並びにその利点が更に良く理解されるよう
に、次に図面について説明する。図面全体に亘り、同様
な部分には同じ参照数字を用いている。
線上にある全てのセルが作動される６Ｔ ＳＲＡＭアレ
イと異なり、１０Ｔセルでは、アドレスされたセルだけ
が作動され、こうしてセルのアクセスに伴う電力損失を
小さくする。セルを作動すると、このビット線からその
セルを介してＶｓｓに電流が流れる。作動されるセルの
数を減らせば、メモリの電力が減少する。典型的には、
アレイ内部の１０Ｔセルでは、ビット線選択トランジス
タのゲートがＹアドレス・ドライブに接続され、通過ト
ランジスタ及び書込み通過トランジスタのゲートは、Ｘ
アドレス信号からその信号を得る。セルの電流が流れる
のは、１）ビット線選択トランジスタがターンオンさ
れ、そして２）通過トランジスタ並びに／又は書込み通
過トランジスタがターンオンされた時だけである。任意
の時に、こういう事がアドレスされたセルに対してだけ
起り得るから、電力損失が減少する。１０Ｔセル・アレ
イについて上に述べた所では、データが１ビットだけで
構成されていると仮定している。しかし、データがアド
レス当り例えばｎビットで構成されている場合、読取り
又は書込み動作の間、典型的にはｎ個のセルが任意のア
ドレスに対して作動される。以下図面について説明する
所から、当業者にはその他の例は容易に明らかであろ
う。この発明並びにその利点が更に良く理解されるよう
に、次に図面について説明する。図面全体に亘り、同様
な部分には同じ参照数字を用いている。
【００１２】
【実施例】図２は、１０個のトランジスタを用いる低電
圧、小電力のＳＲＡＭメモリ・セル１０の簡単にした回
路図である。低電圧、小電力のＳＲＡＭセル１０が第１
のインバータ１２を含む。このインバータは供給電圧節
の高側Ｖｃｃと第１のインバータの出力節１３の間にあ
る第１のプルアップ・トランジスタ１４を持っている。
第１のインバータ１２は、出力節１３と供給電圧節の低
側の端Ｖｓｓの間に接続された第１のプルダウン・トラ
ンジスタ１６をも持っている。ＳＲＡＭセル１０は第２
のインバータ１８をも含んでおり、このインバータは、
第２のプルアップ・トランジスタ２０及び第２のプルダ
ウン・トランジスタ２２を有する。第２のプルアップ・
トランジスタ２０がＶｃｃと第２のインバータ１８の出
力節１７の間に接続される。第２のプルダウン・トラン
ジスタが出力節１７及びＶｓｓの間に接続される。２つ
のインバータは交差結合になっている。即ち、第１のイ
ンバータ１２の出力節１３が第２のインバータ１８の入
力節１５に接続され、第２のインバータ１８の出力節１
７が第１のインバータ１２の入力節１９に接続されてい
る。
圧、小電力のＳＲＡＭメモリ・セル１０の簡単にした回
路図である。低電圧、小電力のＳＲＡＭセル１０が第１
のインバータ１２を含む。このインバータは供給電圧節
の高側Ｖｃｃと第１のインバータの出力節１３の間にあ
る第１のプルアップ・トランジスタ１４を持っている。
第１のインバータ１２は、出力節１３と供給電圧節の低
側の端Ｖｓｓの間に接続された第１のプルダウン・トラ
ンジスタ１６をも持っている。ＳＲＡＭセル１０は第２
のインバータ１８をも含んでおり、このインバータは、
第２のプルアップ・トランジスタ２０及び第２のプルダ
ウン・トランジスタ２２を有する。第２のプルアップ・
トランジスタ２０がＶｃｃと第２のインバータ１８の出
力節１７の間に接続される。第２のプルダウン・トラン
ジスタが出力節１７及びＶｓｓの間に接続される。２つ
のインバータは交差結合になっている。即ち、第１のイ
ンバータ１２の出力節１３が第２のインバータ１８の入
力節１５に接続され、第２のインバータ１８の出力節１
７が第１のインバータ１２の入力節１９に接続されてい
る。
【００１３】第１の通過トランジスタ２４が第１のイン
バータ１２の出力節１３及び第１の通過節３５の間に接
続される。第１のビット線選択トランジスタ２８が第１
の通過節３５と第１のビット線３６（ビット線と記入）
の間に入っている。第１の書込み通過トランジスタ３２
も第１の通過節３５と第１のインバータ１２の出力節１
３の間に接続されている。セルは、第２のインバータ１
８の出力節１７及び第２の通過節３７の間に接続された
第２の通過トランジスタ２６をも含む。第２のビット線
選択トランジスタ３０が第２の通過節３７及び第２のビ
ット線３８（ビット線バーとも呼ぶ）の間に入ってい
る。第２の書込み通過トランジスタ３４も第２の通過節
３７と第２のインバータ１８の出力節１７の間に接続さ
れている。
バータ１２の出力節１３及び第１の通過節３５の間に接
続される。第１のビット線選択トランジスタ２８が第１
の通過節３５と第１のビット線３６（ビット線と記入）
の間に入っている。第１の書込み通過トランジスタ３２
も第１の通過節３５と第１のインバータ１２の出力節１
３の間に接続されている。セルは、第２のインバータ１
８の出力節１７及び第２の通過節３７の間に接続された
第２の通過トランジスタ２６をも含む。第２のビット線
選択トランジスタ３０が第２の通過節３７及び第２のビ
ット線３８（ビット線バーとも呼ぶ）の間に入ってい
る。第２の書込み通過トランジスタ３４も第２の通過節
３７と第２のインバータ１８の出力節１７の間に接続さ
れている。
【００１４】ＳＲＡＭアレイでは、通過トランジスタ２
４，２６のゲートがワード線（ＷＬ）と呼ぶバスに接続
され、書込み通過トランジスタ３２，３４のゲートが書
込みワード線（書込みＷＬ）と呼ばれるバスに接続さ
れ、ビット線選択トランジスタ２８，３０のゲートがビ
ット線選択トランジスタ線（ＢＬＳＴＬ）と呼ばれるバ
スに接続されている。典型的には、ワード線及び書込み
ワード線に対する信号は、Ｘアドレス又は行選択から取
出され、ビット線選択トランジスタ線に対する信号はＹ
アドレス又は列選択から取出される。ビット線選択トラ
ンジスタ線はワード線及び書込みワード線バスに対して
垂直に伸びている。即ち、ワード線及び書込みワード線
バスがＸ方向に伸びている場合、ビット線選択トランジ
スタ線はＹ方向に伸びる。ビット線及びビット線バー・
バスもＹ方向に伸びる。
４，２６のゲートがワード線（ＷＬ）と呼ぶバスに接続
され、書込み通過トランジスタ３２，３４のゲートが書
込みワード線（書込みＷＬ）と呼ばれるバスに接続さ
れ、ビット線選択トランジスタ２８，３０のゲートがビ
ット線選択トランジスタ線（ＢＬＳＴＬ）と呼ばれるバ
スに接続されている。典型的には、ワード線及び書込み
ワード線に対する信号は、Ｘアドレス又は行選択から取
出され、ビット線選択トランジスタ線に対する信号はＹ
アドレス又は列選択から取出される。ビット線選択トラ
ンジスタ線はワード線及び書込みワード線バスに対して
垂直に伸びている。即ち、ワード線及び書込みワード線
バスがＸ方向に伸びている場合、ビット線選択トランジ
スタ線はＹ方向に伸びる。ビット線及びビット線バー・
バスもＹ方向に伸びる。
【００１５】好ましい実施例では、プルダウン・トラン
ジスタはｎチャンネル型であって、やはりｎチャンネル
型である通過トランジスタの２倍の幅を持っている。プ
ルアップ・トランジスタはｐチャンネル型であって、通
過トランジスタの幅の大体１乃至１．５倍の幅を持って
いる。ビット線選択トランジスタはｎチャンネル型であ
って、その幅は、通過トランジスタの幅の約４倍であ
り、書込み通過トランジスタはｎチャンネル型であっ
て、その幅は通過トランジスタの幅の１．５倍である。
トランジスタは異なる閾値電圧を持っていても良い。通
過トランジスタの閾値に比べて、ビット線選択トランジ
スタの閾値電圧を一層低くする事は、セルの読取り電流
を増加し、セルへの書込みを一層容易にすると予想され
る。
ジスタはｎチャンネル型であって、やはりｎチャンネル
型である通過トランジスタの２倍の幅を持っている。プ
ルアップ・トランジスタはｐチャンネル型であって、通
過トランジスタの幅の大体１乃至１．５倍の幅を持って
いる。ビット線選択トランジスタはｎチャンネル型であ
って、その幅は、通過トランジスタの幅の約４倍であ
り、書込み通過トランジスタはｎチャンネル型であっ
て、その幅は通過トランジスタの幅の１．５倍である。
トランジスタは異なる閾値電圧を持っていても良い。通
過トランジスタの閾値に比べて、ビット線選択トランジ
スタの閾値電圧を一層低くする事は、セルの読取り電流
を増加し、セルへの書込みを一層容易にすると予想され
る。
【００１６】図２に示した前述の実施例では、ビット線
とインバータの出力節の間に入るビット線選択トランジ
スタと通過トランジスタ及び書込みトランジスタの並列
の組合せとの順序は逆にする事が出来る。ＳＲＡＭセル
は、第１のビット線選択トランジスタ２８を、第１のイ
ンバータ１２の出力節１３と第１の通過節３５の間に接
続する事が出来る。第１の通過トランジスタ２４及び第
１の書込み通過トランジスタ３２の並列の組合せが第１
の通過節３５と第１のビット線３６の間に接続される。
第２のビット線選択トランジスタ３０が第２のインバー
タ１８の出力節１７と第２の通過節３７の間に接続され
る。第２の通過トランジスタ２６及び第２の書込み通過
トランジスタ３４の並列の組合せが、第２の通過節３７
及び第２のビット線３８の間に接続される。
とインバータの出力節の間に入るビット線選択トランジ
スタと通過トランジスタ及び書込みトランジスタの並列
の組合せとの順序は逆にする事が出来る。ＳＲＡＭセル
は、第１のビット線選択トランジスタ２８を、第１のイ
ンバータ１２の出力節１３と第１の通過節３５の間に接
続する事が出来る。第１の通過トランジスタ２４及び第
１の書込み通過トランジスタ３２の並列の組合せが第１
の通過節３５と第１のビット線３６の間に接続される。
第２のビット線選択トランジスタ３０が第２のインバー
タ１８の出力節１７と第２の通過節３７の間に接続され
る。第２の通過トランジスタ２６及び第２の書込み通過
トランジスタ３４の並列の組合せが、第２の通過節３７
及び第２のビット線３８の間に接続される。
【００１７】図３は別の実施例の低電圧、小電力ＳＲＡ
Ｍセル１０の回路図である。このセルは一対の交差結合
したインバータ１２，１８を含む。この実施例では、第
１の通過トランジスタ２４が第１のインバータ１２の出
力節１３及び第１のビット線３６の間に直接接続され、
第２の通過トランジスタ２６が第２のインバータ１８の
出力節１７及び第２のビット線３８の間に直接に接続さ
れる。第１の書込み通過トランジスタ３２及び第１のビ
ット線選択トランジスタ２８の直列の組合せも、第１の
インバータ１２の出力節１３及び第１のビット線３６の
間に接続される。更に、第２の書込み通過トランジスタ
３４及び第２のビット線選択トランジスタ３０の直列の
組合せも第２のインバータ１８の出力節１７及び第２の
ビット線３８の間に接続される。この実施例では、読取
動作は、通過トランジスタをターンオンする事によって
行なわれ、書込み動作は書込み通過トランジスタ及びビ
ット線選択トランジスタをターンオンする事によって行
なわれる。随意選択により、書込み動作の間、通過トラ
ンジスタもターンオンして、書込みを一層容易にする事
が出来る。
Ｍセル１０の回路図である。このセルは一対の交差結合
したインバータ１２，１８を含む。この実施例では、第
１の通過トランジスタ２４が第１のインバータ１２の出
力節１３及び第１のビット線３６の間に直接接続され、
第２の通過トランジスタ２６が第２のインバータ１８の
出力節１７及び第２のビット線３８の間に直接に接続さ
れる。第１の書込み通過トランジスタ３２及び第１のビ
ット線選択トランジスタ２８の直列の組合せも、第１の
インバータ１２の出力節１３及び第１のビット線３６の
間に接続される。更に、第２の書込み通過トランジスタ
３４及び第２のビット線選択トランジスタ３０の直列の
組合せも第２のインバータ１８の出力節１７及び第２の
ビット線３８の間に接続される。この実施例では、読取
動作は、通過トランジスタをターンオンする事によって
行なわれ、書込み動作は書込み通過トランジスタ及びビ
ット線選択トランジスタをターンオンする事によって行
なわれる。随意選択により、書込み動作の間、通過トラ
ンジスタもターンオンして、書込みを一層容易にする事
が出来る。
【００１８】第２の実施例で、ビット線選択トランジス
タ及び書込み通過トランジスタの順序を逆にする事が出
来る事に注意されたい。ＳＲＡＭセル１０は、第１の書
込み通過トランジスタ３２を第１のビット線３６及び第
１の通過節３５に接続し、第１のビット線選択トランジ
スタ２８を第１の通過節３５及び第１のインバータ１２
の出力節１３に接続する事が出来る。同様に、第２の書
込み通過トランジスタ３４を第２のビット線３８及び第
２の通過節３７に接続し、第２のビット線選択トランジ
スタ３０を第２の通過節３７及び第２のインバータ１８
の第２の出力節１７に接続する事が出来る。
タ及び書込み通過トランジスタの順序を逆にする事が出
来る事に注意されたい。ＳＲＡＭセル１０は、第１の書
込み通過トランジスタ３２を第１のビット線３６及び第
１の通過節３５に接続し、第１のビット線選択トランジ
スタ２８を第１の通過節３５及び第１のインバータ１２
の出力節１３に接続する事が出来る。同様に、第２の書
込み通過トランジスタ３４を第２のビット線３８及び第
２の通過節３７に接続し、第２のビット線選択トランジ
スタ３０を第２の通過節３７及び第２のインバータ１８
の第２の出力節１７に接続する事が出来る。
【００１９】上に述べた実施例では、インバータの中に
あるプルアップ及びプルダウン・トランジスタは夫々ｐ
チャンネル型及びｎチャンネル型である。しかし、プル
アップ・トランジスタは、４トランジスタ２抵抗セルで
行なわれているように、抵抗に置き換える事が出来る。
プルアップ・トランジスタは他のトランジスタと一緒に
基板に組込む事が出来るし、或いは薄膜多結晶シリコン
材料（ＴＦＴ）内に形成する事が出来る。基板は単結晶
バルク・シリコン、絶縁体上シリコン等であって良い。
あるプルアップ及びプルダウン・トランジスタは夫々ｐ
チャンネル型及びｎチャンネル型である。しかし、プル
アップ・トランジスタは、４トランジスタ２抵抗セルで
行なわれているように、抵抗に置き換える事が出来る。
プルアップ・トランジスタは他のトランジスタと一緒に
基板に組込む事が出来るし、或いは薄膜多結晶シリコン
材料（ＴＦＴ）内に形成する事が出来る。基板は単結晶
バルク・シリコン、絶縁体上シリコン等であって良い。
【００２０】以上の説明から、この発明に従って、前に
述べた利点を満足する低電圧、小電力スタティック・ラ
ンダムアクセス・メモリ・セルが提供された事は明らか
である。この発明を詳しく説明したが、その説明の中で
種々の変更、置換を加える事が出来る事を承知された
い。例えば、トランジスタの間には直接的な接続を示し
たが、これらのトランジスタを抵抗、キャパシタ並びに
／又は誘導子のような１つ又は更に多くの中間部品を介
して互いに結合しても、略同様な動作能力が依然として
得られる。この他の例は当業者が容易に確認する事が出
来るし、特許請求の範囲によって定められたこの発明の
範囲を逸脱せずに行なう事が出来る。
述べた利点を満足する低電圧、小電力スタティック・ラ
ンダムアクセス・メモリ・セルが提供された事は明らか
である。この発明を詳しく説明したが、その説明の中で
種々の変更、置換を加える事が出来る事を承知された
い。例えば、トランジスタの間には直接的な接続を示し
たが、これらのトランジスタを抵抗、キャパシタ並びに
／又は誘導子のような１つ又は更に多くの中間部品を介
して互いに結合しても、略同様な動作能力が依然として
得られる。この他の例は当業者が容易に確認する事が出
来るし、特許請求の範囲によって定められたこの発明の
範囲を逸脱せずに行なう事が出来る。
【００２１】以上の説明に関し、更に以下の項目を開示
する。 （１） 第１のインバータが当該第１のインバータの第
１の出力節を持ち、第２のインバータが当該第２のイン
バータの第２の出力節を持つような第１及び第２の交差
結合インバータと、前記第１のインバータの出力節及び
第１の通過節の間に接続された第１の通過トランジスタ
と、前記第１の通過節及び第１のビット線の間に接続さ
れた第１のビット線選択トランジスタと、前記第１のイ
ンバータの出力節及び第１の通過節の間に接続された第
１の書込み通過トランジスタと、前記第２のインバータ
の出力節及び第２の通過節の間に接続された第２の通過
トランジスタと、前記第２の通過節及び第２のビット線
の間に接続された第２のビット線選択トランジスタと、
前記第２のインバータの出力節及び第２の通過節の間に
接続された第２の書込み通過トランジスタとを有するＳ
ＲＡＭセル。
する。 （１） 第１のインバータが当該第１のインバータの第
１の出力節を持ち、第２のインバータが当該第２のイン
バータの第２の出力節を持つような第１及び第２の交差
結合インバータと、前記第１のインバータの出力節及び
第１の通過節の間に接続された第１の通過トランジスタ
と、前記第１の通過節及び第１のビット線の間に接続さ
れた第１のビット線選択トランジスタと、前記第１のイ
ンバータの出力節及び第１の通過節の間に接続された第
１の書込み通過トランジスタと、前記第２のインバータ
の出力節及び第２の通過節の間に接続された第２の通過
トランジスタと、前記第２の通過節及び第２のビット線
の間に接続された第２のビット線選択トランジスタと、
前記第２のインバータの出力節及び第２の通過節の間に
接続された第２の書込み通過トランジスタとを有するＳ
ＲＡＭセル。
【００２２】（２） 第１項記載のＳＲＡＭセルに於い
て、前記第１のインバータが第１のプルアップ・トラン
ジスタ及び第１のプルダウン・トランジスタを含み、前
記第２のインバータが第２のプルアップ・トランジスタ
及び第２のプルダウン・トランジスタを含むＳＲＡＭセ
ル。
て、前記第１のインバータが第１のプルアップ・トラン
ジスタ及び第１のプルダウン・トランジスタを含み、前
記第２のインバータが第２のプルアップ・トランジスタ
及び第２のプルダウン・トランジスタを含むＳＲＡＭセ
ル。
【００２３】（３） 第１項記載のＳＲＡＭセルに於い
て、前記第１のインバータがｐチャンネル型の第１のプ
ルアップ・トランジスタ及びｎチャンネル型の第１のプ
ルダウン・トランジスタを含み、前記第２のインバータ
がｐチャンネル型の第２のプルアップ・トランジスタ及
びｎチャンネル型の第２のプルダウン・トランジスタを
含むＳＲＡＭセル。 （４） 第１項記載のＳＲＡＭセルに於いて、前記第１
及び第２の通過トランジスタ、第１及び第２のビット線
選択トランジスタ、及び第１及び第２の書込み通過トラ
ンジスタがｎチャンネル型であるＳＲＡＭセル。
て、前記第１のインバータがｐチャンネル型の第１のプ
ルアップ・トランジスタ及びｎチャンネル型の第１のプ
ルダウン・トランジスタを含み、前記第２のインバータ
がｐチャンネル型の第２のプルアップ・トランジスタ及
びｎチャンネル型の第２のプルダウン・トランジスタを
含むＳＲＡＭセル。 （４） 第１項記載のＳＲＡＭセルに於いて、前記第１
及び第２の通過トランジスタ、第１及び第２のビット線
選択トランジスタ、及び第１及び第２の書込み通過トラ
ンジスタがｎチャンネル型であるＳＲＡＭセル。
【００２４】（５） 第１項記載のＳＲＡＭセルに於い
て、第１の書込み通過トランジスタが第１の通過トラン
ジスタの０．５倍又はそれ以上の幅を持ち、第２の書込
み通過トランジスタが第２の通過トランジスタの０．５
倍又はそれ以上の幅を持つＳＲＡＭセル。 （６） 第１項記載のＳＲＡＭセルに於いて、セルが、
１．５ボルト以下の供給電圧レベルを持つ低電圧又は小
電力用途に用いられるＳＲＡＭセル。 （７） 第１項記載のＳＲＡＭセルに於いて、第１及び
第２の通過トランジスタがｐチャンネル型であるＳＲＡ
Ｍセル。
て、第１の書込み通過トランジスタが第１の通過トラン
ジスタの０．５倍又はそれ以上の幅を持ち、第２の書込
み通過トランジスタが第２の通過トランジスタの０．５
倍又はそれ以上の幅を持つＳＲＡＭセル。 （６） 第１項記載のＳＲＡＭセルに於いて、セルが、
１．５ボルト以下の供給電圧レベルを持つ低電圧又は小
電力用途に用いられるＳＲＡＭセル。 （７） 第１項記載のＳＲＡＭセルに於いて、第１及び
第２の通過トランジスタがｐチャンネル型であるＳＲＡ
Ｍセル。
【００２５】（８） 第１項記載のＳＲＡＭセルに於い
て、第１及び第２の書込み通過トランジスタがｐチャン
ネル型であるＳＲＡＭセル。 （９） 第１項記載のＳＲＡＭセルに於いて、第１及び
第２のビット線選択トランジスタがｐチャンネル型であ
るＳＲＡＭセル。
て、第１及び第２の書込み通過トランジスタがｐチャン
ネル型であるＳＲＡＭセル。 （９） 第１項記載のＳＲＡＭセルに於いて、第１及び
第２のビット線選択トランジスタがｐチャンネル型であ
るＳＲＡＭセル。
【００２６】（１０） 第１のインバータが当該第１の
インバータの第１の出力節を持ち、第２のインバータが
当該第２のインバータの第２の出力節を持つような第１
及び第２の交差結合インバータと、前記第１のインバー
タの出力節及び第１のビット線の間に接続された第１の
通過トランジスタと、前記第１のビット線及び第１の通
過節の間に接続された第１のビット線選択トランジスタ
と、前記第１のインバータの出力節及び第１の通過節の
間に接続された第１の書込み通過トランジスタと、前記
第２のインバータの出力節及び第２のビット線の間に接
続された第２の通過トランジスタと、前記第２のビット
線及び第２の通過節の間に接続された第２のビット線選
択トランジスタと、前記第２のインバータの出力節及び
第２の通過節の間に接続された第２の書込み通過トラン
ジスタとを有するＳＲＡＭセル。
インバータの第１の出力節を持ち、第２のインバータが
当該第２のインバータの第２の出力節を持つような第１
及び第２の交差結合インバータと、前記第１のインバー
タの出力節及び第１のビット線の間に接続された第１の
通過トランジスタと、前記第１のビット線及び第１の通
過節の間に接続された第１のビット線選択トランジスタ
と、前記第１のインバータの出力節及び第１の通過節の
間に接続された第１の書込み通過トランジスタと、前記
第２のインバータの出力節及び第２のビット線の間に接
続された第２の通過トランジスタと、前記第２のビット
線及び第２の通過節の間に接続された第２のビット線選
択トランジスタと、前記第２のインバータの出力節及び
第２の通過節の間に接続された第２の書込み通過トラン
ジスタとを有するＳＲＡＭセル。
【００２７】（１１） 第１０項記載のＳＲＡＭセルに
於いて、前記第１のインバータが第１のプルアップ・ト
ランジスタ及び第１のプルダウン・トランジスタを含
み、前記第２のインバータが第２のプルアップ・トラン
ジスタ及び第２のプルダウン・トランジスタを含むＳＲ
ＡＭセル。 （１２） 第１０項記載のＳＲＡＭセルに於いて、前記
第１のインバータがｐチャンネル型の第１のプルアップ
・トランジスタ及びｎチャンネル型の第１のプルダウン
・トランジスタを含み、前記第２のインバータがｐチャ
ンネル型の第２のプルアップ・トランジスタ及びｎチャ
ンネル型の第２のプルダウン・トランジスタを含むＳＲ
ＡＭセル。
於いて、前記第１のインバータが第１のプルアップ・ト
ランジスタ及び第１のプルダウン・トランジスタを含
み、前記第２のインバータが第２のプルアップ・トラン
ジスタ及び第２のプルダウン・トランジスタを含むＳＲ
ＡＭセル。 （１２） 第１０項記載のＳＲＡＭセルに於いて、前記
第１のインバータがｐチャンネル型の第１のプルアップ
・トランジスタ及びｎチャンネル型の第１のプルダウン
・トランジスタを含み、前記第２のインバータがｐチャ
ンネル型の第２のプルアップ・トランジスタ及びｎチャ
ンネル型の第２のプルダウン・トランジスタを含むＳＲ
ＡＭセル。
【００２８】（１３） 第１０項記載のＳＲＡＭセルに
於いて、前記第１及び第２の通過トランジスタ、第１及
び第２のビット線選択トランジスタ及び第１及び第２の
書込み通過トランジスタがｎチャンネル型であるＳＲＡ
Ｍセル。 （１４） 第１０項記載のＳＲＡＭセルに於いて、前記
第１の書込み通過トランジスタ及び前記第１のビット線
選択トランジスタが第１の通過トランジスタ及び第２の
書込み通過トランジスタより一層大きな幅を持ち、前記
第２のビット線選択トランジスタが第２の通過トランジ
スタより一層大きな幅を持つＳＲＡＭセル。 （１５） 第１０項記載のＳＲＡＭセルに於いて、セル
が、１．５ボルト以下の供給電圧レベルを持つ低電圧又
は小電力用途に用いられるＳＲＡＭセル。
於いて、前記第１及び第２の通過トランジスタ、第１及
び第２のビット線選択トランジスタ及び第１及び第２の
書込み通過トランジスタがｎチャンネル型であるＳＲＡ
Ｍセル。 （１４） 第１０項記載のＳＲＡＭセルに於いて、前記
第１の書込み通過トランジスタ及び前記第１のビット線
選択トランジスタが第１の通過トランジスタ及び第２の
書込み通過トランジスタより一層大きな幅を持ち、前記
第２のビット線選択トランジスタが第２の通過トランジ
スタより一層大きな幅を持つＳＲＡＭセル。 （１５） 第１０項記載のＳＲＡＭセルに於いて、セル
が、１．５ボルト以下の供給電圧レベルを持つ低電圧又
は小電力用途に用いられるＳＲＡＭセル。
【００２９】（１６） 第１０項記載のＳＲＡＭセルに
於いて、前記第１及び第２の通過トランジスタがｐチャ
ンネル型であるＳＲＡＭセル。 （１７） 第１０項記載のＳＲＡＭセルに於いて、第１
及び第２の書込み通過トランジスタがｐチャンネル型で
あるＳＲＡＭセル。 （１８） 第１０項記載のＳＲＡＭセルに於いて、第１
及び第２のビット線選択トランジスタがｐチャンネル型
であるＳＲＡＭセル。
於いて、前記第１及び第２の通過トランジスタがｐチャ
ンネル型であるＳＲＡＭセル。 （１７） 第１０項記載のＳＲＡＭセルに於いて、第１
及び第２の書込み通過トランジスタがｐチャンネル型で
あるＳＲＡＭセル。 （１８） 第１０項記載のＳＲＡＭセルに於いて、第１
及び第２のビット線選択トランジスタがｐチャンネル型
であるＳＲＡＭセル。
【００３０】（１９） 小電力スタティック・ランダム
アクセス・メモリ・セルを動作させる方法に於いて、読
取動作の為に前記メモリ内の複数個のセルに関連するワ
ード線信号を出し、読取動作の為に前記複数個のセルの
内の第１のセルに関連するビット線選択信号を出して、
前記複数個のセルの内の他のどのセルも作動されずに前
記複数個のセルの内の第１のセルが作動されるように
し、前記複数個のセルに関連する書込みワード線信号を
解除して、前記複数個のセルの内の第１のセルのスタテ
ィック・ノイズ裕度を高める工程を含む方法。
アクセス・メモリ・セルを動作させる方法に於いて、読
取動作の為に前記メモリ内の複数個のセルに関連するワ
ード線信号を出し、読取動作の為に前記複数個のセルの
内の第１のセルに関連するビット線選択信号を出して、
前記複数個のセルの内の他のどのセルも作動されずに前
記複数個のセルの内の第１のセルが作動されるように
し、前記複数個のセルに関連する書込みワード線信号を
解除して、前記複数個のセルの内の第１のセルのスタテ
ィック・ノイズ裕度を高める工程を含む方法。
【００３１】（２０） 第１９項記載の方法に於いて、
書込み動作の為にワード線信号を出し、書込み動作の為
に書込みワード線信号を出し、書込みワード線信号が前
記複数個のセルの内の第１のセルのベータ比を下げて書
込み動作をしやすくする工程を含む方法。 （２１） 第１９項記載の方法に於いて、更に、書込み
動作の為に書込みワード線信号を出し、該書込みワード
線信号が前記複数個のセルの内の第１のセルのベータ比
を下げて、書込み動作をしやすくする方法。
書込み動作の為にワード線信号を出し、書込み動作の為
に書込みワード線信号を出し、書込みワード線信号が前
記複数個のセルの内の第１のセルのベータ比を下げて書
込み動作をしやすくする工程を含む方法。 （２１） 第１９項記載の方法に於いて、更に、書込み
動作の為に書込みワード線信号を出し、該書込みワード
線信号が前記複数個のセルの内の第１のセルのベータ比
を下げて、書込み動作をしやすくする方法。
【００３２】（２２） 第１のインバータが当該第１の
インバータの第１の出力節を持ち、第２のインバータが
当該第２のインバータの第２の出力節を持つような第１
及び第２の交差結合インバータと、前記第１のインバー
タの出力節及び第１の通過節の間に接続された第１のビ
ット線選択トランジスタと、前記第１の通過節及び第１
のビット線の間に接続された第１の通過トランジスタ
と、前記第１のビット線及び前記第１の通過節の間に接
続された第１の書込み通過トランジスタと、前記第２の
インバータの出力節及び第２の通過節の間に接続された
第２のビット線選択トランジスタと、前記第２の通過節
及び第２のビット線の間に接続された第２の通過トラン
ジスタと、前記第２のビット線及び前記第２の通過節の
間に接続された第２の書込み通過トランジスタとを有す
るＳＲＡＭセル。
インバータの第１の出力節を持ち、第２のインバータが
当該第２のインバータの第２の出力節を持つような第１
及び第２の交差結合インバータと、前記第１のインバー
タの出力節及び第１の通過節の間に接続された第１のビ
ット線選択トランジスタと、前記第１の通過節及び第１
のビット線の間に接続された第１の通過トランジスタ
と、前記第１のビット線及び前記第１の通過節の間に接
続された第１の書込み通過トランジスタと、前記第２の
インバータの出力節及び第２の通過節の間に接続された
第２のビット線選択トランジスタと、前記第２の通過節
及び第２のビット線の間に接続された第２の通過トラン
ジスタと、前記第２のビット線及び前記第２の通過節の
間に接続された第２の書込み通過トランジスタとを有す
るＳＲＡＭセル。
【００３３】（２３） 第２２項記載のＳＲＡＭセルに
於いて、前記第１のインバータが第１のプルアップ・ト
ランジスタ及び第１のブルダウン・トランジスタを含
み、前記第２のインバータが第２のプルアップ・トラン
ジスタ及び第２のプルダウン・トランジスタを含むＳＲ
ＡＭセル。 （２４） 第２２項記載のＳＲＡＭセルに於いて、前記
第１のインバータがｐチャンネル型の第１のプルアップ
・トランジスタ及びｎチャンネル型の第１のプルダウン
・トランジスタを含み、前記第２のインバータがｐチャ
ンネル型の第２のプルアップ・トランジスタ及びｎチャ
ンネル型の第２のプルダウン・トランジスタを含むＳＲ
ＡＭセル。
於いて、前記第１のインバータが第１のプルアップ・ト
ランジスタ及び第１のブルダウン・トランジスタを含
み、前記第２のインバータが第２のプルアップ・トラン
ジスタ及び第２のプルダウン・トランジスタを含むＳＲ
ＡＭセル。 （２４） 第２２項記載のＳＲＡＭセルに於いて、前記
第１のインバータがｐチャンネル型の第１のプルアップ
・トランジスタ及びｎチャンネル型の第１のプルダウン
・トランジスタを含み、前記第２のインバータがｐチャ
ンネル型の第２のプルアップ・トランジスタ及びｎチャ
ンネル型の第２のプルダウン・トランジスタを含むＳＲ
ＡＭセル。
【００３４】（２５） 第２２項記載のＳＲＡＭセルに
於いて、前記第１及び第２の通過トランジスタ、第１及
び第２のビット線選択トランジスタ及び第１及び第２の
書込み通過トランジスタがｎチャンネル型であるＳＲＡ
Ｍセル。 （２６） 第２２項記載のＳＲＡＭセルに於いて、前記
第１の書込み通過トランジスタが前記第１の通過トラン
ジスタの０．５倍又はそれ以上の幅を持ち、前記第２の
書込み通過トランジスタが前記第２の通過トランジスタ
の０．５倍又はそれ以上の幅を持つＳＲＡＭセル。
於いて、前記第１及び第２の通過トランジスタ、第１及
び第２のビット線選択トランジスタ及び第１及び第２の
書込み通過トランジスタがｎチャンネル型であるＳＲＡ
Ｍセル。 （２６） 第２２項記載のＳＲＡＭセルに於いて、前記
第１の書込み通過トランジスタが前記第１の通過トラン
ジスタの０．５倍又はそれ以上の幅を持ち、前記第２の
書込み通過トランジスタが前記第２の通過トランジスタ
の０．５倍又はそれ以上の幅を持つＳＲＡＭセル。
【００３５】（２７） 第２２項記載のＳＲＡＭセルに
於いて、セルが、１．５ボルト以下の供給電圧レベルを
持つ低電圧又は小電力用途に用いられるＳＲＡＭセル。 （２８） 第２２項記載のＳＲＡＭセルに於いて、前記
第１及び第２の通過トランジスタがｐチャンネル型であ
るＳＲＡＭセル。 （２９） 第２２項記載のＳＲＡＭセルに於いて、前記
第１及び第２の書込み通過トランジスタがｐチャンネル
型であるＳＲＡＭセル。 （３０） 第２２項記載のＳＲＡＭセルに於いて、前記
第１及び第２のビット線選択トランジスタがｐチャンネ
ル型であるＳＲＡＭセル。
於いて、セルが、１．５ボルト以下の供給電圧レベルを
持つ低電圧又は小電力用途に用いられるＳＲＡＭセル。 （２８） 第２２項記載のＳＲＡＭセルに於いて、前記
第１及び第２の通過トランジスタがｐチャンネル型であ
るＳＲＡＭセル。 （２９） 第２２項記載のＳＲＡＭセルに於いて、前記
第１及び第２の書込み通過トランジスタがｐチャンネル
型であるＳＲＡＭセル。 （３０） 第２２項記載のＳＲＡＭセルに於いて、前記
第１及び第２のビット線選択トランジスタがｐチャンネ
ル型であるＳＲＡＭセル。
【００３６】（３１） １０トランジスタ型低電圧、小
電力スタティック・ランダムアクセス・メモリ・セル１
０が第１のインバータ１２を第２のインバータ１８に交
差結合して構成される。第１の通過トランジスタ２４及
び第１のビット線選択トランジスタ２８の直列の組合せ
が、第１のインバータ１２の出力節１３及び第１のビッ
ト線３６の間に接続される。第１の書込み通過トランジ
スタ３２が第１の通過トランジスタ２４と並列に接続さ
れる。第２の通過トランジスタ２５及び第２のビット線
選択トランジスタ３０の直列の組合せが第２のインバー
タ１８の出力節１７と第２のビット線３８の間に接続さ
れる。第２の書込み通過トランジスタ３４が第２の通過
トランジスタ２６と並列に接続される。
電力スタティック・ランダムアクセス・メモリ・セル１
０が第１のインバータ１２を第２のインバータ１８に交
差結合して構成される。第１の通過トランジスタ２４及
び第１のビット線選択トランジスタ２８の直列の組合せ
が、第１のインバータ１２の出力節１３及び第１のビッ
ト線３６の間に接続される。第１の書込み通過トランジ
スタ３２が第１の通過トランジスタ２４と並列に接続さ
れる。第２の通過トランジスタ２５及び第２のビット線
選択トランジスタ３０の直列の組合せが第２のインバー
タ１８の出力節１７と第２のビット線３８の間に接続さ
れる。第２の書込み通過トランジスタ３４が第２の通過
トランジスタ２６と並列に接続される。
【図１】Ａは６トランジスタ型スタティック・ランダム
アクセス・メモリ・セルの簡略回路図。Ｂは８トランジ
スタ型スタティック・ランダムアクセス・メモリ・セル
の簡略回路図。
アクセス・メモリ・セルの簡略回路図。Ｂは８トランジ
スタ型スタティック・ランダムアクセス・メモリ・セル
の簡略回路図。
【図２】低電圧、小電力スタティック・ランダムアクセ
ス・メモリ・セルの簡略回路図。
ス・メモリ・セルの簡略回路図。
【図３】別の実施例の低電圧、小電力スタティック・ラ
ンダムアクセス・メモリ・セルの簡略回路図。
ンダムアクセス・メモリ・セルの簡略回路図。
１２ 第１のインバータ １８ 第２のインバータ ２４ 第１の通過トランジスタ ２５ 第２の通過トランジスタ ２８ 第１のビット線選択トランジスタ ３０ 第２のビット線選択トランジスタ ３２ 第１の書込み通過トランジスタ ３４ 第２の書込み通過トランジスタ ３６ 第１のビット線 ３８ 第２のビット線
Claims (2)
- 【請求項１】 第１のインバータが当該第１のインバー
タの第１の出力節を持ち、第２のインバータが当該第２
のインバータの第２の出力節を持つような第１及び第２
の交差結合インバータと、 前記第１のインバータの出力節及び第１の通過節の間に
接続された第１の通過トランジスタと、 前記第１の通過節及び第１のビット線の間に接続された
第１のビット線選択トランジスタと、 前記第１のインバータの出力節及び第１の通過節の間に
接続された第１の書込み通過トランジスタと、 前記第２のインバータの出力節及び第２の通過節の間に
接続された第２の通過トランジスタと、 前記第２の通過節及び第２のビット線の間に接続された
第２のビット線選択トランジスタと、 前記第２のインバータの出力節及び第２の通過節の間に
接続された第２の書込み通過トランジスタとを有するＳ
ＲＡＭセル。 - 【請求項２】 小電力スタティック・ランダムアクセス
・メモリ・セルを動作させる方法に於いて、 読取動作の為に前記メモリ内の複数個のセルに関連する
ワード線信号を出し、 読取動作の為に前記複数個のセルの内の第１のセルに関
連するビット線選択信号を出して、前記複数個のセルの
内の他のどのセルも作動されずに前記複数個のセルの内
の第１のセルが作動されるようにし、 前記複数個のセルに関連する書込みワード線信号を解除
して、前記複数個のセルの内の第１のセルのスタティッ
ク・ノイズ裕度を高める工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1501496P | 1996-04-08 | 1996-04-08 | |
| US015014 | 1996-04-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027476A true JPH1027476A (ja) | 1998-01-27 |
Family
ID=21769085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9088323A Pending JPH1027476A (ja) | 1996-04-08 | 1997-04-07 | Ｓｒａｍセル |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0801397B1 (ja) |
| JP (1) | JPH1027476A (ja) |
| KR (1) | KR100500072B1 (ja) |
| DE (1) | DE69724499T2 (ja) |
| TW (1) | TW442790B (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1087659C (zh) * | 1997-10-05 | 2002-07-17 | 中国科学院大连化学物理研究所 | 己内酰胺加氢制六亚甲基亚胺催化剂及其应用 |
| JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2007172715A (ja) * | 2005-12-20 | 2007-07-05 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| US7274589B2 (en) | 2005-01-28 | 2007-09-25 | Nec Electronics Corporation | Semiconductor storage device |
| JP2007323801A (ja) * | 2006-05-31 | 2007-12-13 | Toshiba Corp | Ｓｒａｍセル、ｓｒａｍアレイ、ｓｒａｍの制御方法 |
| US7336533B2 (en) | 2006-01-23 | 2008-02-26 | Freescale Semiconductor, Inc. | Electronic device and method for operating a memory circuit |
| US7489540B2 (en) | 2007-05-22 | 2009-02-10 | Freescale Semiconductor, Inc. | Bitcell with variable-conductance transfer gate and method thereof |
| US7675806B2 (en) | 2006-05-17 | 2010-03-09 | Freescale Semiconductor, Inc. | Low voltage memory device and method thereof |
| US8223579B2 (en) | 2009-05-28 | 2012-07-17 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2510828B (en) | 2013-02-13 | 2015-06-03 | Surecore Ltd | Single wordline low-power SRAM cells |
| US9799395B2 (en) * | 2015-11-30 | 2017-10-24 | Texas Instruments Incorporated | Sense amplifier in low power and high performance SRAM |
| CN112687308A (zh) * | 2020-12-29 | 2021-04-20 | 中国科学院上海微系统与信息技术研究所 | 低功耗静态随机存储器单元以及存储器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422857A (en) * | 1989-11-21 | 1995-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory unit having overlapping addresses |
| KR960001866B1 (ko) * | 1993-05-21 | 1996-02-06 | 현대전자산업주식회사 | 고속 비트라인 센싱 에스램 |
-
1997
- 1997-04-07 JP JP9088323A patent/JPH1027476A/ja active Pending
- 1997-04-07 KR KR1019970012718A patent/KR100500072B1/ko not_active IP Right Cessation
- 1997-04-07 EP EP97302367A patent/EP0801397B1/en not_active Expired - Lifetime
- 1997-04-07 DE DE69724499T patent/DE69724499T2/de not_active Expired - Lifetime
- 1997-04-14 TW TW086104741A patent/TW442790B/zh not_active IP Right Cessation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1087659C (zh) * | 1997-10-05 | 2002-07-17 | 中国科学院大连化学物理研究所 | 己内酰胺加氢制六亚甲基亚胺催化剂及其应用 |
| JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US7274589B2 (en) | 2005-01-28 | 2007-09-25 | Nec Electronics Corporation | Semiconductor storage device |
| JP2007172715A (ja) * | 2005-12-20 | 2007-07-05 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| US7336533B2 (en) | 2006-01-23 | 2008-02-26 | Freescale Semiconductor, Inc. | Electronic device and method for operating a memory circuit |
| US7675806B2 (en) | 2006-05-17 | 2010-03-09 | Freescale Semiconductor, Inc. | Low voltage memory device and method thereof |
| JP2007323801A (ja) * | 2006-05-31 | 2007-12-13 | Toshiba Corp | Ｓｒａｍセル、ｓｒａｍアレイ、ｓｒａｍの制御方法 |
| US7489540B2 (en) | 2007-05-22 | 2009-02-10 | Freescale Semiconductor, Inc. | Bitcell with variable-conductance transfer gate and method thereof |
| US8223579B2 (en) | 2009-05-28 | 2012-07-17 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69724499D1 (de) | 2003-10-09 |
| EP0801397A3 (en) | 1998-07-29 |
| KR970071827A (ko) | 1997-11-07 |
| EP0801397B1 (en) | 2003-09-03 |
| DE69724499T2 (de) | 2004-07-22 |
| KR100500072B1 (ko) | 2005-09-12 |
| EP0801397A2 (en) | 1997-10-15 |
| TW442790B (en) | 2001-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6091626A (en) | Low voltage, low power static random access memory cell | |
| US20180144790A1 (en) | Semiconductor device | |
| US5986923A (en) | Method and apparatus for improving read/write stability of a single-port SRAM cell | |
| US6560139B2 (en) | Low leakage current SRAM array | |
| US7259986B2 (en) | Circuits and methods for providing low voltage, high performance register files | |
| EP0920025A1 (en) | A low power RAM memory cell | |
| JP2003022677A (ja) | Ｓｒａｍセルにおける書込み動作のための方法および装置 | |
| US7978562B2 (en) | Semiconductor memory device | |
| KR970023375A (ko) | 데이터 유지회로 | |
| US6212094B1 (en) | Low power SRAM memory cell having a single bit line | |
| JPH1027476A (ja) | Ｓｒａｍセル | |
| JPH05303890A (ja) | 読出し及び読出し／書込みポートを備えたデュアルポートメモリー | |
| JPH06350054A (ja) | 安定性の高い非対称的ｓｒａｍセル | |
| US6141240A (en) | Apparatus and method for static random access memory array | |
| US7986547B2 (en) | Semiconductor memory device | |
| US5517461A (en) | Semiconductor storage device having latch circuitry coupled to data lines for eliminating through-current in sense amplifier | |
| US8339893B2 (en) | Dual beta ratio SRAM | |
| JPH0945081A (ja) | スタティック型メモリ | |
| US5570312A (en) | SRAM cell using word line controlled pull-up NMOS transistors | |
| JPH08129891A (ja) | メモリセル回路 | |
| EP0271283A2 (en) | Static semiconductor memory device having improved pull-up operation for bit lines | |
| US20040090817A1 (en) | Split local and continuous bitline requiring fewer wires | |
| US5943278A (en) | SRAM with fast write capability | |
| JPH10208480A (ja) | ビット線へ接続したｐチャンネルプルアップソースを有するｓｒａｍセル | |
| JP3298123B2 (ja) | マルチポートｓｒａｍ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040406 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060818 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070202 |