KR100500072B1 - 저전압,저전력스태틱랜덤억세스메모리셀 - Google Patents
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Abstract
10 트랜지스터 저 전압, 저 전력 스태틱 랜덤 억세스 메모리 셀(10)은 제2 인버터(18)에 교차 연결된 제1 인버터(12)를 포함한다. 제1 패스 트랜지스터(24)와 제1 비트라인 선택 트랜지스터(28)의 직렬 접속은 제1 인버터(12)의 출력 노드(13)과 제1 비트라인(36) 사이에 연결된다. 제1 기입 패스 트랜지스터(32)는 제1 패스 트랜지스터(24)와 병렬로 배치된다. 제2 패스 트랜지스터(26)과 제2 비트라인 선택 트랜지스터(30)의 직렬 접속은 제2 인버터(18)의 출력 노드와 제2 비트라인(38) 사이엔 연결된다. 제2 기입 패스 트랜지스터(34)는 제2 패스 트랜지스터(25)과 병렬로 배치된다.
Description
본 발명은 반도체 메모리 디바이스에 관한 것이며 특히 저 전압, 저 전력 스태틱 랜덤 억세스 메모리 셀(static random access memory cell)에 관한 것이다.
두개의 보편적인 스태틱 랜덤 억세스 메모리(SRAM)의 개략도가 도 1A 및 1B에 도시되어 있다. 도 1A의 셀은 6 트랜지스터(6T) SRAM 셀로 불리며 데이타 비트 상태를 저장하기 위한 한 쌍의 교차 연결된 인버터들(inverters)과, 교차-연결된 인버터들과 한 쌍의 비트라인들(bitline) 사이의 데이타 비트들을 판독 및 기입하기 위한 한 쌍의 패스(pass) 트랜지스터들을 포함한다. 패스 트랜지스터 게이트(gate)들을 연결하는 버스는 워드라인(wordline)으로 불린다. 기입 혹은 판독을 위해, 어레이 내에서 특정한 셀을 억세스하기 위해서, 그것의 패스 트랜지스터에 연결된 워드라인은 패스 트랜지스터들을 턴 온(turn on)시키도록 활성화된다.
도 1B의 셀은 8 트랜지스터(8T) SRAM 셀로 불리며, 데이타 비트 상태를 저장하기 위한 한 쌍의 교차 연결된 인버터들과, 교차 연결된 인버터들의 출력 노드들 및 한 쌍의 비트라인들 사이에 직렬인 한 쌍의 2 트랜지스터들을 포함한다. 인버터의 출력 및 비트라인 사이에 직렬인 2 트랜지스터들은 또한 X-패스 트랜지스터 및 Y-패스 트랜지스터로 불린다. X-패스 트랜지스터들은 X-어드레스(address) 드라이브(drive)로 불리며 X-방향으로 연장되는 로(row) 선택 버스에 연결된 게이트들을 구비하고, Y-패스 트랜지스터들은 Y-어드레스 드라이브로 불리며 Y-방향으로 연장되는 컬럼(column) 선택 버스에 연결된 게이트들을 구비한다. 판독 혹은 기입을 위해, 어레이 내에서 셀을 억세스하기 위해서, X-어드레스 및 Y-어드레스 드라이브들은 ON 상태로 되어야 한다.
스태틱 랜덤 억세스 메모리(SRAM) 셀의 DC 특성들은 세 개의 매개변수들-판독 전류, 비트라인 기입 전압(예를 들면, 트립 전압 : trip voltage), 및 스태틱 노이즈 마진(static noise margin)에 의해 결정된다. 스태틱 노이즈 마진은 판독 동작 동안 회로 내의 노이즈에 대한 셀 안정도를 나타낸다. 상대적으로 높은 노이즈 마진은 스태틱 랜덤 억세스 메모리 셀의 바람직한 특성이 된다. 그러나, 일반적으로 1 볼트 혹은 그 이하의 공급 전압을 갖는 저 전압/전력 디바이스들에서는, 셀 내의 트랜지스터들의 임계 전압들이 트랜지스터에 대한 구동 전류가 일정한 레벨을 유지하도록 낮게 유지되기 때문에 우수한 스태틱 노이즈 마진을 얻는 것이 어렵다.
스태틱 노이즈 마진은 셀의 베타(beta) 비율을 증가시키는 것에 의해 증가될 수 있다. 6T 셀에 대한 베타 비율은 트랜지스터들이 동일한 임계 전압을 가질 때 패스 트랜지스터의 구동 전류들에 대한 드라이버(풀-다운 : pull-down) 트랜지스터의 구동 전류들의 비율로서 정의된다. 8T 셀에 대한 베타 비율은, 직렬 결합의 X-패스 및 Y-패스 트랜지스터들의 구동 전류에 대한 드라이버 트랜지스터의 구동 전류의 비율로서 정의된다. 6T셀에 대한 베타 비율은, 또한 트랜지스터들이 동일한 게이트 길이 및 임계 전압을 가진다면 드라이버 및 패스 트랜지스터들의 폭 비율과 동일하다.
높은 베타 비율의 단점은 베타 비율의 증가로 인해 셀에 대한 비트라인 기입전압이 낮아져서 셀로의 기입을 어렵게 하는 것이다. 상기의 문제점은 공급 전압 Vcc가 낮은 전압 및 낮은 전력 인가로 감소될 때 더 심해진다. 일반적으로, 1.5 V이하의 전압을 낮은 전압 실행이라 간주한다. 그러므로, 기입 능력에 악영향을 미치지 않고 메모리 셀의 베타 비율을 증가시키는 것이 요구된다.
전술한 바로부터, 메모리 셀의 기입 능력에 악영향을 미치지 않으며 스태틱 노이즈 마진이 증가된 메모리 셀에 대한 요구의 발생이 인식되었다는 것에 주목하자. 본 발명에 따른, 저 전압, 저 전력 SRAM 셀은 종래의 SRAM 셀 설계들과 관련된 단점들 및 문제점들을 실질적으로 제거하거나 감소시키도록 제공된다..
본 발명의 실시예에 따라서, 제1 인버터 출력 노드와 Vcc 혹은 공급 노드 사이에 연결된 제1 풀-업(pull-up) 트랜지스터와, 제1 인버터 출력 노드와 Vss 혹은 접지 노드 사이에 연결된 제1 풀-다운 트랜지스터를 구비하는 제1 인버터를 포함하는 10 트랜지스터(10T) 저 전압, 저 전력 스태틱 랜덤 액세스 메모리 셀이 제공된다. 일반적인 트랜지스터는 최소한 세 개의 단자들, 즉 소스, 드레인, 게이트를 가진다. 트랜지스터가 두개의 노드들 사이에 연결될 때, 이것은 트랜지스터 소스 단자가 노드들 중 하나에 연결되고 트랜지스터 드레인 단자가 다른 노드와 연결되는 것을 의미한다. 셀은 또한 제1 인버터의 출력 노드와 제1 패스 노드 사이에 연결된 제1 패스 트랜지스터를 구비한다. 제1 비트라인 선택 트랜지스터는 제1 패스 노드와 제1 비트라인 사이에 연결된다. 제1 기입 패스 트랜지스터는 또한 제1 패스 노드와 제1 인버터의 출력 노드 사이에 제1 패스 트랜지스터와 병렬로 연결된다.
셀은 또한 제2 인버터 출력 노드와 Vcc 사이에 연결된 제2 풀-업 트랜지스터, 및 제2 인버터 출력 노드와 Vss 사이에 연결된 제2 풀-다운 트랜지스터를 구비하는 제2 인버터를 포함한다. 제2 패스 트랜지스터는 제2 인버터 출력 노드와 제2 패스 노드 사이에 연결된다. 제2 비트라인 선택 트랜지스터는 제2 패스 노드와 비트라인 바(bar)로 불리는 제2 비트라인 사이에 연결된다. 제2 기입 패스 트랜지스터는 또한 제2 패스 노드와 제2 인버터 출력 노드 사이에 제2 패스 트랜지스터와 병렬로 연결된다. 제1 및 제2 인버터들은 제1 인버터의 출력을 제2 인버터의 입력과 연결하고 제2 인버터의 출력을 제1 인버터의 입력과 연결하는 것에 의해 교차 연결된다. 셀을 억세스하기 위해서, 비트라인 선택 트랜지스터들은 ON 상태로 된다. 판독 동작 동안에는 단지 패스 트랜지스터들만이 ON 상태로 되고 기입 패스 트랜지스터들은 OFF 상태가 유지되는 반면, 기입 동작 동안에는 패스 및 기입 패스 트랜지스터들이 ON 상태로 된다.
본 발명은 종래의 스태틱 랜덤 억세스 메모리 셀 디바이스들 이상의 다양한 기술적인 이점들을 제공한다. 예를 들면, 한 기술적인 이점은 SRAM의 DC 특성들을 변경하기 위해 특별한 기입 패스 트랜지스터를 사용하는 것이다. 패스 트랜지스터에 대해 더 좁은 폭을 선택하고 판독 동안 기입 패스 트랜지스터를 OFF 상태로 유지하는 것에 의해, 높은 베타 비율이 이루어져 셀에 대한 스태틱 노이즈 마진의 증가를 제공한다. 기입 패스 트랜지스터 폭을 더 넓게 설계하고 기입 동안에 패스 및 기입 패스 트랜지스터 모두를 ON 상태로 하는 것에 의해 , 셀의 베타 비율은 기입 동작 동안에 상당히 감소되므로, 셀로의 기입은 더 쉬워질 것이다. 만약 기입 패스 트랜지스터 폭이 패스 트랜지스터의 폭보다 상당히 더 크다면, 패스 트랜지스터는 기입 동작 동안에 ON 상태로 될 필요가 없을 것이다. 그러므로, 패스 트랜지스터는 판독 동작에 이용될 수 있고 기입 패스 트랜지스터는 기입 동작에 이용될 수 있다.
워드라인이 ON 상태로 되어 그 워드라인 상의 모든 셀들이 활성화되는 6T SRAM 어레이와는 달리, 10T 셀에서는 단지 어드레스된 셀만이 활성화되어, 셀을 억세스하는데 관련된 전력 손실을 감소시킨다. 셀의 활성화는 셀을 통해 비트라인으로부터 Vss로 전류가 흐르도록 한다. 활성화된 셀들의 수의 감소는 메모리의 전력소비를 감소시킬 것이다. 일반적으로, 어레이 내의 10T 셀에서, 비트라인 선택 트랜지스터들의 게이트들은 Y-어드레스 드라이브와 패스 트랜지스터들의 게이트들에 연결되고, 기입 패스 트랜지스터들은 그들의 신호를 X-어드레스 신호로부터 얻는다.
1) 비트라인 선택 트랜지스터들이 ON 상태로 되고 2) 패스 트랜지스터들 및 혹은 기입 패스 트랜지스터들이 ON 상태로 될 때만 셀 내에 전류가 흐를 것이다.
이것은 언제라도 어드레스된 셀에 발생할 수 있으므로, 전력 손실은 감소될 것이다. 상기 10T 셀 어레이에 대한 논의에서, 데이타는 단지 하나의 비트로 구성된다고 가정한다. 그러나, 어드레스마다 n 비트들로 구성된 데이타의 경우에서, 보편적으로, n 셀들이 판독 혹은 기입 동작 동안에 임의의 어드레스에 대해 활성화된다. 다음의 도면, 기술, 및 특허청구의 범위로써 본 기술에 숙련된 자에게는 다른 예들이 쉽게 명백해질 것이다.
도 2는 10 트랜지스터 저 전압, 저 전력 SRAM 메모리 셀(10)의 간단한 개략도이다. 저 전압, 저 전력 SRAM 셀(10)은 공급 전압 노드 Vcc의 하이 엔드(high end)와 제1 인버터 출력 노드(13) 사이에 제1 풀-업 트랜지스터(14)를 구비하는 제1 인버터를 포함한다. 제1 인버터(12)는 또한 출력 노드(13)와 공급 전압 노드 Vss의 로 엔드(low end) 사이에 연결된 제1 풀-다운 트랜지스터(16)를 구비한다. SRAM 셀(10)은 또한 제2 풀-업 트랜지스터(20) 및 제2 풀-다운 트랜지스터(22)를 구비하는 제2 인버터(18)를 포함한다. 제1 풀-업 트랜지스터(20)는 Vcc와 제2 인버터(18)의 출력 노드(17) 사이에 연결된다. 제2 풀-다운 트랜지스터는 출력 노드(17)와 Vss 사이에 연결된다. 두개의 인버터들은 교차 연결, 즉 제1 인버터(12)의 출력 노드(13)가 제2 인버터(18)의 입력 노드(15)에 연결되고 제2 인버터(18)의 출력 노드(17)가 제1 인버터(12)의 입력 노드(19)에 연결된다.
제1 패스 트랜지스터(24)는 제1 인버터(12)의 출력 노드(13)와 제1 패스 노드(35) 사이에 연결된다. 제1 비트라인 선택 트랜지스터(28)는 제1 패스 노드(35)와 제1 비트라인(BITLINE : 36) 사이에 배치된다. 제1 기입 패스 트랜지스터(32)는 또한 제1 패스 노드(35)와 제1 인버터(12)의 출력 노드(13) 사이에 연결된다. 셀은 또한 제2 인버터(18)의 출력 노드(17)와 제2 패스 노드(37) 사이에 연결된 제2 패스 트랜지스터(26)를 포함한다. 제2 비트라인 선택 트랜지스터(30)는 제2 패스 노드(37)와 제2 비트라인(또한 '비트라인 바"라함)(38) 사이에 배치된다. 제2 기입 패스 트랜지스터(34)는 또한 제2 패스 노드(37)와 제2 인버터(18)의 출력 노드(17) 사이에 연결된다.
SRAM 어레이에서, 패스 트랜지스터들(24, 26)의 게이트들은 워드라인(WL)으로 불리는 버스에 연결되고, 기입 패스 트랜지스터들(32, 34)의 게이트들은 기입 워드라인(WRITE WL)으로 불리는 버스에 연결되며, 비트라인 선택 트랜지스터들(28, 30)의 게이트들은 비트라인 선택 트랜지스터 라인(BLSTL)으로 불리는 버스에 연결된다. 보편적으로, 워드라인 및 기입 워드라인의 신호는 X-어드레스, 혹은 로(row) 선택으로부터 얻어지고, 비트라인 선택 트랜지스터 라인의 신호는 Y-어드레스, 혹은 컬럼(column) 선택으로부터 얻어진다. 비트라인 선택 트랜지스터 라인은 워드라인 및 기입 워드라인 버스들에 수직으로 동작한다. 즉, 만약 워드라인 및 기입 워드라인 버스들이 X-방향으로 연장된다면, 비트라인 선택 트랜지스터 라인은 Y-방향으로 연장될 것이다. 비트라인 및 비트라인 바 버스들은 또한 Y-방향으로 연장될 것이다.
양호한 실시예에서, 풀-다운 트랜지스터들은 n-채널 구성을 가지고 또한 n-채널 구성의 패스 트랜지스터들의 두 배의 폭을 가진다. 풀-업 트랜지스터들은 p-채널 구성을 가지고 패스 트랜지스터들의 1에서 1.5배 정도의 폭들을 갖는다. n-채널 구성을 갖는 비트라인 선택 트랜지스터들의 폭은 패스 트랜지스터들의 폭에 약 4배이고 n-채널 구성을 갖는 기입 패스 트랜지스터들의 폭은 패스 트랜지스터들의 폭에 약 1.5배이다. 트랜지스터들은 또한 상이한 임계 전압들을 갖는다. 패스 트랜지스터들의 임계 전압에 비해 더 낮은 비트라인 선택 트랜지스터들의 임계 전압은 셀의 판독 전류를 증가시킬 것이 예상되어 셀로의 기입을 쉽게 한다.
도 2에 도시된 상기의 실시예에서, 비트라인 선택 트랜지스터와 비트라인과 인버터의 출력 노드 사이에 배치된 병렬 연결된 패스 및 기입 트랜지스터들의 순서는 반대로 될 수 있다. SRAM 셀은 제1 인버터(12)의 출력 노드(13)와 제1 패스 노드(35)의 사이에 연결된 제1 비트라인 선택 트랜지스터(28)를 구비할 수 있다. 병렬 연결된 제1 패스 트랜지스터(24) 및 제1 기입 패스 트랜지스터(32)는 제1 패스 노드(35)와 제1 비트라인(36) 사이에 연결된다. 제2 비트라인 선택 트랜지스터(30)는 제2 인버터(18)의 출력 노드와 제2 패스 노드(37) 사이에 연결된다. 병렬 연결된 제2 패스 트랜지스터(26) 및 제2 기입 패스 트랜지스터(34)는 제2 패스 노드(37)와 제2 비트라인(38) 사이에 연결된다.
도 3은 저 전압, 저 전력 SRAM 셀(10)의 또 다른 실시예를 도시하는 간단한 개략도이다. 상기의 셀은 한 쌍의 교차 연결된 인버터들(12, 18)을 포함한다. 본 실시예에서, 제1 패스 트랜지스터(24)는 제1 인버터(12)의 출력 노드(13)와 제1 비트라인(36) 사이에 직접 연결되고, 제2 패스 트랜지스터(26)는 제2 인버터(18)의 출력 노드(17)와 제2 비트라인(38) 사이에 직접 연결된다. 제1 기입 패스 트랜지스터(32) 및 제1 비트라인 선택 트랜지스터(28)의 직렬 연결은 또한 제1 인버터(12)의 출력 노드(13)와 제1 비트라인(36) 사이에 연결된다. 또한, 제2 기입 패스 트랜지스터(34) 및 제2 비트라인 선택 트랜지스터(30)의 직렬 연결은 제2 인버터(18)의 출력 노드(17)와 제2 비트라인(38) 사이에 배치된다. 본 실시예에서, 판독 동작은 패스 트랜지스터들을 ON 상태로 하는 것에 의해 행해지고, 기입 동작은 기입 패스 트랜지스터들 및 비트라인 선택 트랜지스터들을 ON 상태로 하는 것에 의해 행해진다. 선택적으로, 기입 동작 동안에 패스 트랜지스터들은 또한 기입을 쉽게하기 위해 ON 상태로 될 수 있을 것이다.
제2 실시예를 언급하면, 비트라인 선택 트랜지스터들 및 기입 패스 트랜지스터들의 순서는 반대로 될 수 있다. SRAM 셀(10)은 제1 비트라인(36)과 제1 패스 노드(35)에 연결된 제1 기입 패스 트랜지스터(32), 및 제1 패스 노드(35)와 제1 인버터(12)의 출력 노드(13)에 연결된 제1 비트라인 선택 트랜지스터(28)를 구비할 수 있다. 유사하게, 제2 기입 패스 트랜지스터(34)는 제2 비트라인(38)과 제2 패스 노드(37)에 연결될 수 있고, 제2 비트라인 선택 트랜지스터(30)는 제2 패스 노드(37)와 제2 인버터(18)의 제2 출력 노드(17)에 연결될 수 있다.
상기의 실시예에서, 인버터들 내의 풀-업 및 풀-다운 트랜지스터들은 각각 p-채널 및 n-채널 구성을 가진다. 그러나, 4개의 트랜지스터가 두개의 저항기 셀로 대체되는 것과 같이 풀-업 트랜지스터는 저항기에 의해 대체될 수 있다. 풀-업 트랜지스터는 다른 트랜지스터들과 함께 기판에 조립될 수 있으며 혹은 박막 다결정 실리콘 재료(TFT)로 형성될 수 있다. 상기의 기판은 단일 결정 벌크(bulk) 실리콘, 절연체상의 실리콘 등이 될 수 있다.
따라서, 본 발명에 따른, 전술한 이점들을 만족시키는 저 전압, 저 전력 스태틱 랜덤 억세스 메모리 셀의 제공이 명백해진다. 본 발명이 상세히 기술되었지만, 여기에 다양한 변화, 대체, 및 변경이 가해질 수 있다는 것이 이해될 것이다. 예를 들면, 트랜지스터들 사이에 직접 연결들이 도시되었으나, 이 트랜지스터들은 하나 혹은 그 이상의 저항기들, 커패시터들, 및/또는 인덕터들과 같은 중간 구성소자에 의해 서로 연결 수 있으며 여전히 실질적으로 유사한 동작 성능을 제공할 것이다. 다른 예들은 본 기술분야에 숙련된 자에 의해 쉽게 확인될 수 있으며 다음의 특허 청구의 범위에 정의된 바의 본 발명의 본질 및 범위로부터 벗어나지 않고 실현될 수 있을 것이다.
도 1A는 6 트랜지스터 스태틱 랜덤 억세스 메모리 셀의 간단한 개략도.
도 1B는 8 트랜지스터 스태틱 랜덤 억세스 메모리 셀의 간단한 개략도.
도 2는 저 전압, 저 전력 스태틱 랜덤 억세스 메모리 셀의 간단한 개략도.
도 3은 저 전압, 저 전력 스태틱 랜덤 억세스 메모리 셀의 다른 실시예의 간단한 개략도.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : 저 전압, 저 전력 SRAM 메모리 셀
12 : 제1 인버터
13 : 제1 인버터 출력 노드
14 : 제1 풀-업 트랜지스터
15 : 제2 인버터 입력 노드
16 : 제1 풀-다운 트랜지스터
17 : 제2 인버터 출력 노드
18 : 제2 인버터
19 : 제1 인버터 입력 노드
20 : 제2 풀-업 트랜지스터
22 : 제2 풀-다운 트랜지스터
24 : 제1 패스 트랜지스터
26 : 제2 패스 트랜지스터
28 : 제1 비트라인 선택 트랜지스터
30 : 제2 비트라인 선택 트랜지스터
32 : 제1 기입 패스 트랜지스터
34 : 제2 기입 패스 트랜지스터
35 : 제1 패스 노드
36 : 제1 비트라인
37 : 제2 패스 노드
38 : 제2 비트라인
Claims (30)
- SRAM(static random access memory)셀에 있어서,제1 및 제2 교차 연결된 인버터들로서, 상기 제1 인버터의 제1 출력 노드를 포함하는 상기 제1 인버터 및 상기 제2 인버터의 제2 출력 노드를 포함하는 상기 제2 인버터 ,상기 제1 인버터의 상기 출력 노드와 제1 패스 노드 사이에 연결된 제1 패스 트랜지스터 ,상기 제1 패스 노드와 제1 비트라인 사이에 연결된 제1 비트라인 선택 트랜지스터 ,상기 제1 인버터의 상기 출력 노드와 상기 제1 패스 노드 사이에 연결된 제1 기입 패스 트랜지스터 ,상기 제2 인버터의 상기 출력 노드와 제2 패스 노드 사이에 연결된 제2 패스 트랜지스터 ,상기 제2 패스 노드와 제2 비트라인 사이에 연결된 제2 비트라인 선택 트랜지스터 , 및상기 제2 인버터의 상기 출력 노드와 상기 제2 패스 노드 사이에 연결된 제2 기입 패스 트랜지스터를 포함하는 것을 특징으로 하는 SRAM 셀.
- 제1항에 있어서, 상기 제1 인버터는 제1 풀-업 트랜지스터 및 제1 풀-다운 트랜지스터를 포함하고 상기 제2 인버터는 제2 풀-업 트랜지스터 및 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SRAM 셀.
- 제1항에 있어서 , 상기 제1 인버터는 p-채널 제1 풀-업 트랜지스터 및 n-채널 제1 풀-다운 트랜지스터를 포함하고 상기 제2 인버터는 p-채널 제2 풀-업 트랜지스터 및 n-채널 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SRAM 셀.
- 제1항에 있어서, 상기 제1 및 제2 패스 트랜지스터들, 상기 제1 및 제2 비트라인 선택 트랜지스터들, 및 상기 제1 및 제2 기입 패스 트랜지스터들은 n-채널인 것을 특징으로 하는 SRAM 셀.
- 제1항에 있어서, 상기 제1 기입 패스 트랜지스터는 상기 제1 패스 트랜지스터보다 0.5배 이상의 폭을 갖고 상기 제2 기입 패스 트랜지스터는 상기 제2 패스 트랜지스터보다 0.5배 이상의 폭을 가지는 것을 특징으로 하는 SRAM 셀.
- 제1항에 있어서, 상기 셀은 1.5 볼트 이하의 공급 전압 레벨을 갖는 저 전압, 혹은 저 전력 인가에 사용되는 것을 특징으로 하는 SRAM 셀.
- 제1항에 있어서, 상기 제1 및 제2 패스 트랜지스터들은 p-채널 구성을 갖는 것을 특징으로 하는 SRAM 셀.
- 제1항에 있어서, 상기 제1 및 제2 기입 패스 트랜지스터들은 p-채널 구성을 갖는 것을 특징으로 하는 SRAM 셀.
- 제1항에 있어서, 상기 제1 및 제2 비트라인 선택 트랜지스터들은 p-채널 구성을 갖는 것을 특징으로 하는 SRAM 셀.
- SRAM 셀에 있어서,제1 및 제2 교차 연결된 인버터들로서, 상기 제1 인버터의 제1 출력 노드를 포함하는 상기 제1 인버터 및 상기 제2 인버터의 제2 출력 노드를 포함하는 상기 제2 인버터,상기 제1 인버터의 상기 출력 노드와 제1 비트라인 사이에 연결된 제1 패스 트랜지스터,상기 제1 비트라인과 제1 패스 노드 사이에 연결된 제1 비트라인 선택 트랜지스터,상기 제1 인버터의 상기 출력 노드와 상기 제1 패스 노드 사이에 연결된 제1 기입 패스 트랜지스터,상기 제2 인버터의 상기 출력 노드와 제2 비트라인 사이에 연결된 제2 패스 트랜지스터,상기 제2 비트라인과 제2 패스 노드 사이에 연결된 제2 비트라인 선택 트랜지스터, 및상기 제2 인버터의 상기 출력 노드와 상기 제2 패스 노드 사이에 연결된 제2 기입 패스 트랜지스터를 포함하는 것을 특징으로 하는 SRAM 셀.
- 제10항에 있어서, 상기 제1 인버터는 제1 풀-업 트랜지스터 및 제1 풀-다운 트랜지스터를 포함하고 상기 제2 인버터는 제2 풀-업 트랜지스터 및 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SRAM 셀.
- 제10항에 있어서, 상기 제1 인버터는 p-채널 제1 풀-업 트랜지스터 및 n-채널 제1 풀-다운 트랜지스터를 포함하고 상기 제2 인버터는 p-채널 제2 풀-업 트랜지스터 및 n-채널 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SRAM 셀.
- 제10항에 있어서, 상기 제1 및 제2 패스 트랜지스터들, 상기 제1 및 제2 비트라인 선택 트랜지스터들, 상기 제1 및 제2 기입 패스 트랜지스터들은 n-채널 구성을 갖는 것을 특징으로 하는 SRAM 셀.
- 제10항에 있어서, 상기 제1 기입 패스 트랜지스터 및 상기 제1 비트라인 선택 트랜지스터는 상기 제1 패스 트랜지스터보다 더 큰 폭을 갖고, 상기 제2 기입 패스 트랜지스터 및 상기 제2 비트라인 선택 트랜지스터는 상기 제2 패스 트랜지스터보다 더 큰 폭을 갖는 것을 특징으로 하는 SRAM 셀.
- 제10항에 있어서, 상기 셀은 1.5 볼트 이하의 공급 전압 레벨을 갖는 저 전압 혹은 저 전력 인가에 사용되는 것을 특징으로 하는 SRAM 셀.
- 제10항에 있어서, 상기 제1 및 제2 패스 트랜지스터들은 p-채널 구성을 갖는 것을 특징으로 하는 SRAM 셀.
- 제10항에 있어서, 상기 제1 및 제2 기입 패스 트랜지스터들은 p-채널 구성을 갖는 것을 특징으로 하는 SRAM 셀.
- 제10항에 있어서, 상기 제1 및 제2 비트라인 선택 트랜지스터들은 p-채널 구성을 갖는 것을 특징으로 하는 SRAM 셀.
- 저 전력 스태틱 랜덤 억세스 메모리(SRAM) 셀을 동작시키는 방법에 있어서,판독 동작을 위해 메모리내의 복수의 셀들과 연관된 워드라인 신호를 어서트(assert )하는 단계,상기 판독 동작을 위해 상기 복수의 셀들 중 제1 셀과 연관된 비트라인 선택 신호를 어서트해서 상기 복수의 셀들 중 임의의 다른 셀은 활성화(activate)되지 않고 상기 복수의 셀들 중 상기 제1 셀은 활성화되는 단계,상기 복수의 셀들과 연관된 기입 워드라인 신호를 디어서트(deassert)시켜, 상기 복수의 셀들 중 상기 제1 셀의 스태틱 노이즈 마진(static noise margin)을 증가시키는 단계를 포함하는 것을 특징으로 하는 저 전력 스태틱 랜덤 억세스 메모리 셀을 동작시키는 방법.
- 제19항에 있어서,기입 동작을 위해 상기 워드라인 신호를 어서트하는 단계, 및상기 기입 동작을 위해 상기 기입 워드라인 신호를 어서트하는 단계-상기 기입 워드라인 신호는 상기 복수의 셀들 중 상기 제1 셀의 베타(beta) 비율을 낮추어서, 상기 기입 동작을 향상시킴-,를 더 포함하는 것을 특징으로 하는 저 전력 스태틱 랜덤 억세스 메모리 셀을 동작시키는 방법.
- 제19항에 있어서,상기 기입 동작을 위해 상기 기입 워드라인 신호를 어서트하는 단계-상기 기입 워드라인 신호는 상기 복수의 셀들 중 상기 제1 셀의 베타 비율을 낮추어서, 상기 기입 동작을 향상시킴-를 더 포함하는 것을 특징으로 하는 저 전력 스태틱 랜덤 억세스 메모리 셀을 동작시키는 방법.
- SRAM 셀에 있어서,제1 및 제2 교차 연결된 인버터들로서, 상기 제1 인버터의 제1 출력 노드를 포함하는 상기 제1 인버터 및 상기 제2 인버터의 제2 출력 노드를 포함하는 상기 제2 인버터,상기 제1 인버터의 상기 출력 노드와 제1 패스 노드 사이에 연결된 제1 비트라인 선택 트랜지스터,상기 제1 패스 노드와 제1 비트라인 사이에 연결된 제1 패스 트랜지스터,상기 제1 비트라인과 상기 제1 패스 노드 사이에 연결된 제1 기입 패스 트랜지스터,상기 제2 인버터의 상기 출력 노드와 제2 패스 노드 사이에 연결된 제2 비트라인 선택 트랜지스터,상기 제2 패스 노드와 제2 비트라인 사이에 연결된 제2 패스 트랜지스터, 및상기 제2 비트라인과 상기 제2 패스 노드 사이에 연결된 제2 기입 패스 트랜지스터를 포함하는 것을 특징으로 하는 SRAM 셀.
- 제22항에 있어서, 상기 제1 인버터는 제1 풀-업 트랜지스터 및 제1 풀-다운 트랜지스터를 포함하고 상기 제2 인버터는 제2 풀-업 트랜지스터 및 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SRAM 셀.
- 제22항에 있어서, 상기 제1 인버터는 p-채널 제1 풀-업 트랜지스터 및 n-채널 제1 풀-다운 트랜지스터를 포함하고 상기 제2 인버터는 p-채널 제2 풀-업 트랜지스터 및 n-채널 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SRAM 셀.
- 제22항에 있어서, 상기 제1 및 제2 패스 트랜지스터들, 상기 제1 및 제2 비트라인 선택 트랜지스터들, 및 상기 제1 및 제2 기입 패스 트랜지스터들은 n-채널인 것을 특징으로 하는 SRAM 셀.
- 제22항에 있어서, 상기 제1 기입 패스 트랜지스터는 상기 제1 패스 트랜지스터의 0.5배 이상의 폭을 갖고 상기 제2 기입 패스 트랜지스터는 상기 제2 패스 트랜지스터의 0.5배 이상의 폭을 갖는 것을 특징으로 하는 SRAM 셀.
- 제22항에 있어서, 상기 셀은 1.5 볼트 이하의 공급 전압 레벨을 갖는 저 전압 혹은 저 전력 인가에 사용되는 것을 특징으로 하는 SRAM 셀.
- 제22항에 있어서, 상기 제1 및 제2 패스 트랜지스터들은 p-채널 구성을 갖는 것을 특징으로 하는 SRAM 셀.
- 제22항에 있어서, 상기 제1 및 제2 기입 패스 트랜지스터들은 p-채널 구성을 갖는 것을 특징으로 하는 SRAM 셀.
- 제22항에 있어서, 상기 제1 및 제2 비트라인 선택 트랜지스터들은 p-채널 구성을 갖는 것을 특징으로 하는 SRAM 셀.
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