KR970071827A - 저 전압, 저 전력 스태틱 랜덤 억세스 메모리 셀 - Google Patents

저 전압, 저 전력 스태틱 랜덤 억세스 메모리 셀 Download PDF

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Abstract

10트랜지스터 저 전압, 저 전력 스태틱 랜덤 억세스 메모리 셀(10)은 제2인버터(18)에 교차 연결된 제1인버터(12)를 포함한다. 제1패스 트랜지스터(24)와 제1비트라인 선택 트랜지스터(28)의 직렬 접속은 제1인버터(12)의 출력 노드(13)과 제1비트라인(36)사이에 연결된다. 제1기입 패스 트랜지스터(32)는 제1패스 트랜지스터(24)와 병렬로 배치된다. 제2패스 트랜지스터(26)과 제2비트라인 선택 트랜지스터(30)의 직렬 접속은 제2인버터(18)의 출력 노드와 제2비트라인(38)사이에 연결된다. 제2기입 패스 트랜지스터(34)는 제2패스 트랜지스터(25)과 병렬로 배치된다.

Description

저 전압 저 전력 스태택 랜덤 억세스 메모리 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 저 전압, 저 전력 스태택 랜덤 억세스 메모리 셀의 간단한 개략도.

Claims (30)

  1. SRAM(스태택 랜덤 억세스 메모리:static random access memory)셀에 있어서, 제1 및 제2교차 연결된 인버터들로서, 상기 제1인버터(inverter)의 제1출력 노드(node)를 포함하는 상기 제1인버터 및 상기 제2인버터의 제2출력 노드를 포함하는 상기 제2인버터, 상기 제1인버터의 상기 출력 노드와 제1패스(pass)노드 사이에 연결된 제1패스 트랜지스터, 상기 제1패스 노드와 제1비트라인 사이에 연결된 제1비트라인 선택 트랜지스터, 상기 제1인버터의 상기 출력 노드와 상기 제1패스 노드 사이에 연결된 제1기입 패스 트랜지스터, 상기 제2인버터의 상기 출력 노드와 제2패스 노드 사이에 연결된 제2패스 트랜지스터, 상기 제2패스 노드와 제2비트라인 사이에 연결된 제2비트라인 선택 트랜지스터, 및 상기 제2인버터의 상기 출력 노드와 상기 제2패스 노드사이에 연결된 제2기입 패스 트랜지스터를 포함하는 것을 특징으로 하는 SRAM셀.
  2. 제1항에 있어서, 상기 제1인버터는 제1풀-업 트랜지스터 및 제1풀-다운 트랜지스터를 포함하고 상기 제2인버터는 제2풀-업 트랜지스터 및 제2풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SARM 셀.
  3. 제1항에 있어서, 상기 제1인버터는 P-채널 제1풀-업 트랜지스터 및 N-채널 제1풀-다운 트랜지스터를 포함하고 상기 제2인버터는 P-채널 제2풀-업 트랜지스터 및 n-채널 제2풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SARM 셀.
  4. 제1항에 있어서, 상기 제1 및 제2패스 트랜지스터들, 상기 제1 및 제2비트라인 선택 트랜지스터들, 및 상기 제1 및 제2기입 패스 트랜지스터들은 n-채널들인 것을 특징으로 하는 SRAM 셀.
  5. 제1항에 있어서, 상기 제1기입 패스 트랜지스터는 상기 제1패스 트랜지스터보다 0.5배 이상의 폭을 갖고 상기 제2기입 패스 트랜지스터는 상기 제2패스 트랜지스터보다 0.5배 이상의 폭을 가지는 것을 특징으로 하는 SRAM 셀.
  6. 제1항에 있어서, 상기 셀은 1.5볼트 이하의 공급 전압 레벨을 갖는 저 전압, 혹은 저 전력 인가에 사용되는 것을 특징으로 하는 SRAM 셀.
  7. 제1항에 있어서, 상기 제1 및 제2패스 트랜지스터들은 p-채널 구성들을 갖는 것을 특징으로 하는 SRAM 셀.
  8. 제1항에 있어서, 상기 제1 및 제2기입 패스 트랜지스터들은 p-채널 구성들을 갖는 것을 특징으로 하는 SRAM 셀.
  9. 제1항에 있어서, 상기 제1 및 제2비트라인 선택 트랜지스터들은 p-채널 구성들을 갖는 것을 특징으로 하는 SRAM 셀.
  10. SRAM셀에 있어서, 제1 및 제2교차 연결된 인버터들로서, 상기 제1인버터의 제1출력 노드를 포함하는 상기 제1인버터 및 상기 제2인버터의 제2출력 노드를 포함하는 상기 제2인버터, 상기 제1인버터의 상기 출력 노드와 제1비트라인 사이에 연결된 제1패스 트랜지스터, 상기 제1비트라인과 제1패스 노드 사이에 연결된 제1비트라인 선택 트랜지스터, 상기 제1인버터의 상기 출력 노드와 상기 제1패스 노드 사이에 연결된 제1기입 패스 트랜지스터, 상기 제2인버터의 상기 출력 노드와 제2비트라인 사이에 연결된 제2패스 트랜지스터, 상기 제2비트라인과 제2패스 노드 사이에 연결된 제2비트라인 선택 트랜지스터, 및 상기 제2인버터의 상기 출력 노드와 상기 제2패스 노드 사이에 연결된 제2기입 패스 트랜지스터를 포함하는 것을 특징으로 하는 SRAM셀.
  11. 제10항에 있어서, 상기 제1인버터는 제1풀-업 트랜지스터 및 제1풀-다운 트랜지스터를 포함하고 상기 제2인버터는 제2풀-업 트랜지스터 및 제2풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SARM 셀.
  12. 제10항에 있어서, 상기 제1인버터는 P-채널 제1풀-업 트랜지스터 및 n-채널 제1풀-다운 트랜지스터를 포함하고 상기 제2인버터는 P-채널 제2풀-업 트랜지스터 및 n-채널 제2풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SARM 셀.
  13. 제10항에 있어서, 상기 제1 및 제2패스 트랜지스터들, 상기 제1 및 제2비트라인 선택 트랜지스터들, 및 상기 제1 및 제2기입 패스 트랜지스터들은 n-채널 구성들을 갖는 것을 특징으로 하는 SRAM 셀.
  14. 제10항에 있어서, 상기 제1기입 패스 트랜지스터는 및 상기 제1비트라인 선택 트랜지스터는 상기 제1패스 트랜지스터보다 더 큰 폭들을 갖고 상기 제2비트라인 선택 트랜지스터는 상기 제2패스 트랜지스터보다 더 큰 폭들을 갖는 것을 특징으로 하는 SRAM 셀.
  15. 제10항에 있어서, 상기 셀은 1.5볼트 이하의 공급 전압 레벨을 갖는 저 전압, 혹은 저 전력 인가에 사용되는 것을 특징으로 하는 SRAM 셀.
  16. 제10항에 있어서, 상기 제1 및 제2패스 트랜지스터들은 p-채널 구성들을 갖는 것을 특징으로 하는 SRAM 셀.
  17. 제10항에 있어서, 상기 제1 및 제2기입 패스 트랜지스터들은 p-채널 구성들을 갖는 것을 특징으로 하는 SRAM 셀.
  18. 제10항에 있어서, 상기 제1 및 제2비트라인 선택 트랜지스터들은 p-채널 구성들을 갖는 것을 특징으로 하는 SRAM 셀.
  19. 저 전력 스태틱 랜덤 억세스 메모리 셀을 동작시키는 방법에 있어서, 판독 동작에서 메모리내의 복수의 셀들과 연관된 워드라인 신호를 어서트(assert)하는 단계, 상기 판독 동작을 위해 상기 복수의 셀들중 제1셀과 연관된 비트라인 선택신호를 어서트해서 상기 복수의 셀들중 임의의 다른 셀들을 활성화(activate)하지 않고 상기 복수의 셀들중 상기 제1셀의 활성화되는 단계, 상기 복수의 셀들중 상기 제1셀의 스태틱 노이즈 마진(static noise margin)을 증가시키기 위해 상기 복수의 셀들과 연관된 기입 워드라인 신호를 디어서트(deasert)하는 단계를 포함하는 것을 특징으로 하는 저 전력 스태틱 랜덤 억세스 메모리 셀을 동작시키는 방법.
  20. 제19항에 있어서, 기입 동작을 위해 상기 워드라인 신호를 어서트하는 단계, 상기 기입 동작을 위해 상기 기입 워드라인 신호를 어서트하여, 상기 기입 동작을 강화(enhance)하도록 상기 기입 워드라인 신호가 상기 복수의 셀들중 상기 제1셀의 베타(beta)비율을 낮추는 단계를 더 포함하는 것을 특징으로 하는 저 전력 스태틱 랜덤 억세스 메모리 셀을 동작시키는 방법.
  21. 상기19항에 있어서, 상기 기입 동작을 위해 상기 기입 워드라인 신호를 어서트하여, 상기 기입동작을 강화하도록 상기 기입 워드라인 신호가 상기 복수의 셀들중 상기 1셀의 베타 비율을 낮추는 단계를 더 포함하는 것을 특징으로 하는 저 전력 스태틱 랜덤 억세스 메모리 셀을 동작시키는 방법.
  22. SRAM셀에 있어서, 제1 및 제2교차 연결된 인버터들로서, 상기 제1인버터의 제1출력 노드를 포함하는 상기 제1인버터 및 상기 제2인버터의 제2출력 노드를 포함하는 상기 제2인버터, 상기 제1인버터의 상기 출력 노드와 제1패스노드사이에 연결된 제1비트라인선택 트랜지스터, 상기 제1패스노드와 제1비트라인 사이에 연결된 제1패스 트랜지스터, 상기 제1비트라인과 제1패스 노드 사이에 연결된 제1기입 패스 트랜지스터, 상기 제2인버터의 제2비트라인 사이에 연결된 제2비트 라인 선택 트랜지스터, 상기 제2패스노드와 제2비트라인 사이에 연결된 제2패스 트랜지스터, 및 상기 제2비트라인과 상기 제2패스 노드 사이에 연결된 제2기입 패스 트랜지스터를 포함하는 것을 특징으로 하는 SRAM셀.
  23. 제22항에 있어서, 상기 제1인버터는 제1풀-업 트랜지스터 및 제1풀-다운 트랜지스터를 포함하고 상기 제2인버터는 제2풀-업 트랜지스터 및 제2풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SARM 셀.
  24. 제22항에 있어서, 상기 제1인버터는 P-채널 제1풀-업 트랜지스터 및 n-채널 제1풀-다운 트랜지스터를 포함하고 상기 제2인버터는 P-채널 제2풀-업 트랜지스터 및 n-채널 제2풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 SARM 셀.
  25. 제22항에 있어서, 상기 제1 및 제2패스 트랜지스터들, 상기 제1 및 제2비트라인 선택 트랜지스터들, 및 상기 제1 및 제2기입 패스 트랜지스터들은 n-채널들인 것을 특징으로 하는 SRAM 셀.
  26. 제22항에 있어서, 상기 제1기입 패스 트랜지스터는 상기 제1패스 트랜지스터보다 0.5배 이상의 폭을 갖고 상기 제2기입 패스 트랜지스터는 상기 제2패스 트랜지스터보다 0.5배 이상의 폭을 가지는 것을 특징으로 하는 SRAM 셀.
  27. 제22항에 있어서, 상기 셀은 1.5볼트 이하의 공급 전압 레벨을 갖는 저 전압, 혹은 저 전력 인가에 사용되는 것을 특징으로 하는 SRAM 셀.
  28. 제22항에 있어서, 상기 제1 및 제2패스 트랜지스터들은 p-채널 구성들을 갖는 것을 특징으로 하는 SRAM 셀.
  29. 제22항에 있어서, 상기 제1 및 제2기입 패스 트랜지스터들은 p-채널 구성들을 갖는 것을 특징으로 하는 SRAM 셀.
  30. 제22항에 있어서, 상기 제1 및 제2비트라인 선택 트랜지스터들은 p-채널 구성들을 갖는 것을 특징으로 하는 SRAM 셀.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1087659C (zh) * 1997-10-05 2002-07-17 中国科学院大连化学物理研究所 己内酰胺加氢制六亚甲基亚胺催化剂及其应用
JP4895439B2 (ja) * 2001-06-28 2012-03-14 ルネサスエレクトロニクス株式会社 スタティック型メモリ
JP2006209877A (ja) 2005-01-28 2006-08-10 Nec Electronics Corp 半導体記憶装置
JP2007172715A (ja) * 2005-12-20 2007-07-05 Fujitsu Ltd 半導体記憶装置およびその制御方法
US7336533B2 (en) 2006-01-23 2008-02-26 Freescale Semiconductor, Inc. Electronic device and method for operating a memory circuit
US7675806B2 (en) 2006-05-17 2010-03-09 Freescale Semiconductor, Inc. Low voltage memory device and method thereof
US7471544B2 (en) * 2006-05-31 2008-12-30 Kabushiki Kaisha Toshiba Method and apparatus for avoiding cell data destruction caused by SRAM cell instability
US7489540B2 (en) 2007-05-22 2009-02-10 Freescale Semiconductor, Inc. Bitcell with variable-conductance transfer gate and method thereof
JP2010277634A (ja) 2009-05-28 2010-12-09 Toshiba Corp 半導体記憶装置
GB2510828B (en) 2013-02-13 2015-06-03 Surecore Ltd Single wordline low-power SRAM cells
US9799395B2 (en) * 2015-11-30 2017-10-24 Texas Instruments Incorporated Sense amplifier in low power and high performance SRAM
CN112687308A (zh) * 2020-12-29 2021-04-20 中国科学院上海微系统与信息技术研究所 低功耗静态随机存储器单元以及存储器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422857A (en) * 1989-11-21 1995-06-06 Matsushita Electric Industrial Co., Ltd. Semiconductor memory unit having overlapping addresses
KR960001866B1 (ko) * 1993-05-21 1996-02-06 현대전자산업주식회사 고속 비트라인 센싱 에스램

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KR100500072B1 (ko) 2005-09-12
EP0801397A2 (en) 1997-10-15
TW442790B (en) 2001-06-23

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