JP2006209877A - 半導体記憶装置 - Google Patents

Abstract

【課題】 従来のＳＲＡＭセルにおいては、通過トランジスタが２重に設けられているために、通過トランジスタ全体の能力が低下し、それに伴って書込みマージンも低下してしまう。
【解決手段】 ＳＲＡＭセル１は、インバータ１０，２０、Ｎ型ＦＥＴ３２，３４，３６，３８、ワード線４２，４４、ビット線４６，４８、および電圧印加回路５０，６０を備えている。電圧印加回路５０，６０は、ＳＲＡＭセル１の読出し動作時には、電圧Ｖ_ｄｄをそれぞれワード線４２，４４に与える。一方で、電圧印加回路５０，６０は、ＳＲＡＭセル１の書込み動作時には、電圧（Ｖ_ｄｄ＋α）をそれぞれワード線４２，４４に与える。ここで、α>０である。すなわち、ＳＲＡＭセル１は、書込み動作時にワード線４２，４４に与えられる電圧値が、読出し動作時のそれよりも高くなるように構成されている。
【選択図】 図１

Description

本発明は、半導体記憶装置に関する。

従来の半導体記憶装置としては、例えば特許文献１〜３に記載のものがある。特許文献１に記載の半導体記憶装置は、６個のトランジスタにより構成されたＳＲＡＭセルを備えている。すなわち、このＳＲＡＭセルは、ラッチ回路を構成する４個のトランジスタの他に、ラッチ回路とその両側のビット線それぞれとの間に設けられた２個の通過トランジスタを有している。

かかる構成の半導体記憶装置においては、１本のワード線によって複数のＳＲＡＭセルが制御されるため、あるワード線が選択されたときに、対象外のセルまでもが選択されてしまう。それにより、対象外のセルがそれに接続されるビット線をディスチャージするため、書込みおよび読込み動作時に、不必要なプリチャージとディスチャージが行われることになる。このことは、半導体記憶装置の消費電力の増大につながってしまう。

それに対して、特許文献２，３には、通過トランジスタが２重に設けられた構成の半導体記憶装置が開示されている。すなわち、ラッチ回路と各ビット線との間において２個の通過トランジスタが直列に接続されている。かかる構成の半導体記憶装置においては、それらの２個のトランジスタを別々のワード線によって制御することにより、対象のセルのみを選択することが可能となり、それにより消費電力の増大を抑えることができる。
特開平１１−７７７６号公報 特開平８−７５７４号公報 特開平１０−２７４７６号公報

ところで、ＳＲＡＭセルの書込みマージンを充分に確保するためには、通過トランジスタの能力（電流駆動能力）が、負荷トランジスタすなわちラッチ回路を構成するＰ型ＦＥＴ（電界効果トランジスタ）のそれよりも高くなるように設計しなければならない。しかしながら、特許文献２，３のＳＲＡＭセルにおいては、通過トランジスタが２重に設けられているために、通過トランジスタ全体の能力が低下し、それに伴って書込みマージンも低下してしまう。近年、電源電圧の低電圧化が益々求められているため、かかる書込みマージンの問題は重要視されている。

本発明による半導体記憶装置は、第１のインバータと、入力端および出力端がそれぞれ上記第１のインバータの出力端および入力端に接続された第２のインバータと、上記第１のインバータの上記出力端と第１のビット線との間の経路中に設けられた第１の通過トランジスタと、上記第２のインバータの上記出力端と第２のビット線との間の経路中に設けられた第２の通過トランジスタと、上記各通過トランジスタのゲートに接続されたワード線と、を有するＳＲＡＭセルを備える半導体記憶装置であって、上記ＳＲＡＭセルは、上記第１の通過トランジスタと上記第１のビット線との間の経路中に設けられた第３の通過トランジスタと、上記第２の通過トランジスタと上記第２のビット線との間の経路中に設けられた第４の通過トランジスタと、当該ＳＲＡＭセルの読出し動作時に第１の電圧値を上記ワード線に与えるとともに、当該ＳＲＡＭセルの書込み動作時に上記第１の電圧値よりも大きい第２の電圧値を上記ワード線に与える電圧印加手段とを、有することを特徴とする。

この半導体記憶装置においては、読出し動作時よりも大きな電圧を書込み動作時にワード線に印加する電圧印加手段がＳＲＡＭセルに設けられている。これにより、書込み時に通過トランジスタのゲートに高い電圧を与えることができるので、充分な書込みマージンを確保することができる。

本発明によれば、書込みマージンを充分に確保しつつ、低消費電力化を図ることのできる半導体記憶装置が実現される。

以下、図面を参照しつつ、本発明による半導体記憶装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置が備えるＳＲＡＭセルを示す回路構成図である。本実施形態に係る半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）であり、同図に示すＳＲＡＭセル１を複数含んで構成される。

ＳＲＡＭセル１は、インバータ１０，２０、Ｎ型ＦＥＴ（電界効果トランジスタ）３２，３４，３６，３８、ワード線４２，４４、ビット線４６，４８、および電圧印加回路５０，６０を備えている。インバータ１０，２０は、互いに交差結合されており、ラッチ回路を構成している。すなわち、インバータ１０（第１のインバータ）の出力端１０ａとインバータ２０（第２のインバータ）の入力端とが接続されているとともに、インバータ１０の入力端とインバータ２０の出力端２０ａとが接続されている。

インバータ１０は、Ｎ型ＦＥＴ１２（第１の駆動トランジスタ）およびＰ型ＦＥＴ１４（第１の負荷トランジスタ）により構成されている。同様に、インバータ２０は、Ｎ型ＦＥＴ２２（第２の駆動トランジスタ）およびＰ型ＦＥＴ２４（第２の負荷トランジスタ）により構成されている。ＦＥＴ１２，２２は駆動トランジスタとして機能し、ＦＥＴ１４，２４は負荷トランジスタとして機能する。また、ＦＥＴ１２，２２のソースには、電源電圧Ｖ_ｓｓが与えられている。一方、ＦＥＴ１４，２４のソースには、電源電圧Ｖ_ｃｃが与えられている。ここで、Ｖ_ｓｓ<Ｖ_ｃｃである。なお、Ｖ_ｓｓの値は例えば０Ｖ（接地電位）、Ｖ_ｃｃの値は例えば１．０Ｖに設定される。

インバータ１０の出力端１０ａとビット線４６（第１のビット線）との間の経路中には、ＦＥＴ３２（第１の通過トランジスタ）が設けられている。さらに、ＦＥＴ３２とビット線４６との間の経路中に、ＦＥＴ３６（第３の通過トランジスタ）が設けられている。具体的には、ＦＥＴ１２およびＦＥＴ１４のドレインとＦＥＴ３２のドレインとが接続され、ＦＥＴ３２のソースとＦＥＴ３６のドレインとが接続されている。また、ＦＥＴ３６のソースがビット線４６に接続されている。これらのＦＥＴ３２，３６は、通過トランジスタとして機能する。

同様に、インバータ２０の出力端２０ａとビット線４８（第２のビット線）との間の経路中には、ＦＥＴ３４（第２の通過トランジスタ）が設けられている。さらに、ＦＥＴ３４とビット線４８との間の経路中に、ＦＥＴ３８（第４の通過トランジスタ）が設けられている。具体的には、ＦＥＴ２２およびＦＥＴ２４のドレインとＦＥＴ３４のドレインとが接続され、ＦＥＴ３４のソースとＦＥＴ３８のドレインとが接続されている。また、ＦＥＴ３８のソースがビット線４８に接続されている。これらのＦＥＴ３４，３８も、通過トランジスタとして機能する。

ＦＥＴ３２，３４のゲートは、ワード線４２（第１のワード線）に接続されている。一方、ＦＥＴ３６，３８のゲートは、ワード線４４（第２のワード線）に接続されている。ワード線４２，４４には、それぞれ電圧印加回路５０，６０が接続されている。電圧印加回路５０（第１の電圧印加手段）は、デコーダ５２および昇圧回路５４を含んで構成されており、ワード線４２に所定の電圧を印加する電圧印加手段である。同様に、電圧印加回路６０（第２の電圧印加手段）は、デコーダ６２および昇圧回路６４を含んで構成されており、ワード線４４に所定の電圧を印加する電圧印加手段である。

電圧印加回路５０，６０は、ＳＲＡＭセル１の読出し動作時には、電圧Ｖ_ｄｄ（第１の電圧値）をそれぞれワード線４２，４４に与える。一方で、電圧印加回路５０，６０は、ＳＲＡＭセル１の書込み動作時には、電圧（Ｖ_ｄｄ＋α）（第２の電圧値）をそれぞれワード線４２，４４に与える。ここで、α>０である。すなわち、ＳＲＡＭセル１は、書込み動作時にワード線４２，４４に与えられる電圧値が、読出し動作時のそれよりも高くなるように構成されている。

具体的には、デコーダ５２，６２がそれぞれ上記電圧Ｖ_ｄｄを出力する。そして、昇圧回路５４は、書込み動作時に、デコーダ５２から出力された電圧Ｖ_ｄｄをαだけ昇圧することにより、電圧（Ｖ_ｄｄ＋α）を出力する。同様に、昇圧回路６４も、書込み動作時に、デコーダ６２から出力された電圧Ｖ_ｄｄをαだけ昇圧することにより、電圧（Ｖ_ｄｄ＋α）を出力する。なお、Ｖ_ｄｄは例えば１．０Ｖ、αは例えば０．２Ｖに設定される。

図２を参照しつつ、ＳＲＡＭセル１の動作を説明する。同図において、ＷＬＹ、ＷＬＸ、ＢＩＴおよびＢＩＴ／は、それぞれワード線４４、ワード線４２、ビット線４６およびビット線４８の電位を示している。また、ＮＤおよびＮＤ／は、それぞれ出力端１０ａおよび出力端２０ａの電位を示している。

まず、読出し動作について説明する。本例では、図に示すように、出力端１０ａの電位がロー（Ｖ_ｓｓ）、出力端２０ａの電位がハイ（Ｖ_ｃｃ）であるとする。また、ビット線４６，４８は、プリチャージされてハイ状態となっている。この状態で、電圧印加回路５０，６０によってそれぞれワード線４２，４４の電位をハイとすることにより、ＦＥＴ３２，３４，３６，３８をオンする。すると、ビット線４６がディスチャージされる。これにより、ラッチ回路に記憶されていたデータを読み出すことができる。

次に、書込み動作について説明する。本例では、出力端１０ａの電位がハイ、出力端２０ａの電位がローとなるようにデータを書き込むものとする。まず、プリチャージされたビット線４６，４８のうち、一方（ビット線４６）をハイに保つとともに、他方（ビット線４８）をローにする。この状態で、電圧印加回路５０，６０によってそれぞれワード線４２，４４の電位をハイとする。このとき、ワード線４２，４４には、Ｖ_ｄｄよりもαだけ高い電圧（Ｖ_ｄｄ＋α）が与えられる。これにより、ＦＥＴ３２，３４，３６，３８がオンし、出力端１０ａおよび出力端２０ａがそれぞれハイおよびローになる。これにより、ラッチ回路にデータを書き込むことができる。

続いて、本実施形態の効果を説明する。ＳＲＡＭセル１には、読出し動作時よりも大きな電圧を書込み動作時にワード線４２，４４に印加する電圧印加回路５０，６０が設けられている。これにより、書込み時に、ＦＥＴ３２，３４，３６，３８のゲートに高い電圧を与えることができ、ＦＥＴ３２，３４，３６，３８の能力を向上させることができる。このため、充分な書込みマージンを確保することができる。

さらに、ＦＥＴ３２，３４とＦＥＴ３６，３８とが別々のワード線４２，４４によって制御されているため、これらのワード線４２，４４の双方が選択されたときのみ、ワード線４２，４４のプリチャージあるいはディスチャージが行われる。これにより、本実施形態の半導体記憶装置においては、不必要なプリチャージおよびディスチャージを防ぐことができるため、低消費電力化を図ることができる。しかも、上述のように、書込み時に与える電圧が読出し時よりも高くなるように構成されているため、書込みマージンを充分に確保しつつ、上記電圧Ｖ_ｄｄを低電圧化することができる。このため、特に低消費電力化に適した半導体記憶装置が実現されている。

ところで、特許文献１には、昇圧回路が設けられたＳＲＡＭが開示されている。この昇圧回路は、読出し動作時にワード線に与えられる電圧を昇圧するものである。すなわち、書込み動作時およびスタンバイ時は低電圧で駆動し、読出し動作時のみ昇圧することにより、ＳＲＡＭの高速化および低消費電力化が図られている。ＳＲＡＭセルの動作速度は、読出し動作時に流れるセル電流で決まり、たいていの場合は通過トランジスタの能力で決まる。そのため、読出し時にのみ通過トランジスタの能力を上げる構成としている。

しかしながら、ＳＲＡＭセル１のように通過トランジスタを２重に設けた構成においては、上述のように、１重に設けた構成に比して書込みマージンが小さくなってしまう。ＳＲＡＭセル１において特許文献１に記載の昇圧回路を設けたとしても、その昇圧回路は読出し時に昇圧するものであるため、書込みマージンを向上には寄与しない。それどころか、その場合、読出し破壊を起こす恐れがある。これに対して、昇圧回路５４，６４は、ワード線４２，４４に与えられる電圧を書込み時に昇圧するものであるため、ＳＲＡＭセル１の書込みマージンを向上させることができる。

電圧印加回路５０は、電圧値Ｖ_ｄｄを出力するデコーダ５２と、デコーダ５２から出力された上記電圧値Ｖ_ｄｄを昇圧することにより書込み動作時に電圧値（Ｖ_ｄｄ＋α）を出力する昇圧回路５４と、を有している。これにより、電圧印加回路５０が簡略な構成で実現されている。同様に、電圧印加回路６０も、デコーダ６２と昇圧回路６４とを有しているので、簡略な構成で実現されている。

また、上述のようにＦＥＴ３２，３４とＦＥＴ３６，３８とが別々のワード線４２，４４によって制御されているため、読出しあるいは書込みの対象となるセルのみを選択することができる。このため、本実施形態に係る半導体記憶装置においては、ディスチャージにより流れる電流を小さく抑えることができる。その結果、アクティブ時のＩＲドロップの影響が小さくなるため、電源およびグランドの補強が必要なくなり、上層設計の自由度が増す。例えば、メタル３層のみでＳＲＡＭセルのレイアウトを完結することができる。その場合、４層目以上の設計が自由になり、製造コストの低減につながる。

（第２実施形態）
図３は、本発明の第２実施形態に係る半導体記憶装置が備えるＳＲＡＭセルを示す回路構成図である。本実施形態に係る半導体記憶装置は、ＳＲＡＭであり、同図に示すＳＲＡＭセル２を複数含んで構成される。ＳＲＡＭセル２は、インバータ１０，２０、Ｎ型ＦＥＴ３２，３４，３６，３８、ワード線４２，４４、ビット線４６，４８、および電圧印加回路５０を備えている。これらの各要素の構成は、図１に示したものと同様である。

さらに、ＳＲＡＭセル２は、Ｐ型ＦＥＴ３７，３９、およびインバータ７２を備えている。ＦＥＴ３７（第５の通過トランジスタ）は、ＦＥＴ３６と並列に接続されており、ＦＥＴ３６と共にＣＭＯＳスイッチを構成している。具体的には、ＦＥＴ３７のソースおよびドレインは、それぞれＦＥＴ３６のソースおよびドレインに接続されている。また、ＦＥＴ３７のゲートは、インバータ７２を介して、ワード線４４に接続されている。

同様に、ＦＥＴ３９（第６の通過トランジスタ）は、ＦＥＴ３８と並列に接続されており、ＦＥＴ３８と共にＣＭＯＳスイッチを構成している。具体的には、ＦＥＴ３９のソースおよびドレインは、それぞれＦＥＴ３８のソースおよびドレインに接続されている。また、ＦＥＴ３９のゲートは、インバータ７２を介して、ワード線４４に接続されている。

また、本実施形態においては、図１のＳＲＡＭセル１とは異なり、昇圧回路６４が設けられていない。すなわち、ワード線４４は、デコーダ６２と直接接続されている。これにより、読出し動作時または書込み動作時の何れの場合にも、ワード線４４には電圧Ｖ_ｄｄが与えられる構成となっている。

続いて、本実施形態の効果を説明する。ＳＲＡＭセル２にも、電圧印加回路５０が設けられている。これにより、書込み時に、ＦＥＴ３２，３４のゲートに高い電圧を与えることができ、ＦＥＴ３２，３４の能力を向上させることができる。また、互いに反対の導電型をもつＦＥＴ３６，３７が互いに並列に接続されている。ＦＥＴ３６，３７全体の能力はＦＥＴ３６単独の能力よりも高い。ＦＥＴ３８，３９についても同様である。このため、書込み時にワード線４４に与える電圧を昇圧しなくとも充分な書込みマージンを確保することが可能となる。したがって、ＳＲＡＭセル２においては、２つのワード線４２，４４のうち一方に与える電圧のみ書込み時に昇圧する構成であっても、充分な書込みマージンを確保することができる。

このようにワード線４２，４４のうち一方に与える電圧のみを昇圧することにより、双方に与える電圧を昇圧する場合に比して、消費電力を一層低減することができる。

なお、本実施形態においては、ＦＥＴ３７，３９をそれぞれＦＥＴ３６，３８に対して並列に接続する構成を示したが、ＦＥＴ３７，３９はそれぞれＦＥＴ３２，３４に対して並列に接続されてもよい。すなわち、ＦＥＴ３７のソースおよびドレインがそれぞれＦＥＴ３２のソースおよびドレインと接続されるとともに、ＦＥＴ３９のソースおよびドレインがそれぞれＦＥＴ３４のソースおよびドレインと接続されてもよい。その場合、ＦＥＴ３７，３９それぞれのゲートは、インバータを介してワード線４２に接続される。また、昇圧回路５４の代わりに、昇圧回路６４（図１参照）が設けられることとなる。

本発明の第１実施形態に係る半導体記憶装置が備えるＳＲＡＭセルを示す回路構成図である。 図１のＳＲＡＭセルの動作を説明するためのタイミングチャートである。 本発明の第２実施形態に係る半導体記憶装置が備えるＳＲＡＭセルを示す回路構成図である。

符号の説明

１，２ ＳＲＡＭセル
１０，２０ インバータ
１２，２２，３２，３４，３６，３８ Ｎ型ＦＥＴ
１４，２４，３７，３９ Ｐ型ＦＥＴ
４２，４４ ワード線
４６，４８ ビット線
５０，６０ 電圧印加回路
５２，６２ デコーダ
５４，６４ 昇圧回路
７２ インバータ

Claims (4)

1. 第１のインバータと、入力端および出力端がそれぞれ前記第１のインバータの出力端および入力端に接続された第２のインバータと、前記第１のインバータの前記出力端と第１のビット線との間の経路中に設けられた第１の通過トランジスタと、前記第２のインバータの前記出力端と第２のビット線との間の経路中に設けられた第２の通過トランジスタと、前記各通過トランジスタのゲートに接続されたワード線と、を有するＳＲＡＭセルを備える半導体記憶装置であって、
   前記ＳＲＡＭセルは、
   前記第１の通過トランジスタと前記第１のビット線との間の経路中に設けられた第３の通過トランジスタと、
   前記第２の通過トランジスタと前記第２のビット線との間の経路中に設けられた第４の通過トランジスタと、
   当該ＳＲＡＭセルの読出し動作時に第１の電圧値を前記ワード線に与えるとともに、当該ＳＲＡＭセルの書込み動作時に前記第１の電圧値よりも大きい第２の電圧値を前記ワード線に与える電圧印加手段とを、有することを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記電圧印加手段は、前記第１の電圧値を出力するデコーダと、前記デコーダから出力された前記第１の電圧値を昇圧することにより前記書込み動作時に前記第２の電圧値を出力する昇圧回路と、を有する半導体記憶装置。
3. 請求項１または２に記載の半導体記憶装置において、
   前記ＳＲＡＭセルは、
   前記第１の通過トランジスタと反対の導電型をもち、前記第１の通過トランジスタと並列に接続された第５の通過トランジスタと、
   前記第２の通過トランジスタと反対の導電型をもち、前記第２の通過トランジスタと並列に接続された第６の通過トランジスタと、を有する半導体記憶装置。
4. 請求項１または２に記載の半導体記憶装置において、
   前記ＳＲＡＭセルは、
   前記第３の通過トランジスタと反対の導電型をもち、前記第３の通過トランジスタと並列に接続された第５の通過トランジスタと、
   前記第４の通過トランジスタと反対の導電型をもち、前記第４の通過トランジスタと並列に接続された第６の通過トランジスタと、を有する半導体記憶装置。

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