JP4212558B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、半導体集積回路装置に関し、特に、内部回路および該内部回路を制御する制御回路に昇圧電源回路で昇圧された出力電圧を用いる半導体集積回路装置に関する。
近年、半導体集積回路装置は、様々な携帯機器搭載されており、その電源電圧も低電圧化されている。そして、このような低電圧で駆動される半導体集積回路装置においては、昇圧電源回路が使用され、その昇圧電源回路で昇圧された出力電圧を使用して動作するようになっている。
ところで、例えば、ＤＲＡＭ（Dynamic Random Access Memory）においては、まず、電源を投入すると昇圧電源回路が動きだし、昇圧電源回路の出力電圧を利用する降圧電源回路がその昇圧された出力電圧（昇圧電圧）の電位が所定のレベルに達してから動作し、昇圧電圧を降圧電源回路で降圧して制御回路に印加し、その制御回路による内部回路のリセット（例えば、欠陥の生じたメモリセルの冗長処理等）を行っていた。さらに、ＤＲＡＭ以外の様々な半導体集積回路装置においても、内部回路と、その内部回路を制御する制御回路に対して昇圧電源回路で昇圧された出力電圧（昇圧電圧）を用いるものが提供されている。なお、制御回路に対しては、昇圧電圧を降圧電源回路で降圧した電圧を印加するもの以外に、昇圧電圧を直接印加する半導体集積回路装置もある。
このような内部降圧電源の制御に昇圧電源を用いる半導体集積回路装置（チップ）において、チップ内部の昇圧電圧（昇圧電源回路の出力電圧）を用いている回路に、例えば、製造上の原因によるリークがあった場合、その昇圧電源回路の出力の電位が十分上がらないことが考えられる。これは、例えば、ＤＲＡＭにおいて、リークの原因となる回路に冗長機能が設けられており、内部回路の起動時のリセット（パワーオンリセット）によって切り離すことができる回路であっても、リセットを行うことができずに不良となっていた。
また、昇圧電源回路をそれぞれの回路毎に複数設けることも考えられるが、その場合には、昇圧電源回路のための素子数が増大し、また、専有面積も大きくなって好ましくない。
なお、従来の半導体集積回路装置およびその問題点に関しては、後に図面を参照して詳述する。
本発明は上述した従来技術が有する問題点に鑑みてなされたものであり、チップ内部（内部回路）に昇圧電圧からのリークがあった場合でも、正しく初期化動作を行うことができる半導体集積回路装置の提供を目的とする。
本発明によれば、昇圧電圧を発生する昇圧電源回路、該昇圧電圧により駆動される内部回路、前記昇圧電圧を降圧し、降圧電圧を出力する降圧電源回路、および、前記降圧電圧を受け取って前記内部回路を制御する制御回路を有し、前記昇圧電源回路は、前記内部回路用の第１の出力端子と、前記降圧電源回路用の第２の出力端子とを備え、前記昇圧電源回路は、前記第１の出力端子に対して直列に接続された第１のスイッチと、前記第２の出力端子に対して直列に接続された第２のスイッチと、前記第１のスイッチをオンするタイミングを、前記第２のスイッチをオンするタイミングよりも遅らせる遅延回路と、を備えることを特徴とする半導体集積回路装置が提供される。
本発明においては、制御回路（降圧電源回路）を制御する昇圧電圧のために、昇圧電源回路から専用の取り出し端子を用意するようになっており、内部回路への昇圧電圧（昇圧電源線）と、制御回路への昇圧電圧を分けることにより、たとえ内部回路に昇圧電圧のリークがあった場合であっても、制御回路はそのまま動作することにより初期化が実行される。
また、この昇圧電源の分離を、半導体集積回路装置の初期化動作時にだけ行うようにすることによって、それぞれの昇圧電圧に用意した安定化容量（平滑容量）を共有化することが可能になり、実装面積の削減を図ることができる。なお、それぞれの昇圧電圧の取り出し端子にダイオードを順方向に設けることで電流の逆流をなくすことができる。
まず、本発明に係る半導体集積回路装置の実施例を説明する前に、従来の半導体集積回路装置およびその問題点を、添付図面（図１〜図３）を参照して詳述する。
図１は半導体集積回路装置の一例としてのＤＲＡＭを概略的に示すブロック図であり、主として本発明に関連する従来のＤＲＡＭの一部のみを説明するものである。図１において、参照符号１００は昇圧電源回路、２は降圧電源回路、３０は選択回路（制御回路）、４はコマンド／アドレスデコード回路、４０はコマンド／アドレス端子、５はデータ入出力回路、５０はデータ端子、６はセンスアンプ、そして、７はメモリセルを示している。また、参照符号ＶＤＤは高電位電源電圧（例えば、１．８Ｖ±０．２Ｖ）、ＶＳＳは低電位電源電圧（例えば、０Ｖ）、ＶＰＰは昇圧電圧（昇圧電源回路１００の出力電圧：例えば、３．２〜３．６Ｖ）、ＶＩＩは降圧電圧（降圧電源回路２の出力電圧：例えば、１．６〜１．８Ｖ）、ＢＬはビット線、そして、ＷＬはワード線を示している。
外部からのコマンド／アドレス信号は、コマンド／アドレス端子４０を介してコマンド／アドレスデコード回路４に供給され、選択回路３０を介してアドレス信号に対応したワード線ＷＬを選択すると共に、センスアンプ６を介してアドレス信号に対応したビット線ＢＬを選択して所定のメモリセル７をアクセスする。このアドレス信号に応じてアクセスされたメモリセル７に対する外部からの書き込みデータは、データ端子５０、データ入出力回路５およびライトアンプ（センスアンプ６）を介してメモリセル７に供給され、また、メモリセル７からの読み出しデータは、センスアンプ６、データ入出力回路５およびデータ端子５０を介して外部に出力される。なお、選択回路３０は、上述した通常のワード線選択処理の他、以下に説明するような欠陥の生じているメモリセルに対する冗長処理も行っている。
図２は図１のＤＲＡＭにおけるメモリセルの選択回路の一例を概略的に示すブロック回路図である。
図２に示されるように、選択回路３０は、アドレス信号ＡＤＤが入力されたアドレス信号用のレベル変換回路３１１、活性化信号（コマンド信号：イネーブル信号）ＥＮが入力されたコマンド信号用のレベル変換回路３１２、増幅回路３２１〜３２３、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）３３，３４、および、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）３５，３６を備えている。ここで、レベル変換回路３１１および３１２には、昇圧電圧ＶＰＰおよび降圧電圧ＶＩＩの両方の電圧が印加されている。
レベル変換回路３１１は、増幅回路３２１を介してトランジスタ３４および３５を制御してアドレス信号ＡＤＤに対応したワード線ＷＬを選択するために使用され、また、レベル変換回路３１２は、増幅回路３２２および３２３を介してそれぞれ対応するトランジスタ３３および３６を制御して選択回路３０を活性化するために使用される。すなわち、増幅回路３２２からの高レベル『Ｈ』の信号によりｎＭＯＳトランジスタ３５がオンすると共に、増幅回路３２３からの低レベル『Ｌ』の信号によりｎＭＯＳトランジスタ３６がオフし、さらに、増幅回路３２１からの低レベル『Ｌ』の信号がトランジスタ３４および３５で反転されてワード線ＷＬが選択（高レベル『Ｈ』）される。
図３は図２の選択回路におけるレベル変換回路の一例を示す回路図である。
図３に示されるように、レベル変換回路３１１（３１２）は、複数のｐＭＯＳトランジスタ３１１１〜３１１６および複数のｎＭＯＳトランジスタ３１１７〜３１２２で構成されている。ここで、トランジスタ３１１１、３１１７、３１１５，３１２１および３１１６，３１２２はＣＭＯＳインバータを構成している。なお、参照符号ｎ１１はインバータ３１１１，３１１７の出力ノードを示し、また、ｎ１２はインバータ３１１５，３１２１の入力ノードを示している。
図３に示すレベル変換回路３１１において、まず、ｎＭＯＳトランジスタ３１１８は、ｐＭＯＳトランジスタ３１１１２がオンのとき、昇圧電源線（ＶＰＰ）→ノードｎ１２→ノードｎ１１→降圧電源線（ＶＩＩ）という経路で流れる電流を遮断するための役割をしている。また、ｎＭＯＳトランジスタ３１１９およびｐＭＯＳトランジスタ３１１４のゲートに供給されるリセット信号／ｒｓｔは、起動時には低レベル『Ｌ』となり、それ以外では昇圧電圧ＶＰＰのレベルとなる信号であり、起動時の出力信号ｏｕｔの低レベル『Ｌ』出力を保証している。ただし、このリセット信号／ｒｓｔもレベル変換回路を通しているため、降圧電圧ＶＩＩが保証されない場合には、このリセット信号／ｒｓｔも不定となる場合がある。
すなわち、リセット信号／ｒｓｔを生成するレベル変換回路にトランジスタ３１１９，３１１４の無いレベル変換回路を用いた場合、降圧電圧ＶＩＩが不定で昇圧電圧ＶＰＰを上昇させていく時に、出力信号ｏｕｔ（すなわち、リセット信号／ｒｓｔ）が昇圧電圧ＶＰＰ側に張りついている場合が考えられる。通常、ｐＭＯＳトランジスタ３１１２の駆動能力は、トランジスタ３１１３の駆動能力よりも小さくなるように設計され、起動時にこのような出力状態にはならないようにしているが、製造上のパーティクル等によって、トランジスタ３１１３の駆動能力が著しく低下した場合やトランジスタ３１１２，３１１３の駆動能力が逆転している場合も有り得る。
さらに、チップ内における多数のレベル変換回路において、トランジスタ３１１２の駆動能力がトランジスタ３１１３の駆動能力よりも小さくなるようにされていた場合、多数のワード線ＷＬが選択され、その容量が大きなために昇圧電圧ＶＰＰの立ち上がりが遅くなる場合がある。また、選択されたワード線に本来使用しない低電位電源線（ＶＳＳ）へのリークのある不良ワード線が含まれる場合、昇圧電圧ＶＰＰを立ち上げることができないことにもなってしまう。
これらの選択信号は、降圧電圧ＶＩＩが立ち上がり、レベル変換回路の入力が確定した段階で、基本的に全てのワード線ＷＬがオフとなる。
このように、内部降圧電源の制御に昇圧電源を用いる半導体集積回路装置においては、例えば、製造上の原因によるリークがあった場合、例えば、ＤＲＡＭにおいて、リークの原因となる回路に冗長機能が設けられており、内部回路の起動時のリセットによって切り離すことができる回路であっても、リセットを行うことができずに不良となっていた。
以下、本発明に係る半導体集積回路装置の実施例を、添付図面を参照して詳述する。
図４は本発明に係る半導体集積回路装置の要部の構成を概念的に示すブロック図である。図４において、参照符号１は昇圧電源回路、２は降圧電源回路、３は制御回路、そして、４は内部回路を示している。また、参照符号ＶＤＤは高電位電源電圧（例えば、１．８Ｖ±０．２Ｖ）、ＶＳＳは低電位電源電圧（例えば、０Ｖ）、ＶＰＰ１およびＶＰＰ２は昇圧電圧（昇圧電源回路１の出力電圧：例えば、３．２〜３．６Ｖ）、ＶＩＩは降圧電圧（降圧電源回路２の出力電圧：例えば、１．６〜１．８Ｖ）、そして、ＶＧは降圧電源回路２における内部電圧を示している。
本発明に係る半導体集積回路装置は、昇圧電圧ＶＰＰ１，ＶＰＰ２を発生する昇圧電源回路１、昇圧電圧ＶＰＰ１により駆動される内部回路８、および、昇圧電圧ＶＰＰ２を受け取って内部回路８を制御する制御回路３を備えている。昇圧電源回路１は、内部回路８に対して昇圧電圧ＶＰＰ１を印加するための第１の出力端子ＯＴ１、および、降圧電源回路２を介して制御回路３に所定の電圧（降圧電圧ＶＩＩ）を印加するための第２の出力端子ＯＴ２を備える。
図４に示されるように、降圧電源回路２は、例えば、差動増幅器（オペアンプ）２１、容量２２、および、ｎＭＯＳトランジスタ２３を備える。差動増幅器２１は、正入力端子に供給された基準電圧Ｖｒに応じた所定の内部電圧（高電位電源電圧ＶＤＤよりも高い電圧）ＶＧを出力し、この内部電圧ＶＧがｎＭＯＳトランジスタ２３のゲートに印加されて、これにより降圧および安定化された降圧電圧（例えば、１．６〜１．８Ｖの範囲における一定の電圧）ＶＩＩが出力される。ここで、容量２２は、差動増幅器２１の出力電圧を平滑化（安定化）するためのものである。
ここで、本発明係る半導体集積回路装置における昇圧電源回路１は、以下に詳述するように、第１の端子ＯＴ１から出力される昇圧電圧ＶＰＰ１の変動（例えば、内部回路８におけるリークによる電圧降下）に関わらず、第２の端子ＯＵ２から出力される昇圧電圧ＶＰＰ２を所定のレベルで出力する出力電圧制御部を備えている。
図５は本発明に係る半導体集積回路装置の一実施例としてのＤＲＡＭを概略的に示すブロック図である。
前述した図１に示す従来のＤＲＡＭとの比較から明らかなように、或いは、図４を参照して説明したように、本実施例のＤＲＡＭにおいて、昇圧電源回路１は、第１の昇圧電圧ＶＰＰ１を出力する第１の出力端子ＯＴ１、および、第２の昇圧電圧ＶＰＰ２を出力する第２の出力端子ＯＴ２を有している。ここで、第１の昇圧電圧ＶＰＰ１は内部回路８に印加され、また、第２の昇圧電圧ＶＰＰ２は選択回路（制御回路）３０に印加される。なお、図５（図１も同様）における選択回路３０は、第１の昇圧電圧ＶＰＰ１が印加される内部回路８の部分、および、第２の昇圧電圧ＶＰＰ２が印加される制御回路（３）の部分の両方の回路部分を含んでいる。また、降圧電源回路２の出力電圧（降圧電圧）ＶＩＩは、内部回路８にも与えられており、例えば、コマンド／アドレスデコード回路４、データ入出力回路５およびセンスアンプ６等にも使用されている。さらに、内部回路８としては、コマンド／アドレスデコード回路４、データ入出力回路５、センスアンプ６およびメモリセル７の他、様々な回路が含まれるのはもちろんである。
図６は本発明に係る半導体集積回路装置における昇圧電源回路の構成を概念的に示すブロック図である。
図６に示されるように、昇圧電源回路１は、第１の出力端子ＯＴ１に対して直列に接続された第１のスイッチ１１、および、第２の出力端子ＯＴ２に対して直列に接続された第２のスイッチ１２を備える。
図７は図６の昇圧電源回路の一例を示すブロック図である。
図７に示されるように、昇圧電源回路１は、第１のスイッチ１１、第２のスイッチ１２、遅延回路１３、および、レベル変換回路１４を備える。第１および第２のスイッチ１１，１２は、レベル変換回路１４の出力信号／ＣＮＴ（／ＣＮＴ’）によって制御される。ここで、第１のスイッチ１１に供給される制御信号／ＣＮＴ’は、第２のスイッチ１２に供給される制御信号／ＣＮＴを遅延回路１３で遅延した信号とされている。
昇圧電源回路１は、図１を参照して説明した従来の半導体集積回路装置における昇圧電源回路（１００）と同様に、電源電圧（ＶＤＤ）から昇圧された昇圧電圧Ｖｉｐ（ＶＰＰ）を生成する。さらに、この昇圧電圧Ｖｉｐは、第１のスイッチ１１を介して内部回路８用の第１の昇圧電圧ＶＰＰ１として第１の出力端子ＯＴ１から出力されると共に、第２のスイッチ１２を介して制御回路３用の第２の昇圧電圧ＶＰＰ２として第２の出力端子ＯＴ２から出力される。そして、第１および第２のスイッチ１１，１２は、レベル変換回路１４の出力信号／ＣＮＴ（／ＣＮＴ’）によって制御される。
すなわち、第２のスイッチ１２は、レベル変換回路１４からの制御信号／ＣＮＴにより制御され、また、第１のスイッチ１１は、第２のスイッチ１２に供給される制御信号／ＣＮＴを遅延回路１３で遅延した制御信号／ＣＮＴ’により制御される。
図８は図７の昇圧電源回路における遅延回路の一例を示す図である。図８に示されるように、遅延回路８は、縦列接続された複数（偶数個）のインバータ１３１，１３２で構成され、第１のスイッチ１１に対して、第２のスイッチ１２に供給される制御信号／ＣＮＴをインバータ１３１，１３２で遅延した制御信号／ＣＮＴ’を供給するようになっている。
これにより、半導体集積回路装置（例えば、ＤＲＡＭ）の電源オン時において、第１のスイッチ１１がオンして内部回路８へ昇圧電圧ＶＰＰ１が印加されるよりも前のタイミングで、第２のスイッチ１２をオンして昇圧電圧ＶＰＰ２を制御回路３（降圧電源回路２）へ供給することになり、たとえリークの原因となる回路（例えば、リークが生じる欠陥ワード線）が内部回路８に存在する場合でも、制御回路３を正常に動作させて上記リークの原因となる回路の切り離し処理等（例えば、欠陥ワード線を遮断して予備のワード線に切り替える冗長処理）を行うことができる。
ここで、第１の昇圧電圧ＶＰＰ１および第２の昇圧電圧ＶＰＰ２は、例えば、同電位の電圧であり、上記半導体集積回路装置の起動時の処理が終了した後は、第１の出力端子ＯＴ１と第２の出力端子ＯＴ２を短絡して昇圧電圧の電源容量（平滑容量）を大きくすることができる。
図９は本発明に係る半導体集積回路装置における昇圧電源回路の要部構成の第１実施例を示す回路図であり、図１０は図９の昇圧電源回路の動作を説明するための概略的な波形図である。なお、以下では、昇圧電源回路１が２倍の高電位電源電圧（ＶＤＤ×２）を発生する場合を説明するが、例えば、３倍（ＶＤＤ×３）等の他の電圧を発生する場合においても、本発明は同様に適用することができるのはいうまでもない。
図９に示されるように、本第１実施例の昇圧電源回路１は、スイッチ１０，１１，１２、および、容量１５，１６，１７を備えている。図９および図１０に示されるように、まず、スイッチ１０がオンでスイッチ１１および１２がオフの状態で、プリチャージ電位（Ｖｐｒ：例えば、ＶＤＤに等しい）からノードｎ１のプリチャージを行う。このとき、ポンプ電圧ＶｍｐはＶＳＳ（０Ｖ）である。
次に、スイッチ１０をオフとしポンプ電圧Ｖｍｐの電位を叩き上げることでノードｎ１の電位はＶＤＤ（例えば、ＶＤＤ×２）に上昇する。さらに、スイッチ（第２のスイッチ）１２が制御信号／ＣＮＴによりオンし、次いで、スイッチ（第１のスイッチ）１１が遅延された制御信号／ＣＮＴ’によりオンする。これにより、第２のスイッチ１２を経由する第２の昇圧電圧ＶＰＰ２は、第１のスイッチ１１を経由する第１の昇圧電圧ＶＰＰ１よりも早いタイミングで降圧電源回路２に印加され、さらに、降圧電源回路２の出力電圧（降圧電圧）ＶＩＩが制御回路３（選択回路３０）に印加されて制御回路３が動作する。
これにより、例えば、図３に示したレベル変換回路においても、まず、降圧電圧ＶＩＩが立ち上がってレベル変換回路の入力が確定し、全てのワード線ＷＬがオフとなるため、例えば、ＤＲＡＭにおける欠陥部分（製造上の原因によりリークが生じる部分）の冗長処理を起動時に正しく行うことができる。すなわち、例えば、内部降圧電源の制御に昇圧電源を用いる半導体集積回路装置において、チップ内部の昇圧電圧を用いている回路に製造上の原因によるリークがあった場合でも、制御回路に対しては正しい電圧を印加して通常の制御動作を行わせることが可能になる。
なお、前述したように、第１の昇圧電圧ＶＰＰ１（降圧電源回路２に印加される昇圧電圧）および第２の昇圧電圧ＶＰＰ２（内部回路８に印加される昇圧電圧）は、例えば、同電位の電圧であり、半導体集積回路装置の起動時の処理が終了した後は、第１の出力端子ＯＴ１と第２の出力端子ＯＴ２を短絡して昇圧電圧の電源容量を大きくするようになっている。
図１１は本発明に係る半導体集積回路装置における昇圧電源回路の要部構成の第２実施例を示す回路図である。
図１１から明らかなように、本第２実施例の半導体集積回路装置における昇圧電源回路では、第１のスイッチ１１と直列に第１のダイオード１８が順方向に設けられ、且つ、第２のスイッチ１２と直列に第２のダイオード１９が順方向に設けられている。これにより、例えば、半導体集積回路装置の起動時の処理が終了した後に第１の出力端子ＯＴ１と第２の出力端子ＯＴ２を短絡した場合でも、電流の逆流を防止して昇圧電圧ＶＰＰ（ＶＰＰ１，ＶＰＰ２）を効率的に発生するようになっている。
図１２は本発明に係る半導体集積回路装置における昇圧電源回路の要部構成の第３実施例を示す回路図である。
図１２と図１１との比較から明らかなように、本第３実施例の半導体集積回路装置における昇圧電源回路では、第２のスイッチ１２に対してのみ第２のダイオード１９を設けるようになっている。なお、第１のスイッチ１１に対してのみ第１のダイオード１８を設けることもできる。
図１３は本発明に係る半導体集積回路装置における昇圧電源回路の要部構成の第４実施例を示す回路図である。
図１３に示されるように、本第４実施例の半導体集積回路装置における昇圧電源回路では、交互に動作する２組の昇圧回路部分（スイッチ１０１，１１１，１１２および容量１５１と、スイッチ１０２，１１２，１２２および容量１５２との２組の昇圧回路部分）を設け、効率的に昇圧動作を行わせるようになっている。
ここで、第１の昇圧回路部分のスイッチ１０１，１１１，１１２と、第２の昇圧回路部分のスイッチ１０２，１１２，１２２とは互いに１８０度の位相で動作するようになっている。さらに、各第１のスイッチ１１１および１１２を制御する制御信号／ＣＮＴ１’および／ＣＮＴ２’は、それぞれ各第２のスイッチ１２１および１２２を制御する制御信号／ＣＮＴ１および／ＣＮＴ２を遅延した信号となっている。また、プリチャージ電圧Ｖｐｒ１，Ｖｐｒ２およびポンプ電圧Ｖｍｐ１，Ｖｍｐ２はそれぞれ同電位の電圧とされている。この昇圧電源回路は、様々な構成を適用することができる。
すなわち、上述した本実施例に係る半導体集積回路装置における昇圧電源回路、降圧電源回路、制御回路および内部回路は、様々な構成を適用することができるのはいうまでもない。
このように、本発明に係る半導体集積回路装置によれば、チップ内部に昇圧電圧からのリークがあった場合でも、正しく初期化動作を行うことができる。また、起動後に２つの昇圧電圧を電気的にショートさせることで、容量（平滑容量）を兼用することができ、キャパシタの面積を削減することができる。さらに、昇圧電圧の取り出し端子にダイオードを設けることで、電流の逆流を防ぎ効率よく昇圧電圧を取り出すことができる。
半導体集積回路装置の一例としてのＤＲＡＭを概略的に示すブロック図である。 図１のＤＲＡＭにおけるメモリセルの選択回路の一例を概略的に示すブロック回路図である。 図２の選択回路におけるレベル変換回路の一例を示す回路図である。 本発明に係る半導体集積回路装置の要部の構成を概念的に示すブロック図である。 本発明に係る半導体集積回路装置の一実施例としてのＤＲＡＭを概略的に示すブロック図である。 本発明に係る半導体集積回路装置における昇圧電源回路の構成を概念的に示すブロック図である。 図６の昇圧電源回路の一例を示すブロック図である。 図７の昇圧電源回路における遅延回路の一例を示す図である。 本発明に係る半導体集積回路装置における昇圧電源回路の要部構成の第１実施例を示す回路図である。 図９の昇圧電源回路の動作を説明するための概略的な波形図である。 本発明に係る半導体集積回路装置における昇圧電源回路の要部構成の第２実施例を示す回路図である。 本発明に係る半導体集積回路装置における昇圧電源回路の要部構成の第３実施例を示す回路図である。そして、 本発明に係る半導体集積回路装置における昇圧電源回路の要部構成の第４実施例を示す回路図である。

Claims (5)

  1. 昇圧電圧を発生する昇圧電源回路、
    該昇圧電圧により駆動される内部回路、
    前記昇圧電圧を降圧し、降圧電圧を出力する降圧電源回路、および、
    前記降圧電圧を受け取って前記内部回路を制御する制御回路を有し、
    前記昇圧電源回路は、前記内部回路用の第１の出力端子と、前記降圧電源回路用の第２の出力端子とを備え、
    前記昇圧電源回路は、
    前記第１の出力端子に対して直列に接続された第１のスイッチと、
    前記第２の出力端子に対して直列に接続された第２のスイッチと、
    前記第１のスイッチをオンするタイミングを、前記第２のスイッチをオンするタイミングよりも遅らせる遅延回路と、
    を備えることを特徴とする半導体集積回路装置。
  2. 請求項１に記載の半導体集積回路装置において、
    前記昇圧電源回路は、前記第１の端子から出力される前記昇圧電圧の変動に関わらず、前記第２の端子から出力される前記昇圧電圧を所定のレベルで出力する出力電圧制御部を備えること
    を特徴とする半導体集積回路装置。
  3. 請求項２に記載の半導体集積回路装置において、
    前記出力電圧制御部は、さらに、前記第１のスイッチの後段に設けられた平滑用の第１の容量と、前記第２のスイッチの後段に設けられた平滑用の第２の容量とを備えること
    を特徴とする半導体集積回路装置。
  4. 請求項２に記載の半導体集積回路装置において、
    前記出力電圧制御部は、さらに、前記第１のスイッチと直列に設けられた順方向の第１のダイオードと、前記第２のスイッチと直列に設けられた順方向の第２のダイオードとのうちの少なくとも一方を備えること
    を特徴とする半導体集積回路装置。
  5. 請求項１に記載の半導体集積回路装置において、
    前記第１および第２の出力端子は、該半導体集積回路装置の起動時にのみ分離され、一旦起動した後は電気的に短絡されること
    を特徴とする半導体集積回路装置。
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