JP2000057765A

JP2000057765A - 半導体集積回路装置

Info

Publication number: JP2000057765A
Application number: JP10222071A
Authority: JP
Inventors: Tsutomu Takahashi; 勉高橋; Yukie Suzuki; 幸英鈴木; Koji Arai; 公司荒井; Michiyo Suzuki; 美知代鈴木; Atsuya Tanaka; 敦也田中; Seihachi Ide; 成八井手
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-08-05
Filing date: 1998-08-05
Publication date: 2000-02-25

Abstract

(57)【要約】【課題】電源電圧が低下しても安定してワード線電位
に用いられる昇圧電圧を供給する。【解決手段】電源電圧Ｖ_CCがしきい値よりも低い低電
圧領域になると、切り換え回路１３ｂは、設定信号ＳＳ
を否定論理和回路２５、否定論理積回路２７に出力し、
リングオシュレータ２２，２３を動作させ降圧電圧Ｖ_DL
プリチャージ方式の昇圧回路１７，１８によって昇圧電
圧Ｖ_PPを生成させる。電源電圧Ｖ_CCがしきい値以上のノ
ーマル電圧領域または高電圧領域では、リングオシュレ
ータ２０，２１を動作させ、電源電圧Ｖ_CCプリチャージ
方式の昇圧回路１５，１６によって昇圧電圧Ｖ_PPを生成
させることにより、低電圧領域から高電圧領域まで安定
して昇圧電圧Ｖ_PPを供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ（Ｄｙｎ
ａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒ
ｙ）におけるワード線電位の供給技術に関し、特に、低
電圧動作におけるワード線電位の安定供給化に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、Ｄ
ＲＡＭなどの半導体集積回路装置においては、メモリセ
ルのＳ／Ｎを向上させるためにワード線電位を昇圧する
ワード線昇圧方式がある。

【０００３】このワード線昇圧方式の半導体集積回路装
置では、動作電圧である電源電圧Ｖ_CCを、該半導体集積
回路装置内部に設けられた昇圧電源回路によって昇圧
し、ワード線電位Ｖ_PPとして供給している。

【０００４】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９超ＬＳＩメモリ」Ｐ３１
５〜Ｐ３２２があり、この文献には、ＤＲＡＭに設けら
れた昇圧電源回路方式が記載されている。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。

【０００６】すなわち、電源電圧Ｖ_CCが動作保証電圧よ
りも低くなった場合または特別仕様として低電圧動作領
域において使用した場合に、ワード線電位Ｖ_PPを生成す
る昇圧電源回路の供給能力が不足してしまいワード線電
位Ｖ_PPレベルが低下してしまい、半導体集積回路装置の
動作不良などを招く恐れがある。

【０００７】また、半導体集積回路装置が動作する場合
でも、ワード線電位が低下することにより、ワード線リ
ーク電流が増加するに伴いセルフリフレッシュ電流も増
加してしまい、半導体集積回路装置の消費電流が大幅に
大きくなってしまう問題がある。

【０００８】本発明の目的は、電源電圧が低下しても安
定してワード線電位に用いられる昇圧電圧を供給するこ
とができる半導体集積回路装置を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の半導体集積回路装置
は、電源電圧から高レベル電圧を生成する第１の昇圧電
源部と、降圧電源回路により生成された電源電圧よりも
低い低レベル電圧から高レベル電圧を生成する第２の昇
圧電源部と、電源電圧の電圧レベルに応じて該第１、第
２の昇圧電源部を動作制御する電源制御部とよりなる昇
圧電源発生回路を備えたものである。

【００１２】また、本発明の半導体集積回路装置は、前
記電源制御部が、電源電圧の電圧レベルをモニタし、そ
の電圧レベルに見合った設定信号を出力する電圧レベル
モニタ部と、当該電圧レベルモニタ部から出力された設
定信号に基づいて第１、第２の昇圧電源部に動作制御信
号を出力する動作制御部とよりなるものである。

【００１３】さらに、本発明の半導体集積回路装置は、
前記動作制御部が、電源電圧がしきい値よりも小さい低
電圧領域の際には第２の昇圧電源部を動作させ、電源電
圧がしきい値以上の電圧領域の際には、第１の昇圧電源
部を動作させる設定信号を出力するものである。

【００１４】それらにより、電源電圧のレベルに応じて
電源制御部が、第１、第２の昇圧電源部の動作制御を行
うので、電源電圧における電圧レベルが変動しても、安
定した高レベル電圧を供給することができる。

【００１５】また、本発明の半導体集積回路装置は、設
定信号に基づいて、電源電圧、または降圧電源回路によ
り生成された電源電圧よりも低い低レベル電圧を切り換
えて供給する電源レベル切り換え部と、当該電源レベル
切り換え部から供給される電源電圧または低レベル電圧
から高レベル電圧を生成する第３の昇圧電源部と、電源
電圧の電圧レベルに応じて該電源レベル切り換え部に設
定信号を出力する切り換え制御部とよりなる昇圧電源発
生回路を備えたものである。

【００１６】さらに、本発明の半導体集積回路装置は、
前記切り換え制御部が、電源電圧の電圧レベルをモニタ
し、その電圧レベルに見合った設定信号を出力する電圧
レベルモニタ部よりなるものである。

【００１７】また、本発明の半導体集積回路装置は、前
記切り換え制御部が、電源電圧がしきい値よりも小さい
低電圧領域の際には低レベル電圧を供給し、電源電圧が
しきい値以上の電圧領域の際には、電源電圧を供給する
ように電源レベル切り換え部を制御するものである。

【００１８】それらにより、電源電圧のレベルに応じて
電源レベル切り換え部が、プリチャージ電圧レベルを切
り換えて第３の昇圧電源部に供給するので、電源電圧に
おける電圧レベルが変動しても、安定した高レベル電圧
を供給することができる。

【００１９】以上のことにより、低電圧動作保証のマー
ジンを向上でき、かつ低消費電力化することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２１】（実施の形態１）図１は、本発明の実施の
形態１によるメモリのブロック図、図２（ａ）は、本発
明の実施の形態１によるメモリに設けられた昇圧電源回
路における昇圧回路のブロック図、（ｂ）は、昇圧電源
回路における切り換え回路のブロック図、図３は、本発
明の実施の形態１による電源電圧プリチャージ方式にお
ける昇圧回路の回路図、図４は、本発明の実施の形態１
による降圧電圧プリチャージ方式における昇圧回路の回
路図、図５は、本発明の実施の形態１による降圧電源電
圧と電源電圧との特性図である。

【００２２】本実施の形態１において、ＤＲＡＭである
メモリ（半導体集積回路装置）１には、記憶の最小単位
であるメモリセルが規則正しくアレイ状に並べられてメ
モリマット２が設けられている。

【００２３】このメモリマット２には、ワードドライバ
３およびローデコーダ４が接続されており、ワードドラ
イバ３はローデコーダ４の出力を受けてワード線に選択
パルス電圧を与え、ローデコーダ４はメモリマット２の
内、ロー（行）方向のワード線を選択する。

【００２４】また、メモリマット２には、センスアンプ
５が接続されており、このセンスアンプ５は、メモリマ
ット２のセル読み出し信号を増幅する。センスアンプ５
には、カラムドライバ６ならびにカラムデコーダ７が接
続されている。カラムドライバ６は、カラムデコーダ７
の出力を受けてビット線に選択パルス電圧を与え、カラ
ムデコーダ７は、カラム（列）方向のビット線を選択す
る。

【００２５】また、ローデコーダ４には、ローアドレス
バッファ８が接続されており、このローアドレスバッフ
ァ８は、ロー方向のアドレス信号が入力され、それぞれ
の内部アドレス信号を発生させてローデコーダ４に出力
する。

【００２６】さらに、カラムデコーダ７には、カラムア
ドレスバッファ９が接続されており、該カラムアドレス
バッファ９は、カラム方向のアドレス信号が入力され、
それぞれの内部アドレス信号を発生させてカラムデコー
ダ７に出力する。

【００２７】また、センスアンプ５には、制御回路１０
が接続されている。この制御回路１０は、データ入力バ
ッファ１１、データ出力バッファ１２とも接続されてい
る。

【００２８】制御回路１０は、センスアンプ５、データ
入力バッファ１１、およびデータ出力バッファ１２にお
けるデータのやり取りの制御を行う。データ入力バッフ
ァ１１は、入力データを所定のタイミングにより取り込
み、データ出力バッファ１２は、出力データを所定のタ
イミングによって出力する。

【００２９】さらに、メモリマット２、ロードライバ
３、およびローデコーダ４には、昇圧電源回路（昇圧電
源発生回路）１３が接続されており、センスアンプ５に
は、降圧電源回路１４が接続されている。

【００３０】昇圧電源回路１３は、メモリ１の動作電圧
である電源電圧Ｖ_CCを昇圧して昇圧電圧（高レベル電
圧）Ｖ_PPを生成しており、この昇圧電圧Ｖ_PPを前述した
メモリマット２、ロードライバ３、ローデコーダ４に供
給している。また、降圧電源回路１４は、電源電圧Ｖ_CC
を降圧して降圧電圧（低レベル電圧）Ｖ_DLを生成し、メ
モリマット２に供給している。

【００３１】昇圧電源回路１３の回路構成について、図
２（ａ）、（ｂ）を用いて説明する。

【００３２】この昇圧電源回路１３は、設定信号ＳＳに
よって動作制御が行われる昇圧電源生成回路１３ａ、お
よび電源電圧Ｖ_CCの電圧レベルをモニタし、その電圧レ
ベルに応じた設定信号ＳＳを該昇圧電源生成回路１３ａ
に出力して電源供給能力を切り換える切り換え回路（電
圧レベルモニタ部）１３ｂから構成されている。

【００３３】昇圧電源生成回路１３ａには、図２（ａ）
に示すように、設定信号ＳＳによって動作制御が行われ
る昇圧回路（第１の昇圧電源部）１５，１６、昇圧回路
（第２の昇圧電源部）１７，１８および電源電圧Ｖ_CCが
供給された場合に常時動作を行う昇圧回路１９が設けら
れいる。

【００３４】また、昇圧回路１５，１６，１９は、約3.
３Ｖ程度の電源電圧Ｖ_CCから3.６Ｖ程度の昇圧電圧Ｖ_PP
を生成しており、昇圧回路１７，１８は、降圧電源回路
１４（図１）によって生成された約2.３Ｖ程度の降圧電
圧Ｖ_DLを昇圧することによって昇圧電圧Ｖ_PPを生成して
いる。これら昇圧回路１５〜１９の出力部はすべて共通
に接続され、ワード線電位などとして用いられる昇圧電
圧Ｖ_PPとして出力される。

【００３５】昇圧回路１５，１６の入力部にはリングオ
シュレータ（第１の昇圧電源部）２０，２１が接続さ
れ、昇圧回路１７，１８の入力部にはリングオシュレー
タ（第２の昇圧電源部）２２，２３が接続されており、
昇圧回路１９の入力部にはリングオシュレータ２４が接
続されている。

【００３６】リングオシュレータ２０〜２３は、該リン
グオシュレータ２０〜２３に設けられた入力部に動作制
御信号が入力されると周期的なパルスを発生し、リング
オシュレータ２４は、電源電圧Ｖ_CCが供給されると周期
的なパルスを発生する。

【００３７】オシュレータ２０，２１の入力部には、否
定論理和回路２５の出力部が接続されている。否定論理
和回路２５の一方の入力部には、切り換え回路１３ｂか
ら出力される設定信号ＳＳが入力されるように接続され
ており、他方の入力部には、基準電位であるグランド電
位Ｖ_SSが接続されている。

【００３８】また、オシュレータ２２，２３の入力部に
は、インバータ２６の出力部が接続されており、このイ
ンバータ２６の入力部には、否定論理積回路２７の出力
部が接続されている。

【００３９】否定論理積回路２７の一方の入力部には、
切り換え回路１３ｂから出力される設定信号ＳＳが入力
されるように接続されており、他方の入力部には、電源
電圧Ｖ_CC（または降圧電圧Ｖ_DL）が供給されている。

【００４０】切り換え回路１３ｂは、図２（ｂ）に示す
ように、ＰチャネルＭＯＳであるトランジスタ２８，２
９、ＮチャネルＭＯＳであるトランジスタ３０、ならび
にインバータ３１，３２によって構成されている。

【００４１】トランジスタ２８の一方の接続部には、た
とえば、1.８Ｖ程度の基準電圧Ｖ_RE _Fが供給されてお
り、他方の接続部およびゲートが、トランジスタ２９の
一方の接続部に接続されている。

【００４２】トランジスタ２９の他方の接続部、ゲー
ト、トランジスタ３０の一方の接続部には、インバータ
３１の入力部が接続されている。また、トランジスタ３
０の他方の接続部には、グランド電位Ｖ_SSが接続され、
ゲートには、電源電圧Ｖ_CC（または降圧電圧Ｖ_DL）が供
給されている。

【００４３】昇圧回路１５，１６は、図３に示すよう
に、一般的なチャージポンピング回路の昇圧回路であ
り、否定論理和回路３３〜３５、否定論理積回路３６、
インバータ３７〜３９、ＮチャネルＭＯＳであるトラン
ジスタ４０〜４７、同じくＮチャネルＭＯＳトランジス
タからなる静電容量素子４８〜５１、ＰチャネルＭＯＳ
であるトランジスタ５２から構成されている。

【００４４】また、この昇圧回路１５，１６の入力部に
は、前述したリングオシュレータ２０，２１から発生さ
れるポンピングパルスであるパルス信号ＯＳＣが入力さ
れ、電源電圧Ｖ_CCをチャージポンピングして生成した昇
圧電圧Ｖ_PPをトランジスタ４３の他方の接続部から出力
している。

【００４５】さらに、昇圧回路１７，１８も、図４に示
すように、一般的なチャージポンピング回路の昇圧回路
であり、否定論理和回路５３〜５５、否定論理積回路５
６、インバータ５７〜５９、ＮチャネルＭＯＳのトラン
ジスタ６０〜６７、同じくＮチャネルＭＯＳトランジス
タからなる静電容量素子６８〜７１、ＰチャネルＭＯＳ
のトランジスタ７２から構成されている。

【００４６】昇圧回路１７，１８は、図３に示した昇圧
回路１５，１６と回路構成ならびに接続が同じとなって
おり、異なるところは、昇圧回路１５，１６のトランジ
スタ６７におけるゲートのノードが電源電圧Ｖ_CCレベル
（電源電圧Ｖ_CCプリチャージ方式）であるのに対し、昇
圧回路１７，１８のトランジスタ６７におけるゲートの
ノードが降圧電圧Ｖ_DLレベル（降圧電圧Ｖ_DLプリチャー
ジ方式）となっていることである。

【００４７】次に、本実施の形態の作用について説明す
る。

【００４８】たとえば、2.３Ｖ程度の低電圧領域におけ
る電源電圧Ｖ_CCによりメモリ１を動作させる場合、切り
換え回路１３ｂにおけるトランジスタ３０のゲートに電
源電圧Ｖ_CCが入力されているので、インバータ３１の入
力部にはＨｉ信号が入力され、否定論理和回路２５の一
方の入力部、否定論理積回路２７の他方の入力部には、
それぞれＨｉ信号の設定信号ＳＳが入力される。

【００４９】否定論理和回路２５、否定論理積回路２７
の出力はそれぞれＬｏ信号となり、リングオシュレータ
２０，２１にはＬｏ信号が入力されるのでＯＦＦとな
り、リングオシュレータ２２，２３にはインバータ２６
によって反転されたＨｉ信号が入力される。

【００５０】よって、昇圧回路１７，１８には、リング
オシュレータ２２，２３によって発生されるパルス信号
ＯＳＣが入力され、昇圧電圧Ｖ_PPの生成を行うので、昇
圧電圧Ｖ_PPは、昇圧回路１７〜１９によって供給され
る。

【００５１】また、3.３Ｖ程度のノーマル電圧領域（3.
３Ｖ±１０％）またはそれよりも高い電圧領域を電源電
圧Ｖ_CCとしてメモリ１を動作させる場合、インバータ３
１の入力部にはＬｏ信号が入力され、否定論理和回路２
５の一方の入力部、否定論理積回路２７の他方の入力部
には、それぞれＬｏ信号の設定信号ＳＳが入力される。

【００５２】否定論理和回路２５、否定論理積回路２７
の出力はそれぞれＨｉ信号（動作制御信号）となり、リ
ングオシュレータ２０，２１にはＨｉ信号が入力される
のでパルス信号ＯＳＣの発生を行い、リングオシュレー
タ２２，２３にはインバータ２６によって反転されたＬ
ｏ信号が入力されるのでＯＦＦとなる。よって、昇圧回
路１５，１６が昇圧電圧Ｖ_PPの生成を行い、昇圧電圧Ｖ
_PPは、昇圧回路１５，１６，１９によって供給される。

【００５３】これら昇圧回路１５，１６と昇圧回路１
７，１８との切り換えは、図５に示すように、たとえ
ば、3.０Ｖ程度をしきい値とし、そのしきい値よりも低
い低電圧領域では出力特性が有利な昇圧回路１７，１８
を用い、しきい値以上のノーマル電圧領域または高電圧
領域では、昇圧回路１５，１６を用いるように切り換え
回路１３ｂの設定を行う。

【００５４】それにより、本実施の形態１によれば、昇
圧電源回路１３により、電源電圧Ｖ_CCの電圧レベルに応
じて電源電圧Ｖ_CCプリチャージ方式の昇圧回路１５，１
６と降圧電圧Ｖ_DLプリチャージ方式の昇圧回路１７，１
８とを切り換えるので、低電圧領域から高電圧領域まで
安定して昇圧電圧Ｖ_PPを供給することができる。

【００５５】（実施の形態２）図６は、本発明の実施の
形態２によるメモリに設けられた昇圧電源回路における
昇圧回路のブロック図、図７は、本発明の実施の形態２
による昇圧回路の回路図、図８は、本発明の実施の形態
２による昇圧回路に設けられたスイッチの回路図であ
る。

【００５６】本実施の形態２においては、ＤＲＡＭであ
るメモリ（半導体集積回路装置）１ａに設けられた昇圧
電源回路（昇圧電源発生回路）１３₁が、図６に示すよ
うに、常時動作を行う昇圧回路１９と、供給されるプリ
チャージ用の電圧レベルが切り換えられる２つの昇圧回
路（第３の昇圧電源部）１９ａ、リングオシュレータ
（第３の昇圧電源部）２０ａ，２１ａ、リングオシュレ
ータ２４、および電圧レベルを切り換える設定信号ＳＳ
を生成する切り換え回路（切り換え制御部）１３ｂ（図
２（ｂ））によって構成される。

【００５７】昇圧回路１９ａも、前記実施の形態１と同
様の一般的なチャージポンピング回路における昇圧回路
であり、図７に示すように、否定論理和回路７３〜７
５、否定論理積回路７６、インバータ７７〜７９、Ｎチ
ャネルＭＯＳのトランジスタ８０〜８７、同じくＮチャ
ネルＭＯＳトランジスタからなる静電容量素子８８〜９
１、ＰチャネルＭＯＳのトランジスタ９２、ならびにス
イッチ（電源レベル切り換え部）９３〜９７から構成さ
れている。

【００５８】スイッチ９３〜９７には、トランジスタ８
０，８１，８４，８５の一方の接続部、トランジスタ８
６，９２のゲートがそれぞれ接続されており、設定信号
ＳＳに基づいて電源電圧Ｖ_CCまたは降圧電圧Ｖ_DLを切り
換えて供給する。

【００５９】また、スイッチ９３（〜９７）は、図８に
示すように、トランジスタ９８〜１０１、インバータ１
０２，１０３により構成され、トランジスタ９８，１０
０はＮチャネルＭＯＳであり、トランジスタ９９，１０
１はＰチャネルＭＯＳである。

【００６０】トランジスタ９８，９９の一方の接続部お
よび他方の接続部は相互に接続されており、トランジス
タ９８，９９の一方の接続部には、降圧電圧Ｖ_DLが供給
されている。

【００６１】トランジスタ９８のゲートには、設定信号
ＳＳが入力され、トランジスタ９９のゲートには、イン
バータ１０２の出力部が接続されており、このインバー
タ１０２の入力部には、設定信号ＳＳが入力される。

【００６２】トランジスタ１００，１０１の一方の接続
部および他方の接続部も相互に接続されており、トラン
ジスタ１００，１０１の一方の接続部には、電源電圧Ｖ
_CCが供給されている。

【００６３】トランジスタ１０１のゲートには設定信号
ＳＳが入力され、トランジスタ１００のゲートには、イ
ンバータ１０３の出力部が接続されており、このインバ
ータ１０３の入力部には、設定信号ＳＳが入力される。
トランジスタ９８〜１０１の他方の接続部は共通接続さ
れて、電源電圧Ｖ_CCまたは降圧電圧Ｖ_DLが出力される。

【００６４】そして、電源電圧Ｖ_CCが、2.３Ｖ程度の低
電圧領域の場合には、切り換え回路１３ｂが、スイッチ
９３〜９７から降圧電圧Ｖ_DLが出力されるように設定信
号ＳＳを出力し、3.３Ｖ程度のノーマル電圧領域または
それよりも高い電圧領域では、スイッチ９３〜９７から
電源電圧Ｖ_CCが出力されるように設定信号ＳＳを出力す
る。

【００６５】それにより、本実施の形態２においても、
スイッチ９３〜９７によって電源電圧Ｖ_CCレベルに応じ
てプリチャージ用の電圧レベルが切り換えられるので低
電圧領域から高電圧領域まで安定して昇圧電圧Ｖ_PPを供
給することができる。

【００６６】また、昇圧回路１９ａによって電源電圧Ｖ
_CCプリチャージ方式の昇圧回路と降圧電圧Ｖ_DLプリチャ
ージ方式の昇圧回路と兼ねることができ昇圧回路数を少
なくすることができる。

【００６７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６８】たとえば、前記実施の形態では、低電圧領
域では降圧電圧プリチャージ方式の昇圧回路を動作さ
せ、ノーマルまたは高電圧領域では、電源電圧プリチャ
ージ方式の昇圧回路を動作させるようにしていたが、低
電圧領域では降圧電圧プリチャージ方式の昇圧回路のみ
を動作させ、ノーマルまたは高電圧領域では、電源電圧
プリチャージ方式の昇圧回路と降圧電圧プリチャージ方
式の昇圧回路との両方の回路を動作させるようにしても
よい。

【００６９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７０】（１）本発明によれば、電源電圧のレベル
に応じて電源制御部が第１、第２の昇圧電源部の動作制
御を行うので、電源電圧における電圧レベルが変動して
も安定した高レベル電圧を供給することができる。

【００７１】（２）また、本発明では、電源電圧のレベ
ルに応じて電源レベル切り換え部が、プリチャージ電圧
レベルを切り換えて第３の昇圧電源部に供給するので、
電源電圧における電圧レベルが変動しても安定した高レ
ベル電圧を供給することができる。

【００７２】（３）さらに、本発明においては、上記
（１）、（２）により、半導体集積回路装置における低
電圧動作のマージンを大きくきるので信頼性を向上で
き、かつ低消費電力化することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるメモリのブロック
図である。

【図２】（ａ）は、本発明の実施の形態１によるメモリ
に設けられた昇圧電源回路における昇圧回路のブロック
図、（ｂ）は、昇圧電源回路における切り換え回路の回
路図である。

【図３】本発明の実施の形態１による電源電圧プリチャ
ージ方式における昇圧回路の回路図である。

【図４】本発明の実施の形態１による降圧電圧プリチャ
ージ方式における昇圧回路の回路図である。

【図５】本発明の実施の形態１による降圧電源電圧と電
源電圧との特性図である。

【図６】本発明の実施の形態２によるメモリに設けられ
た昇圧電源回路における昇圧回路のブロックである。

【図７】本発明の実施の形態２による昇圧回路の回路図
である。

【図８】本発明の実施の形態２による昇圧回路に設けら
れたスイッチの回路図である。

【符号の説明】

１，１ａメモリ（半導体集積回路装置）２メモリマット３ワードドライバ４ローデコーダ５センスアンプ６カラムドライバ７カラムデコーダ８ローアドレスバッファ９カラムアドレスバッファ１０制御回路１１データ入力バッファ１２データ出力バッファ１３昇圧電源回路（昇圧電源発生回路）１３₁昇圧電源回路（昇圧電源発生回路）１３ａ昇圧電源生成回路１３ｂ切り換え回路（電圧レベルモニタ部）１４降圧電源回路１５，１６昇圧回路（第１の昇圧電源部）１７，１８昇圧回路（第２の昇圧電源部）１９昇圧回路１９ａ昇圧回路（第３の昇圧電源部）２０リングオシュレータ（第１の昇圧電源部）２０ａリングオシュレータ（第３の昇圧電源部）２１リングオシュレータ（第１の昇圧電源部）２１ａリングオシュレータ（第３の昇圧電源部）２２，２３リングオシュレータ（第２の昇圧電源部）２４リングオシュレータ２５否定論理和回路２６インバータ２７否定論理積回路２８〜３０トランジスタ３１，３２インバータ３３〜３５否定論理和回路３６否定論理積回路３７〜３９インバータ４０〜４７トランジスタ４８〜５１静電容量素子５２トランジスタ５３〜５５否定論理和回路５６否定論理積回路５７〜５９インバータ６０〜６７トランジスタ６８〜７１静電容量素子７２トランジスタ７３〜７５否定論理和回路７６否定論理積回路７７〜７９インバータ８０〜８７トランジスタ８８〜９１静電容量素子９２トランジスタ９３〜９７スイッチ（電源レベル切り換え部）９８〜１０１トランジスタ１０２，１０３インバータＳＳ設定信号Ｖ_PP 昇圧電圧（高レベル電圧）Ｖ_DL 降圧電圧（低レベル電圧）Ｖ_CC 電源電圧Ｖ_SS グランド電位

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木幸英東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者荒井公司東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者鈴木美知代東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者田中敦也東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者井手成八東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5B024 AA01 AA03 BA13 BA27 CA15 CA27

Claims

【特許請求の範囲】

【請求項１】ワード線電位として動作電圧である電源
電圧よりも高い高レベル電圧が供給される半導体集積回
路装置であって、電源電圧から高レベル電圧を生成する第１の昇圧電源部
と、降圧電源回路により生成された電源電圧よりも低い低レ
ベル電圧から高レベル電圧を生成する第２の昇圧電源部
と、電源電圧の電圧レベルに応じて前記第１、第２の昇圧電
源部を制御する電源制御部とよりなる昇圧電源発生回路
を備えたことを特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記電源制御部が、電源電圧の電圧レベルをモニ
タし、その電圧レベルに見合った設定信号を出力する電
圧レベルモニタ部と、前記電圧レベルモニタ部から出力
された設定信号に基づいて前記第１、第２の昇圧電源部
に動作制御信号を出力する動作制御部とよりなることを
特徴とする半導体集積回路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置において、前記動作制御部が、電源電圧がしきい値
よりも小さい低電圧領域の際には前記第２の昇圧電源部
を動作させ、電源電圧がしきい値以上の電圧領域の際に
は、前記第１の昇圧電源部を動作させる設定信号を出力
することを特徴とする半導体集積回路装置。
【請求項４】ワード線電位として動作電圧である電源
電圧よりも高い高レベル電圧が供給される半導体集積回
路装置であって、設定信号に基づいて、電源電圧または降圧電源回路によ
り生成された電源電圧よりも低い低レベル電圧を切り換
えて供給する電源レベル切り換え部と、前記電源レベル切り換え部から供給される電源電圧また
は低レベル電圧から高レベル電圧を生成する第３の昇圧
電源部と、電源電圧の電圧レベルに応じて前記電源レベル切り換え
部に設定信号を出力する切り換え制御部とよりなる昇圧
電源発生回路を備えたことを特徴とする半導体集積回路
装置。
【請求項５】請求項４記載の半導体集積回路装置にお
いて、前記切り換え制御部が、電源電圧の電圧レベルを
モニタし、その電圧レベルに見合った設定信号を出力す
る電圧レベルモニタ部よりなることを特徴とする半導体
集積回路装置。
【請求項６】請求項４または５記載の半導体集積回路
装置において、前記切り換え制御部が、電源電圧がしき
い値よりも小さい低電圧領域の際には低レベル電圧を供
給し、電源電圧がしきい値以上の電圧領域の際には、電
源電圧を供給するように前記電源レベル切り換え部を制
御することを特徴とする半導体集積回路装置。