JP3735824B2 - 昇圧回路を備えた半導体メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、電源電圧を昇圧して昇圧電圧を発生するメモリ装置の昇圧回路に関する。
【０００２】
【従来の技術】
メモリチップ内のトランジスタをスイング動作させる動作電圧として供給される電源電圧は、高集積化に伴って低くなる傾向にある。例えば、４メガＤＲＡＭの場合には５Ｖが使用されていたが、内部電源電圧を採用し始めた１６メガＤＲＡＭになると４Ｖに低くなり、そして６４メガに至ると３．３Ｖまで低められている。このように電源電圧が低くなると微小回路の保護にはよいが、一方で、高速動作にはあまり好ましくない。そこで、高速動作化に支障を来すことのないよいうに、昇圧回路(boosting circult)を備えて電源電圧よりも高い電圧を適所に使用するようにしている。
【０００３】
昇圧回路は、電源電圧を基に更に高いレベルへ昇圧して昇圧電圧ＶＰＰ(On chip boosted power supply)を発生する回路で、発生される昇圧電圧ＶＰＰは、ワードラインドライバやデータ出力バッファ用に用いられる。例えばワードラインドライバでは、昇圧電圧ＶＰＰによりワードライン電圧を発生し、メモリセルデータ読出時のデータ損失を防止する。またデータ出力バッファは、昇圧電圧ＶＰＰを使用することで、データ伝送時の電圧降下によるデータ損失を防止する。更に例えば、昇圧電圧ＶＰＰは、互いに隣接したメモリセルアレイがビットラインセンスアンプを共有する共有形となっている場合にビットラインに設けられて分離制御を行う分離トランジスタの制御電極へ供給される。即ち、分離トランジスタの制御電極に電源電圧がそのまま供給されたのでは、当該トランジスタのしきい値電圧による損失でビットラインセンシングマージンが減少するため、これを防止するものである。
【０００４】
図１に示すように、従来における昇圧回路は、発振器(Oscillator)１２、昇圧器(Booster）１４、伝送器(Transfer)１６、及び検出器(Detector)１８から構成されている。この図１に示した昇圧回路の動作タイミングを図２の波形図に示してある。このタイミング図を参照して昇圧回路の動作について説明する。
【０００５】
電源電圧ＶＣＣがチップ内部で供給されると、発振器１２は所定周期の発振信号を出力して昇圧器１４内のインバータ２０へ供給する。この発振器１２から出力される発振信号の出力レベルは接地電圧ＶＳＳから電源電圧ＶＣＣのレベルを有する。発振器１２の出力レベルが接地電圧ＶＳＳである場合、インバータ２０に直列接続されたインバータ２２の出力を受けるＭＯＳキャパシタ２４の接続ノードＮ１のレベルは、“０”Ｖのレベルになる。このとき、昇圧器１４内の接続ノードＮ２の電圧レベルは、電源電圧ＶＣＣからトランジスタ２６のしきい値電圧Ｖｔｈを引いた“ＶＣＣ−Ｖｔｈ”レベルにプリチャージされる。
【０００６】
発振器１２の出力レベルが“０”Ｖから電源電圧ＶＣＣレベルへ遷移するとインバータ２２から電源電圧ＶＣＣレベルが出力されるので、接続ノードＮ１は“０”Ｖから電源電圧ＶＣＣレベルへ上昇する。これにより、キャパシタ２４の他方の接続ノードＮ２の電圧は、プリチャージの“ＶＣＣ−Ｖｔｈ”レベルから“２ＶＣＣ−Ｖｔｈ”レベルへ昇圧される。この“２ＶＣＣ−Ｖｔｈ”レベルに昇圧された接続ノードＮ２の電圧が伝送トランジスタ２８を介して伝送され、昇圧電圧ＶＰＰとして出力される。このような動作が連続することにより、昇圧電圧ＶＰＰレベルは、最終的に“ＶＣＣ−Ｖｔｈ”から“２（ＶＣＣ−Ｖｔｈ）”レベルへ昇圧される。
【０００７】
発振器１２が発振動作を続ければ、昇圧電圧ＶＰＰの昇圧出力が継続して行われるが、出力される昇圧電圧ＶＰＰレベルは検出器１８によって検出され、昇圧電圧ＶＰＰが予め設定されたレベルを超過する場合にはディスエーブル信号が発生される。検出器１８からディスエーブル信号が出されるとこれに従って発振器１２が動作停止し、昇圧動作が抑止されて昇圧電圧ＶＰＰのレベルは降下する。これにより、昇圧電圧ＶＰＰは一定レベルに保たれる。出力された昇圧電圧ＶＰＰは、メモリ装置内のワードラインドライバ、データ出力バッファ、或いは共有形ビットラインセンスアンプの分離トランジスタに供給される。
【０００８】
図３は、ワードラインドライバの一例を示しており、このワードラインドライバは、ローデコーダ３０から出力されるワードライン選択信号に従って図１のような昇圧回路による昇圧電圧ＶＰＰで動作し、ワードライン電圧を出力する。このワードラインドライバにおいて昇圧電圧ＶＰＰは、第１ＰＭＯＳトランジスタ３４、第２ＰＭＯＳトランジスタ３８、第３ＰＭＯＳトランジスタ４０の各ソース端子に供給されると共に、各バックバイアス端子４４、即ちバルクバイアスとしても供給される。
【０００９】
第１ＰＭＯＳトランジスタ３４のドレイン端子は内部ノード４６を介して第１ＮＭＯＳトランジスタ３６のドレイン端子に接続されており、そしてこれら第１ＰＭＯＳトランジスタ３４及び第１ＮＭＯＳトランジスタ３６のゲート端子に、ローデコーダ３０の出力が印加される。また、第３ＰＭＯＳトランジスタ４０のドレイン端子は出力ノード４８を介して第２ＮＭＯＳトランジスタ４２のドレイン端子に接続されており、これら第３ＰＭＯＳトランジスタ４０及び第２ＮＭＯＳトランジスタ４２のゲート端子は内部ノード４６に共通接続されている。第２ＰＭＯＳトランジスタ３８のドレイン端子は内部ノード４６に接続され、そのゲート端子は出力ノード４８に接続されている。このようにして、第１ＰＭＯＳトランジスタ３４及び第１ＮＭＯＳトランジスタ３６と第３ＰＭＯＳトランジスタ４０及び第２ＮＭＯＳトランジスタ４２とでそれぞれインバータが構成されている。尚、第１ＰＭＯＳトランジスタ３４、第２ＰＭＯＳトランジスタ３８、及び第３ＰＭＯＳトランジスタ４０のソース端子及びドレイン端子は、例えば全てＰ形基板に形成したＮ形ウェル内に形成される。
【００１０】
このワードラインドライバで、ローデコーダ３０から活性状態のワードライン選択信号、例えば論理“ハイ”信号が入力される場合、その論理“ハイ”レベルは電源電圧ＶＣＣのレベルであり、これは昇圧電圧ＶＰＰより低い。この活性状態のワードライン選択信号に従って第１ＰＭＯＳトランジスタ３４と第１ＮＭＯＳトランジスタ３６がそれぞれオフ、オンし、これにより内部ノード４６が論理“ロウ”レベルになる。そして、この内部ノード４６の論理“ロウ”に従って第３ＰＭＯＳトランジスタ４０がオン、第２ＮＭＯＳトランジスタ４２がオフとなる。その結果、出力ノード４８には第３ＰＭＯＳトランジスタ４０を介し昇圧電圧ＶＰＰが供給されて昇圧レベルの論理“ハイ”になり、これがワードライン電圧として出力されワードラインＷＬがエネーブルとなる。
【００１１】
昇圧電圧ＶＰＰと内部ノード４６との間に設けられた第２ＰＭＯＳトランジスタ３８は、出力ノード４８が論理“ロウ”レベルにあるときにオンとなって内部ノード４６を昇圧電圧ＶＰＰレベルに充電し、同時に第２ＮＭＯＳトランジスタ４２のゲートへその昇圧電圧ＶＰＰを供給することにより、出力ノード４８の非活性化時間を短縮させる。
【００１２】
図３に示すワードラインドライバにおいて、図１の昇圧回路による昇圧電圧ＶＰＰをソース電圧として入力する各ＰＭＯＳトランジスタは、ローデコードに使用されるためチップ内で多くの位置を占めることになる。
【００１３】
【発明が解決しようとする課題】
上記のように、昇圧電圧ＶＰＰをワードラインドライバ内ＰＭＯＳトランジスタのバックバイアス端子とソース端子に同時に供給する場合は、該ＰＭＯＳトランジスタのソース端子とＰＮ接合するバックバイアス端子におけるＮ形ウェルのキャパシタンスがかなり大きくなる。従って、昇圧電圧ＶＰＰを図１のような昇圧回路を用いて供給するときには、その大きい容量を駆動しなければならないので、図２のタイミング図に示すように、発振器１２の１サイクル動作では所定の昇圧電圧ＶＰＰのレベルまで到達できず、数十回の発振出力を要することとなる。従って、一旦低下した後に所望の昇圧電圧ＶＰＰを得るまでに時間がかかり、よりいっそうの高速化に具合が悪くなってきている。
【００１４】
また、メモリの待機モードで昇圧電圧ＶＰＰレベルにプリチャージすべき多くのノードをもつ場合、製造工程において、昇圧電圧ＶＰＰを使用する電圧ノード（又はライン）と、接地電圧ＶＳＳ、電源電圧ＶＣＣ、或いは基準電圧にチャージされる電圧ノード（又はライン）との間にブリッジが発生すると、そのブリッジ領域で昇圧電圧ＶＰＰと接地電圧ＶＳＳ、電源電圧ＶＣＣ、或いは基準電圧との電位分配が行われる。このようになると、昇圧回路から出力される昇圧電圧ＶＰＰのレベルが少しずつ降下することになり、これが検出器１８により検出されて発振器１２が動作し、昇圧動作が継続することになる。この電位分配により引き続き昇圧動作が実行される事態となると、発振及び昇圧動作による消費電流が増加し、その結果、待機モードにおける電流消費量が大きくなって歩留り低下につながるという問題が生じる。そこで、相互に異なる電圧レベルを有するノード（又はライン）間のブリッジが発生しても、待機モードにおけるそのノード間の電位分配を極力防止することができれば、消費電流を抑制して良品とすることが可能になる。
【００１５】
【課題を解決するための手段】
このような課題を解決するために本発明では、外部制御信号に応じて電源電圧を昇圧出力する昇圧回路を提供する。つまり、電源電圧の供給で昇圧動作し昇圧電圧を出力する第１昇圧回路と、外部制御信号に応じて昇圧動作し昇圧電圧を出力する第２昇圧回路と、をメモリ装置に設けるようにすることで、昇圧能力を上げ、また待機モードにおけるチップ内電位分配の影響を極力抑えることを可能にし、歩留りを改善させるものである。
【００１６】
即ち、本発明によれば、電源電圧の入力に応じて該電源電圧を昇圧する第１昇圧回路と、アクティブサイクルなどを示す外部制御信号に応じて電源電圧を昇圧する第２昇圧回路と、を設け、前記第１昇圧回路による昇圧電圧をバルクバイアスに使用すると共に前記第２昇圧回路による昇圧電圧をソース端子に入力して動作するＭＯＳトランジスタを周辺回路に備えた半導体メモリ装置とすることを特徴している。第１昇圧回路は、電源電圧が供給開始されるとこれに応じて昇圧動作し昇圧電圧を出力する通常の昇圧回路を用いることができる。外部制御信号としてはローアドレスストローブ信号を用いることができ、この場合、外部制御信号を入力して第２昇圧回路の昇圧制御信号を発生する昇圧制御信号発生手段を更に設けるようにしておくとよい。この昇圧制御信号発生手段は、ローアドレスストローブ信号に従うクロック信号及びこのクロック信号よりも遅らせたローアドレスエネーブル信号を発生するローアドレスストローブ入力バッファと、前記クロック信号及びローアドレスエネーブル信号を論理演算して昇圧制御信号を出力する論理ゲートと、からなるものとすることができる。
【００１７】
第２昇圧回路として本発明では、外部制御信号に応じて昇圧ノード及び出力ノードのプリチャージを行うプリチャージ手段と、前記外部制御信号に応じて前記昇圧ノードの昇圧を行う昇圧手段と、前記昇圧ノードの電圧を前記出力ノードへ伝送する伝送手段と、を備えてなる昇圧回路を提供する。この場合の伝送手段は、第１昇圧ノードで制御されて第２昇圧ノードの電圧を伝送するようにし、そして昇圧手段は、前記第１及び第２昇圧ノードにそれぞれ接続された第１及び第２ブーストキャパシタと、外部制御信号に応じて前記第１及び第２ブーストキャパシタにそれぞれ駆動信号を提供する第１及び第２ドライバと、からなるものとすることができる。また、プリチャージ手段は、外部制御信号に応じてオンオフし、オンのときに電源電圧を昇圧ノード及び出力ノードへ提供してプリチャージを行うスイッチ素子で構成したものとでき、そのスイッチ素子としてＮＭＯＳトランジスタを用いることができる。その具体的態様としては、電源電圧を各ドレイン端子に受けまた第１及び第２昇圧ノードと出力ノードにそれぞれソース端子が接続され、そして外部制御信号に応じて各ゲート端子が制御されることにより前記各ノードを電源電圧のレベルにプリチャージする第１〜第３ＮＭＯＳトランジスタからなるプリチャージ手段が可能である。このときの伝送手段は、第２昇圧ノードと出力ノードとの間にチャネル接続され、第１昇圧ノードにゲート端子が接続されたＮＭＯＳトランジスタからなるものとすることができる。
【００１８】
更に言えば本発明は、電源電圧を基に昇圧した昇圧電圧を使用する半導体メモリ装置において、電源電圧を昇圧して周辺回路におけるＰＭＯＳトランジスタのバルクバイアスとして供給する第１昇圧回路と、外部制御信号の活性化に応じ電源電圧を昇圧して前記ＰＭＯＳトランジスタのソース端子へ供給する第２昇圧回路と、を設けることを特徴とする。この場合に、外部制御信号の活性化に応じて所定論理の昇圧制御信号を発生する昇圧制御信号発生手段を備えるようにし、そして第２昇圧回路は、第１及び第２昇圧ノード及び出力ノードを電源電圧レベルにプリチャージするようにされ、前記昇圧制御信号の発生によりそのプリチャージ動作を停止するプリチャージ手段と、前記第１昇圧ノードの電圧に従って前記第２昇圧ノードの電圧を前記出力ノードへ伝送する伝送手段と、前記昇圧制御信号の発生により前記第１及び第２昇圧ノードの電圧を昇圧する昇圧手段と、から構成されるものとすることができる。昇圧制御信号発生手段は、ローアドレスストローブ信号の活性化に従い活性化するクロック信号及びこのクロック信号より遅れて活性化するローアドレスエネーブル信号を発生するローアドレスストローブ入力バッファと、前記クロック信号及びローアドレスエネーブル信号を論理演算して昇圧制御信号を出力する論理ゲートと、からなるものとすることができる。また、昇圧手段は、第１及び第２昇圧ノードにそれぞれ接続された第１及び第２ブーストキャパシタと、昇圧制御信号発生手段による昇圧制御信号を駆動して前記第１及び第２ブーストキャパシタへそれぞれ提供する第１及び第２ドライバと、からなるものとすることができ、プリチャージ手段は、電源電圧を各ドレイン端子に受けまた第１及び第２昇圧ノードと出力ノードにそれぞれソース端子が接続され、そして昇圧制御信号発生手段による昇圧制御信号を各ゲート端子に受ける複数のＮＭＯＳトランジスタからなるものとすることができる。
【００１９】
本発明の半導体メモリ装置において、第１昇圧回路は、電源電圧の供給で所定レベルの昇圧電圧ＶＰＰを発生する。この昇圧電圧ＶＰＰは、電源電圧より高い電圧を必要とする周辺回路内トランジスタのバルクバイアスとして供給される。このようにして電源電圧の印加と共に昇圧電圧ＶＰＰがバルクバイアスとして供給されている状態で、ローアドレスストローブなどの外部制御信号が活性入力されると、第２昇圧回路がこの外部制御信号の入力に応じて更なる昇圧電圧ＡＶＰＰ(active VPP)を出力し、周辺回路内トランジスタのソース端子に供給するようにしてある。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態につき図４〜図６を参照して詳細に説明する。
【００２１】
図４に本発明に係る第２昇圧回路の回路図を示す。この第２昇圧回路は、外部制御信号の入力に応じて電源電圧ＶＣＣを昇圧し、昇圧電圧ＡＶＰＰとして出力するようにしてある。この場合の外部制御信号とは、メモリアクセスに際して外部から供給されるアドレスストローブなどの制御信号で、本例では、一例としてローアドレスストローブ信号バーＲＡＳを使用している。
【００２２】
図示のように本例の第２昇圧回路は、ローアドレスストローブ信号バーＲＡＳの活性化に応じて電源電圧ＶＣＣから昇圧電圧ＡＶＰＰを発生するための昇圧動作を行う昇圧器５６と、この昇圧器５６により昇圧される昇圧ノードＰＮ２の電圧を昇圧電圧ＡＶＰＰとして出力ノードＯＮへ伝送する伝送器５４と、ローアドレスストローブ信号バーＲＡＳに応じて昇圧ノードＰＮ１，ＰＮ２及び出力ノードＯＮのプリチャージを行うプリチャージ器５２と、から構成されている。
【００２３】
昇圧器５６の制御入力を発生するＮＯＲ論理の論理ゲート５０は、クロック信号ＰＲ及びローアドレスエネーブル信号ＰＸＡＥを演算して昇圧制御信号を出力するようにしてある。これらクロック信号ＰＲ及びローアドレスエネーブル信号ＰＸＡＥは、ローアドレスストローブ信号バーＲＡＳを受けるローアドレスストローブ入力バッファ（図示せず）から発生される信号で、クロック信号ＰＲはローアドレスストローブ信号バーＲＡＳの活性化に従い活性化され、そしてこのクロック信号ＰＲに若干遅らせてローアドレスエネーブル信号ＰＸＡＥが発生される。ローアドレスエネーブル信号ＰＸＡＥは、論理“ロウ”から論理“ハイ”レベルへの遷移でローアドレスがエネーブルされることを知らせ、論理“ハイ”から論理“ロウ”レベルへの遷移でワードラインとセンスアンプの制御信号が非活性化（shut-down)されることを知らせる。これら信号を演算するＮＯＲゲート５０は、ローアドレスストローブ信号バーＲＡＳの活性化に従って論理“ロウ”信号を内部ノードＮ１へ供給する。
【００２４】
図５の波形図に、この第２昇圧回路の動作タイミングを示し説明する。まず、ローアドレスストローブ信号バーＲＡＳが非活性状態（論理“ハイ”）にあるプリチャージ期間では、クロック信号ＰＲ及びローアドレスエネーブル信号ＰＸＡＥが論理“ロウ”レベルで入力される。従って、ＮＯＲゲート５０は内部ノードＮ１に論理“ハイ”を出力し、この内部ノードＮ１の論理“ハイ”信号が昇圧器５６内のインバータ６４，６６へ供給される。そして、ドライバであるインバータ６４，６６による反転駆動で論理“ロウ”信号がブーストキャパシタ６８，７０の接続された内部ノードＮ２，Ｎ３に提供される。従って、ブーストキャパシタ６８，７０の一方の電極は接地電圧ＶＳＳレベルになる。
【００２５】
内部ノードＮ１の論理“ハイ”信号はまた、電源電圧ＶＣＣをドレイン端子に受け、第１昇圧ノードＰＮ１にソース端子の接続されたＮＭＯＳトランジスタ５８のゲート端子と、電源電圧ＶＣＣをドレイン端子に受け、第２昇圧ノードＰＮ２にソース端子の接続されたＮＭＯＳトランジスタ６０のゲート端子と、電源電圧ＶＣＣをドレイン端子に受け、出力ノードＯＮにソース端子が接続されたＮＭＯＳトランジスタ６２のゲート端子と、に供給される。従って、ローアドレスストローブ信号バーＲＡＳが論理“ハイ”レベルの期間でスイッチ素子のＮＭＯＳトランジスタ５８，６０，６２がオンし、第１昇圧ノードＰＮ１、第２昇圧ノードＰＮ２、及び出力ノードＯＮはそれぞれ“ＶＣＣ−Ｖｔｈ”レベルにプリチャージされる。
【００２６】
続いて、データアクセスなどのためにローアドレスストローブ信号バーＲＡＳが論理“ロウ”レベルに活性化されると、クロック信号ＰＲが論理“ハイ”レベルに遷移し、そしてこのクロック信号ＰＲの論理“ハイ”遷移後、所定時間が経過するとローアドレスエネーブル信号ＰＡＸＥも論理“ハイ”レベルに遷移する。これに従ってＮＯＲゲート５０は、クロック信号ＰＲの論理“ハイ”遷移に応じ内部ノードＮ１へ論理“ロウ”信号を出力する。従って、この内部ノードＮ１にゲート接続したプリチャージ器内の全ＮＭＯＳトランジスタ５８，６０，６２がオフとなる。
【００２７】
また、インバータ６４，６６は、内部ノードＮ１の論理“ロウ”を反転駆動して電源電圧ＶＣＣレベルの論理“ハイ”信号を内部ノードＮ２，Ｎ３のそれぞれに出力する。この内部ノードＮ２、Ｎ３の論理“ハイ”信号がブーストキャパシタ６８，７０に供給される結果、ブーストキャパシタ６８，７０により、他方の側の“ＶＣＣ−Ｖｔｈ”レベルにプリチャージされた第１昇圧ノードＰＮ１及び第２昇圧ノードＰＮ２が“２ＶＣＣ−Ｖｔｈ”レベルへ昇圧される。この“２ＶＣＣ−Ｖｔｈ”の電圧が伝送器５４内のＮＭＯＳトランジスタ５４のゲート端子及びドレイン端子に供給されるので、出力ノードＯＮには、“２ＶＣＣ−Ｖｔｈ”から伝送器５４におけるしきい値電圧を引いた“２（ＶＣＣ−Ｖｔｈ）”レベルの昇圧電圧ＡＶＰＰが出力される。
【００２８】
データアクセスなどのアクティブサイクル終了のためにローアドレスストローブ信号バーＲＡＳが論理“ハイ”レベルへ遷移すると、これに伴ってクロック信号ＰＲは論理“ロウ”レベルに遷移する。一方、ローアドレスエネーブル信号ＰＡＸＥは、ワードラインとセンスアンプを制御する制御信号が非活性化されたときに論理“ロウ”レベルへ遷移するものであるため、ローアドレスストローブ信号バーＲＡＳの論理“ハイ”遷移後に若干遅れて論理“ロウ”レベルになる。
【００２９】
従って、第２昇圧回路は、ローアドレスストローブ信号バーＲＡＳの非活性化後、ワードラインとセンスアンプの制御端子を制御する信号が非活性化されるまで引き続き昇圧動作を行って昇圧電圧ＡＶＰＰを出力する。ローアドレスエネーブル信号ＰＡＸＥが論理“ロウ”レベルへ遷移すれば、ＮＯＲゲート５０が論理“ハイ”信号を内部ノードＮ１へ出力し、これに従ってプリチャージ器内の全ＮＭＯＳトランジスタ５８，６０，６２がオンになる。これによるプリチャージで昇圧動作が停止される。
【００３０】
この第２昇圧回路は、ローアドレスストローブ信号バーＲＡＳの活性化に応じて電源電圧ＶＣＣを基に昇圧動作し昇圧電圧ＡＶＰＰを出力する。この場合、ブースト用キャパシタの容量やプリチャージ用ＮＭＯＳトランジスタのしきい値電圧を調節することにより、出力される昇圧電圧ＡＶＰＰのレベル調節を行え、従って昇圧電圧ＡＶＰＰのレベルは、図１に示す従来回路による昇圧電圧ＶＰＰと同じ電圧レベル、異なる電圧レベルのいずれにも設定することができる。
【００３１】
図４に示すような第２昇圧回路は、図１のような従来の昇圧回路を用いた第１昇圧回路と共に使用することで、メモリ装置内の周辺回路を効率的に動作させられる。これについて図６を用いて説明する。図６は、第１昇圧回路及び第２昇圧回路による各昇圧電圧によって動作するワードラインドライバの例を示している。尚、図３と共通する部分には同じ符号を付してある。
【００３２】
第１昇圧回路による昇圧電圧ＶＰＰは、ワードラインドライバを構成している第１ＰＭＯＳトランジスタ３４、第２ＰＭＯＳトランジスタ３８、及び第３ＰＭＯＳトランジスタ４０のバックバイアス端子４４へ供給され、そして、第２昇圧回路による昇圧電圧ＡＶＰＰは、これらＰＭＯＳトランジスタ３４，３８，４０の各ソース端子へ供給されるようにしている。
【００３３】
即ちまず、メモリ装置に電源電圧ＶＣＣが供給されることで第１昇圧回路が動作し、第１の昇圧電圧ＶＰＰを発生する。この昇圧電圧ＶＰＰは、ワードラインドライバ内の第１ＰＭＯＳトランジスタ３４、第２ＰＭＯＳトランジスタ３８、及び第３ＰＭＯＳトランジスタ４０のバルクバイアス端子４４に供給される。
【００３４】
そして、メモリ装置の待機モードにおいては、第２昇圧回路がプリチャージ状態にあるので、そのプリチャージ電圧“ＶＣＣ−Ｖｔｈ”が第１ＰＭＯＳトランジスタ３４、第２ＰＭＯＳトランジスタ３８、及び第３ＰＭＯＳトランジスタ４０のソース端子に供給される。次いで、ローアドレスストローブ信号バーＲＡＳが活性化されると第２昇圧回路が昇圧動作するので、これによる昇圧電圧ＡＶＰＰが第１ＰＭＯＳトランジスタ３４、第２ＰＭＯＳトランジスタ３８、及び第３ＰＭＯＳトランジスタ４０のソース端子に供給される。従って、ワードラインドライバは両昇圧電圧ＶＰＰ，ＡＶＰＰを動作電圧とし、ローデコーダ３０によるデコーディング信号に応じて選択ワードラインＷＬへ昇圧電圧ＡＶＰＰレベルのワードライン電圧を送ってエネーブルさせる。
【００３５】
この構成によれば、メモリ装置が待機モードにある場合、ワードラインドライバの多数の電圧ノード中、昇圧電圧ＶＰＰレベルを有するノードは、第１ＰＭＯＳトランジスタ３４、第２ＰＭＯＳトランジスタ３８、及び第３ＰＭＯＳトランジスタ４０のバルクバイアスを供給するノードだけであり、このノードにブリッジの発生する確率は非常に低い。そして、より多数でブリッジ発生率の高くなるＰＭＯＳトランジスタ３４，３８，４０の各ソース端子につながる電圧ノードはプリチャージレベルにあり、しかも第２昇圧回路は昇圧動作停止状態にあるので、他のレベルの電圧ノードとの間でブリッジが発生したとしても消費電流が増えるようなことはない。つまり、待機モードの消費電流が抑制され、歩留りを向上させ得る。
【００３６】
更に、データアクセスなどを実行するアクティブサイクルでは第１、第２の両昇圧回路が動作して昇圧電圧を供給するようにしてあるので、上述の解決課題にあるようなキャパシタンスも問題にならず、昇圧動作の迅速化が図られて高速化に有利である。
【００３７】
上記実施形態ではワードラインドライバを例に説明したが、その他の周辺回路などにも適用可能であることは容易に想到されよう。
【図面の簡単な説明】
【図１】従来の昇圧回路を示す回路図。
【図２】図１に示した昇圧回路の動作タイミングを示す信号波形図。
【図３】従来の昇圧電圧を用いて動作するワードラインドライバの回路図。
【図４】本発明に係る第２昇圧回路を示す回路図。
【図５】図４に示す第２昇圧回路の動作タイミングを示す回路図。
【図６】本発明による昇圧電圧を用いて動作するワードラインドライバの回路図。
【符号の説明】
５０ 論理ゲート
５２ プリチャージ手段
５６ 昇圧手段
５４ 伝送手段
ＰＮ１，ＰＮ２ 昇圧ノード
ＯＮ 出力ノード

Claims (6)

1. 電源電圧を基に昇圧した昇圧電圧を使用する半導体メモリ装置において、
   電源電圧を昇圧して周辺回路におけるＰＭＯＳトランジスタのバルクバイアスとして供給する第１昇圧回路と、
   外部制御信号の活性化に応じて所定論理の昇圧制御信号を内部ノードに発生する昇圧制御信号発生手段と、
   前記昇圧制御信号の発生に応じて電源電圧を昇圧して前記ＰＭＯＳトランジスタのソース端子へ供給する第２昇圧回路と、
   を備え、
   前記第２昇圧回路は、
   前記昇圧制御信号に応じて第１昇圧ノード、第２昇圧ノード及び出力ノードをプリチャージするプリチャージ手段と、
   前記昇圧制御信号に応じて前記第１昇圧ノード及び前記第２昇圧ノードの各々の電圧を昇圧する昇圧手段と、
   前記第１昇圧ノードの電圧に応じて前記第２昇圧ノードの電圧を前記出力ノードへ伝送する第１ＮＭＯＳトランジスタと、
   を有し、
   前記プリチャージ手段は、
   前記内部ノードにゲート端子が接続され、前記出力ノードにソース端子が接続され、電源電圧にドレイン端子が接続された第２ＮＭＯＳトランジスタを有し、前記昇圧制御信号に応じて前記第２ＮＭＯＳトランジスタをオンして前記出力ノードをプリチャージすることを特徴とする半導体メモリ装置。
2. 前記昇圧制御信号発生手段は、ローアドレスストローブ信号の活性化に従い活性化するクロック信号及びこのクロック信号より遅れて活性化するローアドレスエネーブル信号を発生するローアドレスストローブ入力バッファと、前記クロック信号及び前記ローアドレスエネーブル信号を論理演算して昇圧制御信号を出力する論理ゲートと、を有することを特徴とする請求項１記載の半導体メモリ装置。
3. 前記昇圧手段は、前記第１及び第２昇圧ノードにそれぞれ接続された第１及び第２ブーストキャパシタと、前記昇圧制御信号発生手段による昇圧制御信号を駆動して前記第１及び第２ブーストキャパシタへそれぞれ提供する第１及び第２ドライバと、を有することを特徴とする請求項２記載の半導体メモリ装置。
4. 前記プリチャージ手段は、前記内部ノードにゲートが接続され、前記第１昇圧ノードにソース端子が接続され、電源電圧にドレイン端子が接続された第３ＮＭＯＳトランジスタと、前記内部ノードにゲートが接続され、前記第２昇圧ノードにソース端子が接続され、電源電圧にドレイン端子が接続された第４ＮＭＯＳトランジスタと、を有することを特徴とする請求項３記載の半導体メモリ装置。
5. 前記ローアドレスエネーブル信号は、ワードラインとセンスアンプの制御信号が非活性化されるまで活性状態にあることを特徴とする請求項２〜４のいずれか１項に記載の半導体メモリ装置。
6. 前記第２昇圧回路による昇圧電圧は、前記第１昇圧回路による昇圧電圧よりも高いか又は同じであることを特徴とする請求項１〜５のいずれか１項に記載の半導体メモリ装置。

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