KR0137317B1 - 반도체 메모리소자의 활성싸이클에서 사용되는 승압회로 - Google Patents

반도체 메모리소자의 활성싸이클에서 사용되는 승압회로

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KR0137317B1
KR0137317B1 KR1019940038503A KR19940038503A KR0137317B1 KR 0137317 B1 KR0137317 B1 KR 0137317B1 KR 1019940038503 A KR1019940038503 A KR 1019940038503A KR 19940038503 A KR19940038503 A KR 19940038503A KR 0137317 B1 KR0137317 B1 KR 0137317B1
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Abstract

본 발명은 반도체 메모리소자의 승압회로에 관한 것으로서, 대기싸이클과 활성싸이클을 결정하는 칩마스터클럭을 입력하여 제1지연기간이 경과한 후에 활성화되며 제1펄스폭을 가진 감지제어신호와 제2지연시간이 경과한 후에 활성화되며 제2펄스폭을 가지는 래치제어신호를 발생하는 제1회로수단과, 상기 감지제어신호와 상기 래치제어신호에 응답하여 현재의 승압전압의 전위상태를 알리는 감지신호를 발생하는 제2회로수단과, 상기 칩마스터클럭에 응답하여 상기 감지신호와 동시에 활성화되는 승압전압발생제어신호를 발생하는 제3회로수단과, 상기 감지신호와 상기 승압전압발생제어신호에 따라 상기 대기싸이클 및 활성싸이클에서 각각 동작하는 제1 및 제2승압전압발생회로를 구비한다.

Description

반도체 메모리소자의 활성싸이클에서 사용되는 승압회로
제1도는 종래의 승압회로의 구성을 보여주는 블럭도.
제2도는 제1도에 따른 동작타이밍도.
제3도는 제1도에서 사용된 승압전압발생제어회로의 회로도.
제4도는 제1도에서 사용된 제1승압전압발생회로의 회로도.
제5도는 제1도에서 사용된 제2승압전압발생회로의 회로도.
제6도는 본 발명의 일실시예에 따른 승압회로의 구성을 보여주는 블럭도.
제7도는 제6도에서 사용된 감지제어회로의 회로도.
제8도는 제6도에서 사용된 승압전압감지회로의 회로도.
제9도는 제6도에서 사용된 제1승압전압발생회로의 회로도.
제10도는 제6도에서 사용된 승압전압발생제어회로의 회로도.
제11도는 제6도에서 사용된 제2승압전압발생회로의 회로도.
제12도는 제6도에 따른 동작타이밍도.
제13도는 본 발명의 다른 실시예에 따른 승압회로의 구성을 보여주는 블럭도.
제14도는 제13도에서 사용된 레지스터의 회로도.
제15도는 제13도에서 사용된 제1승압전압발생회로의 회로도.
제16도는 제13도에서 사용된 제2승압전압발생회로의 회로도.
제17도는 제13도에서 사용된 승압전압발생제어회로의 회로도.
제18도는 제13도에 따른 동작타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 칩마스터클럭발생회로
2, 50, 80 : 승압전압발생제어회로
3, 40 : 제1승압전압발생회로
4, 60 : 제2승압전압발생회로
20 : 감지제어회로
30 : 승압전압감지회로
70 : 레지스터
본 발명은 낮은 레벨의 전원전압을 사용하는 고집적 반도체 메모리소자에 관한 것으로서, 특히 저전력의 고집적 반도체 메모리소자에서 승압전압(Vpp)의 레벨을 감지하는 회로에 관한 것이다.
최근 다이나믹램(dynamic RAM)의 고집적화와 전전력화에 따라 워드라인 구동 등의 효율이 약화되는 것을 보완하기 위하여 칩의 내부에서 승압전압(Vpp) 발생회로를 대부분 사용하고 있다.
이 승압전압(Vpp)은 반도체 메모리소자가 내부에서 사용되는 전원전압보다 높은 레벨을 가지는 전압으로서, 고집적화에 따라 약화된 워드라인 구동전압을 상승시키는데에 주로 이용된다. 메모리셀에 저장된 데이터 특히 데이터 1을 읽어내기 위해서는 메모리셀과 비트라인간의 전하분배에 있어서 충분한 전압차를 형성하여야 하고 이를 위해서는 워드라인에 그만큼의 충분한 전압을 공급하여 셀트랜지스터가 충분히 강하게 턴온될 수 있도록 하여야 한다. 낮아진 전원전압(Vcc)으로는 이러한 효과를 얻기에 부족하기 때문에 적어도 Vcc＋Vth(Vth는 예컨대 셀트랜지스터의 드레쉬홀드전압)이상의 전우를 가지는 승압전압(Vpp)을 필요로 한다.
일반적으로 알려진 바와 같이, Vpp의 전위를 유지하는 방법은 다음과 같다. 대기상태에서는 Vpp의 레벨을 대기용의 레벨감지회로를 통하여 감지하여, 기준치보다 낮은 경우에는 대기용의 승압전압발생회로를 구동시켜 설정된 기준치까지 올려주며, 기준치보다 같거나 높은 경우에는 대기용 승압전압발생회로의 동작을 중지시킨다. 그러나, 통상의 대기용 승압전압발생회로는 작은 용량을 갖고 있으며, 실제로 반도체 메모리소자가 활성싸이클에 있는 동안에 소모되는 승압전압의 전하량을 보충시켜줄 수 있는 큰 용량을 가지는 활성싸이클용의 승압전압발생회로를 별도로 사용하게 된다.
제1도에는 그러한 종래의 승압회로가 도시되어 있다. 제1도에서는, 로우어드레스스트로우브신호(RASB)에 따라 발생된 칩마스터클럭 ψR에 응답하여 매 활성싸이클마다 승압전압발생제어신호 ψPC가 발생되고, ψPC의 제어에 의해 대기싸이클용과 활성싸이클용으로 각각 사용되는 제1 및 제2승압전압발생회로(3, 4)가 동작하게 된다. 제2도 내지 제5도에 보인 바와 같이, 제1 및 제2승압전압발생회로(3, 4)는 ψPC에 따라 서로 상보적으로 동작하는데, RASB가 로우레벨인 활성싸이클에서는 제1승압전압발생회로(3)가 승압전압(Vpp)을 발생하고 RASB가 하이레벨인 대기싸이클에서는 제2승압전압발생회로(4)가 승압전압(Vpp)을 발생한다. 제4도를 참조하면, ψPC가 로우레벨인 동안(대기싸이클)에는 모오스캐패시터(7)에 의해 노드(5)의 전위가 상승되며 이 전위는 전달용의 다이오드형 엔모오스트랜지스터(10)를 통하여 노드(6)에 전달된다. 그후 ψPC가 로우레벨에서 하이레벨로 되면(RASB가 로우레벨로 하강천이되어 활성싸이클이 됨) 노드(6)의 전위는 모오스캐패시터(12)에 의해 다시 한번 승압되어 엔모오스트랜지스터(11)를 통하여 승압전압(Vpp)으로서 발생된다.
여기서, 활성싸이클용의 승압전압발생회로의 용량은 매 활성싸이클마다 소모되는 승압전압의 전하량을 정확히 검출하여 그만큼의 전하량을 공급할 수 있도록 설정되어야 한다. 그러나, 제1도와 같은 구성으로는 승압전압의 전하소모량과 승압전압발생회로의 용량을 정확하게 일치시키는 것은 어려우며, 승압전압발생회로의 용량이 전하소모량보다 큰 경우에는 과다한 전류소모와 고전계 등에 의해 칩의 신뢰성이 저하되는 문제를 초래할 수 있다.
따라서 본 발명의 목적은 활성싸이클동안 승압전압의 전하소모량에 적절한 만큼의 승압전압을 발생할 수 있는 승압회로를 제공함에 있다.
본 발명의 다른 목적은 전류소모를 줄이고 신뢰성있는 승압전압을 공급할 수 있는 승압회로를 제공함에 있다.
이러한 본 발명의 목적을 달성하기 위하여 본 발명은, 반도체 메모리소자의 승압회로에 있어서, 대기싸이클과 활성싸이클을 결정하는 칩마스터클럭을 입력하여 제1지연기간이 경과한 후에 활성화되며 제1펄스폭을 가진 감지제어신호와 제2지연시간이 경과한 후에 활성화되며 제2펄스폭을 가지는 래치제어신호를 발생하는 제1회로수단과, 상기 감지제어신호와 상기 래치제어신호에 응답하여 현재의 승압전압의 전위상태를 알리는 감지신호를 발생하는 제2회로수단과, 상기 칩마스터클럭에 응답하여 상기 감지신호와 동시에 활성화되는 승압전압발생제어신호를 발생하는 제3회로수단과, 상기 감지신호와 상기 승압전압발생제어신호에 따라 상기 대기싸이클 및 활성싸이클에서 각각 동작하는 제1 및 제2승압전압발생회로를 구비함을 특징으로 한다.
또한, 본 발명은 반도체 메모리소자의 승압회로에 있어서, 대기싸이클과 활성싸이클을 결정하는 칩마스터클럭을 입력하여 제1지연기간이 경과한 후에 활성화되며 제1펄스폭을 가진 감지제어신호와 제2지연시간이 경과한 후에 활성화되며 제2펄스폭을 가지는 래치제어신호를 발생하는 제1회로수단과, 상기 감지제어신호와 상기 래치제어신호에 응답하여 현재의 승압전압의 전위상태를 알리는 제1감지신호를 발생하는 제2회로수단과, 상기 제1감지신호를 입력하고 상기 칩마스터클럭의 제어에 따라 제2감지신호를 발생하는 제3회로수단과, 상기 칩마스터클럭에 응답하여 상기 제2감지신호와 동시에 활성화되는 승압전압발생제어신호를 발생하는 제4회로수단과 감지신호와 동시에 활성화되는 승압전압발생제어신호를 발생하는 제4회로수단과, 상기 제2감지신호와 상기 승압전압발생제어신호에 따라 상기 대기싸이클 및 활성싸이클에서 각각 동작하는 제1 및 제2승압전압발생회로를 구비함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 발명에 관련된 도면들에서 실질적으로 동일한 구성과 기능을 가진 요소에는 동일한 참조부호를 사용할 것이다.
제6도를 참조하면, 본 발명의 일실시예에 따른 승압회로는, RASB에 응답하여 ψR을 발생하는 칩마스터클럭발생회로(1)와, ψR에 응답하여 감지제어신호 ψDET와 래치제어신호 ψLAT를 발생하는 감지제어회로(20)와, ψR에 응답하여 ψPC를 발생하는 승압전압발생제어회로(50)와, ψPC의 제어에 의해 승압전압(Vpp)을 발생하는 제1 및 제2승압전압발생회로(40, 60)와, ψDET와 ψLAT의 제어에 따라 Vpp의 전위를 감지한 신호 ψPD를 제1 및 제2승압전압발생회로(40, 60)로 공급하는 승압전압감지회로(30)로 이루어진다.
제6도의 감지제어회로(20)에서, 제7도를 참조하면, ψDET는 ψR로부터 직렬연결된 홀수개의 인버터들(Ⅰ21∼Ⅰ25)의 출력에 한쪽의 입력터미널이 접속되고 ψR의 다른 한쪽의 입력터미널이 직접 접속된 낸드게이트(ND31)로 구성된 펄스정형회로와 이 펄스정형회로의 출력을 입력하는 인버터(Ⅰ26)를 통하여 발생되고, ψLAT는 ψR로부터 직렬연결된 홀수개의 인버터들(Ⅰ27∼Ⅰ29)의 출력에 한쪽의 입력터미널이 접속되고 ψR에 다른 한쪽의 입력터미널이 직접 접속된 낸드게이트(ND32)로 구성된 펄스정형회로와 이 펄스정형회로의 출력을 입력하는 직렬연결된 인버터들(Ⅰ30∼Ⅰ32)을 통하여 발생된다.
제6도의 승압전압감지회로(30)의 상세회로를 보여주는 제8도를 참조하면, 전원전압(Vcc)과 감지노드(31) 사이에 연결된 엔모오스트랜지스터(N31)의 게이트 Vpp에 접속된다. 접지전압(Vss)에 소오스가 연결된 엔모오스트랜지스터(N33)의 게이트는 Vpp에 접속된다. 접지전압(Vss)에 소오스가 연결된 엔모오스트랜지스터(N33)의 게이트 ψDET에 접속된다. 엔모오스트랜지스터(N33)의 게이트 Vpp에 접속된다. 감지노드(31)는 전송게이트(T31)의 입력터미널에 연결된다. 전송게이트의 N형 전극은 ψLAT에 접속되고 P형 전극은 ψLAT를 입력하는 인버터(Ⅰ33)의 출력터미널에 접속된다. 전송게이트(T31)와 인버터(Ⅰ36) 사이의 다른 경로에는 직렬연결된 인버터들(Ⅰ34, Ⅰ35)이 놓여 있다. 인버터(Ⅰ36)로부터 Vpp의 전위를 감지하는 신호ψPD가 발생된다.
제9도는 제6도에서 사용된 제1승압전압 발생회로(40)의 상세회로를 보여준다. 제9도에 보인 바와 같이, 제6도의 제1승압전압발생회로(40)는 ψPC와 ψPD를 입력하는 낸드게이트(ND41)와, 낸드게이트(ND41)의 출력을 입력하는 인버터(Ⅰ41)가 부가된 것을 제외하고는 제4도의 종래에 사용된 제1승압전압발생회로(3)와 동일한 구성을 가진다.
제6도에서 사용된 승압전압발생제어회로(50)는, 제10도에 보인 바와 같이, 직렬연결된 인버터들(Ⅰ51∼Ⅰ56)로 이루어진다. 제3도의 종래의 구성에 비해 인버터들의 수가 늘어난 것은 승압전압감지회로(30)에 의해 Vpp의 전위상태에 따른 감지신호 ψPD가 발생된 후에 제1 및 제2승압전압발생회로(40, 60)를 동작시키기 위함이다.
제6도의 제2승압전압발생회로(40)는, 제11도에 보인 바와 같이, 제1승압전압발생회로(40)와는 상보적으로 동작하기 때문에, ψPC와 ψPD를 입력하는 낸드게이트(ND61)가 제5도에 보인 종래의 제2승압전압발생회로(4)의 인버터(14) 대신에 사용되는 것을 제외하고는 제5도의 회로와 동일하다.
제12도를 참조하여 제6도에 따른 동작을 설명한다. 제12도의 타이밍도는 Vpp가 낮은 전위에서 높은 전위로 변하였을 때의 본 발명에 따른 동작을 보여준다. 시각 t1에서 RASB가 하이레벨에서 로우레벨로 됨에 따라 ψR이 시각 t2에서 하이레벨로 발생되면, ψDET가 시각 t3에서 하이레벨의 펄스로 발생되며 그 후에 ψLAT가 시각 t4에서 하이레벨의 펄스로 발생된다. 한편, 제8도의 승압전압감지회로(30)에서, RASB가 하이레벨인 프리차아지싸이클 동안에는 ψDET와 ψLAT가 모두 로우레벨에 있으므로, 감지노드(31)의 전위는 엔모오스트랜지스터(N31)에 의해 Vcc로 프리차아지되어 있고 전송게이트(T31)는 턴오프되어 있다. 시각 t3에서 ψDET가 하이레벨의 펄스로 되어 엔모오스트랜지스터(N32)의 게이트에 인가되면, Vpp의 전위상태에 따라 감지노드(31)의 전위가 영향을 받게 된다. Vpp가 높은 경우에는 감지노드(31)의 전위는 하이레벨로 되고, Vpp의 전위가 낮은 경우에는 감지노드(31)의 전위가 로우레벨로 된다. 시각 t4에서 ψLAT가 하이레벨로 되면 전송게이트(t31)가 턴온되어 ψPD가 로우레벨(Vpp의 전위가 높은 경우) 또는 하이레벨(Vpp의 전위가 낮은 경우)로 발생된다. 그 후 ψLAT가 로우레벨로 되어 전송게이트(T31)가 턴오프되면 인버터들(Ⅰ34, Ⅰ35)에 의해 현재의 상태가 유지된다. ψDET와 ψLAT를 펄스로 만든 것은 활성싸이클에서 Vpp의 전위를 감지하는데에 필요한 시간동안만 승압전압감지회로(30)를 동작시킴으로써 불필요한 전력소모를 방지하기 위함이다.
제9도 및 제11도를 참조하면, 제1승압전압발생회로(40)는 RASB가 하이레벨에서 로우레벨로 천이되는 시기에 응답하여 동작하고 제2승압전압발생회로(60)로 RASB가 로우레벨에서 하이레벨로 천이되는 시점에 응답하여 동작한다. Vpp가 높은 전위상태인 경우에는 ψPD가 로우레벨로 인가되므로 제1 및 제2승압전압발생회로(40, 60)는 비활성화상태를 유지하고, Vpp가 낮은 전위상태인 경우에는 ψPD에 따라 제1 및 제2승압전압발생회로들이 교대로 동작하게 된다. 제1 및 제2승압전압발생회로(40, 60)의 동작은 전술한 제4도 및 제5도의 회로와 동일하다.
제13도는 본 발명의 다른 실시예를 보여준다. 제13도에서는, 제6도의 구성에서 승압전압감지회로(30)와 제1 및 제2승압전압발생회로(40, 60) 사이에 레지스터(70)를 배치한 구성을 가진다. 즉, 승압전압감지회로(30)로부터 발생된 신호ψPD가 레지스터(70)를 통과한 다음 제1 및 제2승압전압발생회로(40, 60)로 인가된다.
레지스터(70)는, 제14도에 보인 바와 같이, ψR에 의해 전송이 제어되는 전송게이트들(T71, T72)과 래치들(L71, L72)로 구성된 통상의 쉬프트레지스터임을 알 수 있다. ψR이 로우레벨에 있는 동안에 전송게이트(T71)가 턴온됨에 의해, 이전의 활성싸이클에서 승압전압 감지회로(30)로부터 발생된 ψPD가 래치(L71)에 저장된다. ψR이 하이레벨로 되면 전송게이트(T72)가 턴온됨에 의해, 이전의 활성싸이클에서 래치(L71)에 일시 저장되었던 상태가 ψSPD로 출력된다. 그후에, ψR이 다시 로우레벨로 되면 전송게이트(T71)는 턴온되고 전송게이트(T72)는 턴오프되어 래치(L71)에 저장되는 상태가 바뀌게 된다. 즉, 레지스터(70)는, 이전의 활성싸이클에서 설정된ψPD가 현재의 활성싸이클에서 제1 및 제2승압전압발생회로(40, 60)의 구동여부를 결정하도록 하는 역할을 한다.
ψSPD는, 제15도 및 제16도에 보인 바와 같이, 제1 및 제2승압전압발생회로(40, 60)에서 제9도 및 제11도에서의 ψPD대신에 낸드게이트(ND41, ND61)에 입력된다. 또한, 제17도에 보인 바와 같이, 제13도의 실시예에 사용되는 승압전압발생제어회로(80)는 전술한 레지스터(70)를 사용함에 따라 제6도의 경우와 같이 ψPD가 발생되는 동안의 시간을 맞추기 위하여 6개의 인버터들로 구성되지 않고, 직렬연결된 2개의 인버터들(Ⅰ81, Ⅰ82)로 구성된다. 이는, 제6도에 따른 경우보다 승압전압 발생회로의 동작시간을 충분히 확보하게 한다.
제13도에 따른 동작타이밍을 보여주는 제18도를 참조하면, Vpp의 전위가 낮은 경우에 RASB가 활성싸이클인 때에 승압전압발생회로들이 동작하며, 다음 싸이클에서는 이전의 활성싸이클에서 래치된 ψSPD에 의하여 Vpp의 전위가 하이레벨임에도 불구하고 승압전압발생회로들이 동작한다. 그 다음 활성싸이클에서는 이전의 활성싸이클에서 래치된 상태를 받아서 ψSPD가 로우레벨로 되고 승압전압발생회로들은 비활성화된다. 이와 같이, 1싸이클만큼 지연되어 승압전압발생회로들이 동작하더라도 Vpp는 큰 코딩특성을 갖고 있으므로 그것의 전위는 크게 영향을 받지 않는다.
전술한 바와 같이, 본 발명은 승압전압(Vpp)의 전위상태에 따라 승압전압발생회로를 제어함으로써, 승압전압을 발생하여 공급함에 있어 그 신뢰성을 향상시키는 효과가 있다.

Claims (2)

  1. 반도체 메모리소자의 승압회로에 있어서, 대기싸이클과 활성싸이클을 결정하는 칩마스터클럭을 입력하여 제1지연기간이 경과한 후에 활성화되며 제1펄스폭을 가진 감지제어신호와 제2지연시간이 경과한 후에 활성화되며 제2펄스폭을 가지는 래치제어신호를 발생하는 제1회로수단과, 상기 감지제어신호와 상기 래치제어신호에 응답하여 현재의 승압전압의 전위상태를 알리는 감지신호를 발생하는 제2회로수단과, 상기 칩마스터클럭에 응답하여 상기 감지신호와 동시에 활성화되는 승압전압발생제어신호에 따라 상기 활성싸이클에서 동작하는 승압전압발생회로를 구비함을 특징으로 하는 승압회로.
  2. 반도체 메모리소자의 승압회로에 있어서, 대기싸이클과 활성싸이클을 결정하는 칩마스터클럭을 입력하여 제1지연기간이 경과한 후에 활성화되며 제1펄스폭을 가진 감지제어신호와 제2지연시간이 경과한 후에 활성화되며제2펄스폭을 가지는 래치제어신호를 발생하는 제1회로수단과, 상기 감지제어신호와 상기 래치제어신호에 응답하여 현재의 승압전압의 전위상태를 알리는 제1감지신호를 발생하는 제2회로수단과, 상기 칩마스터클럭에 응답하여 상기 제2감지신호와 동시에 활성화되는 승압전압발생제어신호를 발생하는 제4회로수단과, 상기 제2감지신호와 상기 승압전압발생제어신호에 따라 상기 대기싸이클 및 활성싸이클에서 각각 동작하는 제1 및 제2승압전압발생회로를 구비함을 특징으로 하는 승압회로.
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