KR950002015B1 - 하나의 오실레이터에 의해 동작되는 정전원 발생회로 - Google Patents

하나의 오실레이터에 의해 동작되는 정전원 발생회로 Download PDF

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Abstract

내용없음.

Description

하나의 오실레이터에 의해 동작되는 정전원 발생회로
제1도는 종래 기술에 의한 기판전압 발생회로의 블록 구성도.
제2도는 종래 기술에 의한 전압 승압회로와 블록 구성도.
제3도는 제1도 및 제3도에서 사용되는 오실레이터의 상세 회로도.
제4도는 본 발명에 의한 정전원 발생회로.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 기판전압 발생 회로와 전압 승압 회로와 같은 정전원 발생 회로에 관한 것이다.
반도체 메모리 장치가 고집적화됨에 칩에서 사용하는 동작전압은 점점 낮아지고 있다. 예를 들어서 내부 전원전압을 채용하는 16M(mega : 106) 다이나믹 램(dynamic RAM)의 경우에 5V의 외부공급전압을 4V로 강하하여 사용하고 있으며, 64M 다이나믹 램의 경우에는 내부전원전압을 3.3V로 하여 칩의 동작전압으로 사용하고 있음은 이 분야에 잘 알려져 있는 사항이다. 상기와 같은 칩의 동작전원전압이 점점 낮아짐에 따라 칩의 저전력화 요구는 점점 커다란 문제로 대두되고 있으며, 소비전력을 줄이는 노력이 계속되고 있는 실정이다. 그래서 칩내에 소정의 정전원 발생회로를 구비하는 것이 제시되었음도 이 분야에 공지된 사항이다. 예를 들어서 다이나믹 램이나 슈도-스테틱 램(pseudo staic RAM)과 같이 통상적으로 하나의 스토리지 캐패시터(strage capacitor)와 하나의 액세스 트랜지스터(access transistor)로 이루어지는 메모리 셀구조를 가지는 메모리 소자의 경우에는, 상기 스토리지 캐패시터에 저장되어 있는 데이터를 계속 리텐션(retemtion)하기 위하여, 그리고 노이즈의 마진(margin) 등을 위하여 소정의 기판전압 발생장치(VBB generator)를 구비하게 된다. 또한 메모리 쎌에 연결되어 있는 워드라인을 드라이브할 때 액세스 트랜지스터에 의한 드레쉬-홀드(threshhold) 전압만큼의 전압 손실을 방지하기 위하여 외부공급전원전압(Vcc)보다 약 1.5배 정도 승압시키는 부우스팅(boosting)회로를 구비한다. 그러나 고집적 반도체 메모리 장치의 경우에는 상기 드레쉬-홀드 전압을 낮추는데 있어서 한계가 있게 되어 상기 부우스팅 회로의 사용은 곤란하게 된다. 그래서 이러한 문제를 개선하고, 동작속도의 향상을 위하여 칩의 파워-업(power-up)과 동시에 승압전압(VPP)을 생성하는 전압승압 회로의 사용이 제시되었다.
제1도에 종래에 제시된 기판전압발생회로의 블록 구성도를 도시하였다. 상기 제1도의 구성은 이 분야에 공지되어 있는 구성으로서, 그 구성은 다음과 같다. 즉, 상기 제1도의 구성은 칩의 파워-업과 동시에 발진동작을 일으켜 소정의 구형파를 출력하는 오실레이터(oscillator)(1)와, 상기 오셀레이터(1)의 출력신호(ФOSC)를 입력하여 위상이 서로 다른 2개의 펄스신호를 출력하는 구동부(2)와, 상기 구동부(2)의 출력신호를 입력하여 소정의 원하는 기판전압(VBB)을 출력하는 펌핑회로(3)와, 상기 펌핑회로(3)에서 출력된 기판전압(VBB)의 전압레벨을 검출하여 이로부터 상기 오실레이터(1)를 구동하기 위한 기판전압디텍터(detector)(4)로 이루어진다. 상기의 구성에 의거한 기판전압발생회로의 동작 특성을 설명한다. 칩에 파워-입이 되면 바로 상기 오실레이터(1)는 발진동작과 동시에 일정한 주기(60-100ns)를 가지는 펄스(ФOSC)를 출력한다. 상기 펄스(ФOSC)는 상기 구동부(2)에 입력되고 이로부터 2개의 위상이 서로 다른 구형파가 출력된다. 그리고 이는 상기 기판전압펌핑회로(3)에 입력되고, 상기 기판전압펌핑회로(3)에서는 상기 2개의 위상이 서로 다른 구형파 각각에서 차아지 펌핑(charge pumling)을 하게 된다. 상기의 차아지펌핑은 상기 기판전압(VBB)이 소정의 원하는 전압레벨로 될 때까지 계속된다. 그래서 상기 기판전압(VBB)이 소정의 원하는 전압레벨까지 되었을 시에, 이는 상기 디텍터(4)에 감지되고, 상기 디텍터(4)는 이에 대한 응답신호를 상기 오실레이터(1)에 출력하여 상기 오실레이터(1)의 발진동작을 중지시킨다. 또한 상기 기판전압(VBB)이 소정의 원하는 전압레벨이 아닐시에는, 이는 상기 디텍터(4)에 감지되고 이로부터 상기 디텍터(4)는 이에 대한 응답신호를 상기 오실레이터(1)에 출력하여 상기 오실레이터(1)의 발진동작을 인에이블시킴은 쉽게 이해할 수 있을 것이다.
제2도에 종래에 제시된 전압승압회로의 블록 구성도를 도시하였다. 상기 제1도의 구성은 이 분야에 공지되어 있는 구성으로서, 그 구성은 상기 기판전압발생회로의 구성과 같은 방식으로 된다. 즉, 상기 제1도의 구성은 칩의 파워-업과 동시에 발진동작을 일으켜 소정의 펄스(ФOSC)를 출력하는 오실레이터(11)와, 상기 오실레이터(11)의 출력신호(ФOSC)를 입력하여 위상이 서로 다른 2개의 펄스신호를 구동부(12)와, 상기 구동부(12)의 출력신호를 입력하여 소정의 원하는 승압전압(VPP)을 출력하는 펌핑회로(13)와, 상기 펌핑회로(13)에서 출력된 승압전압(VPP)의 전압레벨을 검출하여 일부터 상기 오실레이터(11)를 구동하기 위한 승압전압디텍터(14)로 이루어진다. 상기의 구성에 의거한 전압승압회로의 동작 특성은 상기한 기판전압발생회로의 동작특성과 유사한 바, 그 설명은 생략한다. 상기와 같은 승압전압(VPP)은 칩내에서 예를들어 데이터 출력 버퍼의 전압원이나, 또는 워드라인 드라이버의 전압원으로 사용된다.
상기한 상기 제1도의 기판전압발생회로와 제2도의 전압승압회로는 칩내에 필수적으로 구비되는 것으로, 도시되지는 않았지만 각각의 차아지 펌핑회로에는 모오스 캐패시터(MOS capacitor)를 이용하여 상기 기판전압을 음(-)의 값으로 강압시키거나, 승압전압을 외부공급전원전압보다 높게 승압시키게 된다. 그래서 상기 기판전압발생회로와 전압승압회로는 도시된 바와 같이 각각 오실레이터를 구비하고, 상기 오실레이터의 펄스신호(ФOSC)를 이용하게 된다. 상기 제1도 및 제2도에 사용되는, 이 분야에 공지된 오실레이터의 상세 회로도를 제3도에 도시하였다. 상기 구성과 같은 오실레이터를 상기 제1도 및 제2도와 같은 기판전압발생회로 및 전압승압회로는 각각 하나씩 구비하게 된다. 상기와 같은 오실레이터는 특히 치비 대기상태(stand-by)시에 있을시에 전류를 상당히 많이 소모하게 되는데, 이는 칩의 동작전압이 3.3V이고 대기시 소비전류가 예를 들어 50㎂일시에 하나의 오실레이터에서 소비되는 전류량은 20㎂가 되어 대기시 소비전류의 2/5를 소모하게 된다. 이와 같은 대기시 소비전류는 특히 고집적 반도체 메모리 장치의 경우에는 상당한 부담요소로 대두된다. 그래서 제1도 및 제2도와 같이 2개의 오실레이터가 구비될 시에는 대기시 소비전류의 4/5정도가 각 구비된 오실레이터에서 소비되므로서, 저전력화를 요구하는 고집적 반도체 메모리 장치의 커다란 부담요소인 동시에 해결과제로 된다.
따라서, 본 발명의 목적은 칩이 대기상태시에 발생되는 소비전류의 증가가 최대한 억제되는 정전원 발생회로를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 소정의 기판전압펌핑회로의 펌핑동작으로 구동되는 기판전압발생회로와 소정의 승압전압펌핑 회로의 펌핑동작으로 구동되는 전압승압회로를 가지는 반도체 메모리 장치에 있어서, 상기 기판전압발생회로와 상기 전압승압회로가 각각 대기상태시에 발생되는 소비전력의 증가를 억제하기 위하여 상기 기판전압발생회로의 기판전압펌핑회로와 상기 전압승압회로의 승압전압펌핑회로가 하나의 오실레이터에 공통으로 연결되어 상기 하나의 오실레이터의 발진동작으로부터 상기 기판전압발생회로와 전압승압회로가 각각 구동되는 정전원 발생회로임을 특징으로 한다. 상기에서 본 발명에 의한 정전원 발생 회로에서의 기판전압발생회로와 전압승압회로는 각각 따라 디텍터를 구비하여 상기 각 디텍터에 의해서 서로 독립적으로 동작됨을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명에 의한 하나의 오실레이터에 의해 동작되는 정전원 발생회로의 실시예를 제4도에 도시하였다.
본 발명에 의한 상기 제4도 회로의 구성을 설명한다. 상기 제4도의 구성은 칩의 파워-업과 동시에 발진동작을 일으켜 소정의 구형파를 출력하는 오실레이터(100)와, 상기 오실레이터(100)의 출력신호를 입력하여 위상이 서로 다른 2개의 펄스신호를 출력하는 기판전압구동부(110)와, 상기 기판 전압구동부(110)의 출력신호를 입력하여 소정의 원하는 기판전압(VBB)을 출력하는 기판전압펌핑회로(120)와, 상기 기판전압폄핑회로(120)에서 출력될 기판전압(VBB)의 전압레벨을 검출하고 이에 대한 응답신호를 상기 오실레이터(100) 및 상기 기판전압구동부(110)에 출력하는 기판전압디텍터(130)와, 상기 오실레이터(100)의 출력신호를 입력하여 위상이 서로 다른 2개의 펄스신호를 출력하는 승압전압구동부(140)와, 상기 승압전압구동부(140)의 출력신호를 입력하여 소정의 원하는 승압전압(VPP)을 출력하는 승압전압펌핑회로(150)와, 상기 기판전압펌핑회로(150)에서 출력된 승압전압(VPP)의 전압레벨을 검출하고 이에 대한 응답신호를 상기 오실레이터(100) 및 상기 승압전압구동부(140)에 출력하는 승압전압디텍터(160)와, 상기 기판전압디텍터(130) 및 승압전압디텍터(160)의 출력신호를 입력하여 이로부터 상기 오실레이터(100)를 구동하는 제어수단(170)으로 이루어진다. 상기 구성에서 상기 오실레이터(100)와 기판전압 및 승압전압구동부(110)(140)와 기판전압 및 승압전압펌핑회로(120)(120)와 기판전압 및 승압전압디텍터(130)(160)의 각 구성소자는 이 분야에 공지되어 있는 소자들로서 블록으로 구성하였다. 그리고 상기 제어수단(170)은 실시예로서 노아게이트(101)와 인버터(102)로 구성하였다.
상기의 제4도의 구성에 의거하여 본 발명에 의한 정전원 발생회로의 동작특성을 설명한다. 설명에 앞서 본 발명에 의한 정전원 발생회로의 특징은 기판전압발생회로와 전압승압회로가 하나의 오실레이터를 서로 공유하는 구성이며, 또한 이로부터 대기상태시에 발생되는 소비전류의 증가가 최대한 억제되는 것임을 유의하기 바란다. 상기 제4도에서 칩의 파워-업과 동시에 오실레이터(100)가 발진동작을 일으키고, 상기 오실레이터(100)의 출력펄스(이는 60-100ns 정도임)로부터 전압구동부(110) 또는 승압전압구동부(140)가 각각 2개의 위상이 서로 다른 구형파를 출력하여, 이로부터 기판전압펌핑회로(120) 또는 승압전압펌핑회로(150)가 각각 동작되는 것은 쉽게 이해할 수 있을 것이다. 상기에서 기판전압발생회로의 기판전압(VBB) 레벨은 상기 기판전압디텍터(130)에서 감지하여, 상기 기판전압(VBB)레벨에 따라 상기 오실레이터(100)와 기판전압구동부(110)의 동작여부를 결정하게 된다. 여기에서 본 발명에 의한 상기 기판전압디텍터(130)는 상기 기판전압구동부(110)의 동작을 직접 구동하게 되는데, 이는 기판전압(VBB)이 소정의 원하는 레벨로 되어 상기 기판전압펌핑회로(120)를 더 이상 동작시키지 않고 싶지 않을 경우에 있어서, 상기 오실레이터(100)가 상기의 승압전압(VPP)을 승압시키기 위해서 계속 동작되어도 그 영향이 상기 기판전압 펌핑회로(120)에 (상기 기판전압구동부(110)의 출력동작을 디세이블시키므로서) 미치지 않도록 하기 위함이다.
그리고 이로부터 본 발명에 의한 승압전압디텍터(160)도 승압전압(VPP)이 소정의 원하는 레벨로 되어 상기 승압전압펌핑회로(150)를 더 이상 동작시키지 않고 싶지 않을 경우에 있어서, 상기 오실레이터(100)가 상기의 기판전압(VBB)을 강압시키기 위하여 계속 동작되어도 그 영향이 상기 승압전압펌핑회로(150)에 미치지 않도록 하기 위해 상기 승압전압구동부(140)의 동작을 직접 구동하게 됨은 쉽게 이해할 수 있을 것이다. 그리고 도시된 바와 같이 본 발명에 의한 정전원 발생회로는 상기의 기판전압(VBB)이나 승압전압(VPP)중에서 어느 하나가 소정의 원하는 전압레벨이 아닐 경우에 상기 제어수단(170)에 의해서 (즉, 노아게이트(101)에 의해서) 바로 상기 오실레이터(100)가 동작하게 된다. 상기와 같이 본 발명에 의한 정전될 발생회로는 종래의 기판전압 발생회로와 전압승압회로의 기능을 수행하면서, 오실레이터는 하나만 구비하므로서 칩의 대기시에 오실레이터에서 발생되는 소비전력을 종래의 회로와 대비할시에 1/2로 줄이게 된다.
상기 제4도와 같은 본 발명에 의한 정전원 발생회로는 본 발명의 사상에 입각하여 실현한 최적의 실시예로서, 그 구성을 이루고 있는 오실레이터와 구동부와 차아지 펌핑회로와 디텍터는 각각 개량된 회로들로서 용이하게 실시할 수 있음을 유의하여야 할 것이다.
상술한 바와 같이, 본 발명은 하나의 오실레이터를 각각 구비하는 기판전압발생회로 및 전압승압회로를 하나의 오실레이터를 서로 공유하는 정전원 발생회로로 구현하므로서, 칩의 대기상태시에 상기 오실레이터에서 발생되는 소비전류를 1/2로 줄여 고집적 반도체 메모리 장치의 대기상태시의 소비전류에 대한 부담을 크게 줄이는 효과가 있다. 또한 반도체 메모리 장치가 고집적화 될 수록 점유면적의 비율이 점점 커지는 오실레이터를 종래보다 하나를 제거할 수 있음으로해서, 반도체 메모리 장치의 고집적화에 유리하게 되는 잇점이 부가된다.

Claims (5)

  1. 소정의 기판전압펌핑회로의 펌핑동작으로 구동되는 기판전압발생회로와 소정의 승압전압펌핑회로의 펌핑동작으로 구동되는 전압승압회로를 가지는 반도체 메모리 장치에 있어서, 상기 기판전압발생회로와 상기 전압승압회로가 각각 대기상태시에 발생되는 소비전류의 증가를 억제하기 위하여 상기 기판전압발생회로의 기판전압펌핑회로의 상기 전압승압회로의 승압전압펌핑회로가 하나의 오실레이터에 공통으로 연결되어 상기 하나의 오실레이터의 발진동작으로부터 상기 기판전압발생회로와 전압승압회로가 각각 구동됨을 특징으로 하는 정전원 발생 회로.
  2. 제1항에 있어서, 상기 기판전압발생회로와 전압승압회로가 각각 따라 디텍터를 구비하여 상기 각 디텍터가 상기 오실레이터와 상기 기판전압펌핑회로 및 승압전압펌핑회로를 각각 구동함에 의해서 서로 독립적으로 동작됨을 특징으로 하는 정전원 발생회로.
  3. 소정의 기판전압을 출력하는 기판전압펌핑회로(120)와 상기 기판전압펌핑회로(120)에서 출력되는 기판전압의 레벨을 감지하는 기판전압디텍터(130)와 소정의 승압전압을 출력하는 승압전압펌핑회로(150)와 상기 승압전압펌핑회로(150)에서 출력되는 승압전압의 레벨을 감지하는 승압전압디텍터(160)를 가지는 반도체 메모리 장치에 있어서, 상기 기판전압펌핑회로(120) 및 승압전압펌핑회로(150)가 서로 공유하도록 되는 오실레이터(100)와, 상기 오실레이터(100)의 출력신호를 입력하여 상기 기판전압펌핑회로(120)에 출력하여 상기 기판전압디텍터(130)의 출력신호의 제어에 따라 구동되는 기판전압구동부(110)와, 상기 오실레이터(100)의 출력신호를 입력하여 상기 승압전압펌핑회로(150)에 출력하고 상기 승압전압디텍터(160)의 출력신호의 제어에 따라 구동되는 승압전압구동부(140)와, 상기 기판전압 디텍터(130) 및 승압전압디텍터(160)의 각 출력신호를 입력하여 상기 오실레이터(100)의 동작을 구동하는 제어수단(170)을 구비하여 상기 하나의 오실레이터(100)의 발진동작으로부터 상기 기판전압펌핑회로(120)와 승압전압펌핑회로(150)를 각각 독립적으로 구동시킴을 특징으로 하는 정전원 발생 회로.
  4. 제3항에 있어서, 상기 제어수단(170)이 상기 기판전압디텍터(130) 및 승압전압디텍터(160)의 각 출력신호를 입력하여 이를 노아연산하는 노아게이트(101)를 포함함을 특징으로 하는 정전원 발생회로.
  5. 제3항에 있어서, 상기 기판전압 또는 승압전압이 소정의 원하는 전압레벨이 되었을시에 이는 상기 기판전압디텍터(130) 또는 승압전압디텍터(160)의 출력신호가 상기 기판전압구동부(110) 또는 승압전압구동부(140)의 출력동작을 디세이블시킴에 의해서, 상기 기판전압펌핑회로(120) 또는 승압전압펌핑회로(160)가 상기 오실레이터(100)의 동작으로부터 인에이블되는 것이 방지됨을 특징으로 하는 정전원 발생회로.
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