JPH1186536A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1186536A JPH1186536A JP9248727A JP24872797A JPH1186536A JP H1186536 A JPH1186536 A JP H1186536A JP 9248727 A JP9248727 A JP 9248727A JP 24872797 A JP24872797 A JP 24872797A JP H1186536 A JPH1186536 A JP H1186536A
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- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ディスターブテストモード時およびセルフリ
フレッシュモード時に基板電圧を浅くするＤＲＡＭをエ
リアペナルティの増大なしで実現する。 【解決手段】 ディスターブテスト信号ＴＥＳＴＵＢＢ
Ｓまたはセルフリフレッシュ信号／ＢＢＵが活性化され
ると、浅レベルディテクタ３８を活性化しかつ深レベル
ディテクタ３６を不活性化する切換回路４０を設ける。
このため、ディスターブテストモード時だけでなくセル
フリフレッシュモードにも浅レベルディテクタ３８の検
出レベルに等しい浅い基板電圧ＶＢＢが基板電圧発生回
路３４によって発生される。
フレッシュモード時に基板電圧を浅くするＤＲＡＭをエ
リアペナルティの増大なしで実現する。 【解決手段】 ディスターブテスト信号ＴＥＳＴＵＢＢ
Ｓまたはセルフリフレッシュ信号／ＢＢＵが活性化され
ると、浅レベルディテクタ３８を活性化しかつ深レベル
ディテクタ３６を不活性化する切換回路４０を設ける。
このため、ディスターブテストモード時だけでなくセル
フリフレッシュモードにも浅レベルディテクタ３８の検
出レベルに等しい浅い基板電圧ＶＢＢが基板電圧発生回
路３４によって発生される。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、通常モード、ディスターブテス
トモード、およびセルフリフレッシュモードを有するＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）に関す
る。
関し、さらに詳しくは、通常モード、ディスターブテス
トモード、およびセルフリフレッシュモードを有するＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）に関す
る。
【０００２】
【従来の技術】ＤＲＡＭと呼ばれる半導体記憶装置は、
キャパシタに電荷を蓄積することによりデータを記憶す
るため、そのデータが消失する前にリフレッシュを行な
う必要がある。ここで、データが消失する原因として、
アクセストランジスタのサブスレッショルド電流に起因
するディスターブ不良と、ストレージノードのＰＮ接合
中のリーク電流に起因するポーズ不良とがある。そのた
め、従来のＤＲＡＭには、ディスターブ不良の加速試験
を行なうディスターブテストモードを有するものがあ
る。ディスターブテストモードでは、所定のデータをメ
モリセルに書込み、ワード線の活性化／不活性化を頻繁
に繰返した後、メモリセルがその所定のデータを維持し
ているか否かを検査する。
キャパシタに電荷を蓄積することによりデータを記憶す
るため、そのデータが消失する前にリフレッシュを行な
う必要がある。ここで、データが消失する原因として、
アクセストランジスタのサブスレッショルド電流に起因
するディスターブ不良と、ストレージノードのＰＮ接合
中のリーク電流に起因するポーズ不良とがある。そのた
め、従来のＤＲＡＭには、ディスターブ不良の加速試験
を行なうディスターブテストモードを有するものがあ
る。ディスターブテストモードでは、所定のデータをメ
モリセルに書込み、ワード線の活性化／不活性化を頻繁
に繰返した後、メモリセルがその所定のデータを維持し
ているか否かを検査する。
【０００３】また、メモリセルなどが形成される半導体
基板にはラッチアップなどを防止するために通常は負の
基板電圧が供給されている。この基板電圧を深く（基板
電圧の絶対値を大きく）すると、ディスターブ不良は良
くなるが、ポーズ不良は悪くなる。逆に、基板電圧を浅
く（基板電圧の絶対値を小さく）すると、ディスターブ
不良は悪くなるが、ポーズ不良は良くなる。そのため、
ディスターブテストモードでは、ディスターブ不良をさ
らに加速するために基板電圧は浅く設定される。
基板にはラッチアップなどを防止するために通常は負の
基板電圧が供給されている。この基板電圧を深く（基板
電圧の絶対値を大きく）すると、ディスターブ不良は良
くなるが、ポーズ不良は悪くなる。逆に、基板電圧を浅
く（基板電圧の絶対値を小さく）すると、ディスターブ
不良は悪くなるが、ポーズ不良は良くなる。そのため、
ディスターブテストモードでは、ディスターブ不良をさ
らに加速するために基板電圧は浅く設定される。
【０００４】一方、待機時にリフレッシュを自動的に行
なうセルフリフレッシュモードを有するＤＲＡＭも提供
されている。このセルフリフレッシュモードにおけるリ
フレッシュ周期を長くして消費電力を低減するため、セ
ルフリフレッシュモードでは基板電圧が浅く設定され
る。待機時にはメモリセルがアクセスされないため、デ
ィスターブ不良よりもポーズ不良がデータの消失に大き
く影響するからである。
なうセルフリフレッシュモードを有するＤＲＡＭも提供
されている。このセルフリフレッシュモードにおけるリ
フレッシュ周期を長くして消費電力を低減するため、セ
ルフリフレッシュモードでは基板電圧が浅く設定され
る。待機時にはメモリセルがアクセスされないため、デ
ィスターブ不良よりもポーズ不良がデータの消失に大き
く影響するからである。
【０００５】たとえば特開平８−３２９６７４号公報に
は、セルフリフレッシュモードで基板電圧を浅くする基
板電圧発生回路が開示されている。基板電圧発生回路
は、通常動作時に深い基板電圧を発生する第１の電圧発
生回路と、その第１の電圧発生回路によって発生された
基板電圧のレベルを判定する第１のレベルセンサと、待
機時に浅い基板電圧を発生する第２の電圧発生回路と、
その第２の発生回路によって発生された基板電圧のレベ
ルを判定する第２のレベルセンサとを備える。
は、セルフリフレッシュモードで基板電圧を浅くする基
板電圧発生回路が開示されている。基板電圧発生回路
は、通常動作時に深い基板電圧を発生する第１の電圧発
生回路と、その第１の電圧発生回路によって発生された
基板電圧のレベルを判定する第１のレベルセンサと、待
機時に浅い基板電圧を発生する第２の電圧発生回路と、
その第２の発生回路によって発生された基板電圧のレベ
ルを判定する第２のレベルセンサとを備える。
【０００６】
【発明が解決しようとする課題】上記ディスターブテス
トモードおよびセルフリフレッシュモードの両方を有す
るＤＲＡＭを製造するにあたって、ディスターブテスト
モード用の浅い基板電圧を発生する回路と、セルフリフ
レッシュモード用の浅い基板電圧を発生する回路とを別
々に設けたのでは、レイアウトのエリアペナルティが増
大するという問題がある。
トモードおよびセルフリフレッシュモードの両方を有す
るＤＲＡＭを製造するにあたって、ディスターブテスト
モード用の浅い基板電圧を発生する回路と、セルフリフ
レッシュモード用の浅い基板電圧を発生する回路とを別
々に設けたのでは、レイアウトのエリアペナルティが増
大するという問題がある。
【０００７】また、このようなＤＲＡＭが通常モードか
らディスターブテストモードまたはセルフリフレッシュ
モードに入るとき、基板電圧を浅くするために通常モー
ドからディスターブテストモードまたはセルフリフレッ
シュモードへの遷移時間が長くなるという問題がある。
らディスターブテストモードまたはセルフリフレッシュ
モードに入るとき、基板電圧を浅くするために通常モー
ドからディスターブテストモードまたはセルフリフレッ
シュモードへの遷移時間が長くなるという問題がある。
【０００８】また、このようなＤＲＡＭがディスターブ
テストモードまたはセルフリフレッシュモードから通常
モードに復帰するとき、基板電圧を深くするために上記
と同様にディスターブテストモードまたはセルフリフレ
ッシュモードが通常モードへの遷移時間が長くなるとい
う問題がある。
テストモードまたはセルフリフレッシュモードから通常
モードに復帰するとき、基板電圧を深くするために上記
と同様にディスターブテストモードまたはセルフリフレ
ッシュモードが通常モードへの遷移時間が長くなるとい
う問題がある。
【０００９】この発明は上記のような問題を解決するた
めになされたもので、その主たる目的は、エリアペナル
ティを増大させることなく、基板電圧を浅く設定するデ
ィスターブテストモードおよびセルフリフレッシュモー
ドを有する半導体記憶装置を提供することである。
めになされたもので、その主たる目的は、エリアペナル
ティを増大させることなく、基板電圧を浅く設定するデ
ィスターブテストモードおよびセルフリフレッシュモー
ドを有する半導体記憶装置を提供することである。
【００１０】この発明のもう１つの目的は、通常モード
からディスターブテストモードまたはセルフリフレッシ
ュモードに速やかに入ることが可能な半導体記憶装置を
提供することである。
からディスターブテストモードまたはセルフリフレッシ
ュモードに速やかに入ることが可能な半導体記憶装置を
提供することである。
【００１１】この発明のさらにもう１つの目的は、ディ
スターブテストモードまたはセルフリフレッシュモード
から通常モードに速やかに復帰することが可能な半導体
記憶装置を提供することである。
スターブテストモードまたはセルフリフレッシュモード
から通常モードに速やかに復帰することが可能な半導体
記憶装置を提供することである。
【００１２】
【課題を解決するための手段】この発明に従うと、通常
モード、ディスターブテストモード、およびセルフリフ
レッシュモードを有する半導体記憶装置は、メモリセル
と、基板電圧発生手段と、第１の基板電圧検出手段と、
第２の基板電圧検出手段と、活性化手段とを備える。メ
モリセルは、アクセストランジスタを含む。基板電圧発
生手段は、アクセストランジスタの基板に供給するため
の基板電圧を発生する。第１の基板電圧検出手段は、基
板電圧発生手段からの基板電圧を検出し、その検出され
た基板電圧の絶対値が第１のしきい値よりも小さいとき
基板電圧発生手段を活性化する。第２の基板電圧検出手
段は、基板電圧発生手段からの基板電圧を検出し、その
検出された基板電圧の絶対値が第１のしきい値よりも小
さい第２のしきい値よりも小さいとき基板電圧発生手段
を活性化する。活性化手段は、通常モード時に第１の基
板電圧検出手段を活性化し、ディスターブテストモード
時またはセルフリフレッシュモード時に第２の基板電圧
検出手段を活性化する。
モード、ディスターブテストモード、およびセルフリフ
レッシュモードを有する半導体記憶装置は、メモリセル
と、基板電圧発生手段と、第１の基板電圧検出手段と、
第２の基板電圧検出手段と、活性化手段とを備える。メ
モリセルは、アクセストランジスタを含む。基板電圧発
生手段は、アクセストランジスタの基板に供給するため
の基板電圧を発生する。第１の基板電圧検出手段は、基
板電圧発生手段からの基板電圧を検出し、その検出され
た基板電圧の絶対値が第１のしきい値よりも小さいとき
基板電圧発生手段を活性化する。第２の基板電圧検出手
段は、基板電圧発生手段からの基板電圧を検出し、その
検出された基板電圧の絶対値が第１のしきい値よりも小
さい第２のしきい値よりも小さいとき基板電圧発生手段
を活性化する。活性化手段は、通常モード時に第１の基
板電圧検出手段を活性化し、ディスターブテストモード
時またはセルフリフレッシュモード時に第２の基板電圧
検出手段を活性化する。
【００１３】好ましくは、上記活性化手段は、テスト信
号発生手段と、制御手段とを含む。テスト信号発生手段
は、テスト信号を発生する。制御手段は、ディスターブ
テストモードを示すディスターブテスト信号およびセル
フリフレッシュモードを示すセルフリフレッシュ信号の
うちいずれか一方が活性化されたときテスト信号を活性
化し、ディスターブテスト信号およびセルフリフレッシ
ュ信号の両方が不活性化されたときテスト信号を不活性
化するように、テスト信号発生手段を制御する。上記第
１の基板電圧検出手段は活性化されたテスト信号に応答
して不活性化され、上記第２の基板電圧検出手段は活性
化されたテスト信号に応答して活性化される。
号発生手段と、制御手段とを含む。テスト信号発生手段
は、テスト信号を発生する。制御手段は、ディスターブ
テストモードを示すディスターブテスト信号およびセル
フリフレッシュモードを示すセルフリフレッシュ信号の
うちいずれか一方が活性化されたときテスト信号を活性
化し、ディスターブテスト信号およびセルフリフレッシ
ュ信号の両方が不活性化されたときテスト信号を不活性
化するように、テスト信号発生手段を制御する。上記第
１の基板電圧検出手段は活性化されたテスト信号に応答
して不活性化され、上記第２の基板電圧検出手段は活性
化されたテスト信号に応答して活性化される。
【００１４】好ましくは、上記制御手段は、ディスター
ブテストモード信号およびセルフリフレッシュモード信
号を受ける論理和回路を含む。
ブテストモード信号およびセルフリフレッシュモード信
号を受ける論理和回路を含む。
【００１５】好ましくは、上記第２の基板電圧検出手段
は、第２のしきい値を調整可能にするしきい値回路を含
む。
は、第２のしきい値を調整可能にするしきい値回路を含
む。
【００１６】好ましくは、上記しきい値回路は、複数の
トランジスタと、スイッチング素子とを含む。複数のト
ランジスタは、直列に接続される。スイッチング素子
は、複数のトランジスタのうち少なくとも１つに並列に
接続される。
トランジスタと、スイッチング素子とを含む。複数のト
ランジスタは、直列に接続される。スイッチング素子
は、複数のトランジスタのうち少なくとも１つに並列に
接続される。
【００１７】好ましくは、上記半導体記憶装置はさら
に、ディスターブテストモードまたはセルフリフレッシ
ュモードに入るとき基板電圧を接地ノードに所定期間接
続する接続手段を備える。
に、ディスターブテストモードまたはセルフリフレッシ
ュモードに入るとき基板電圧を接地ノードに所定期間接
続する接続手段を備える。
【００１８】好ましくは、上記半導体記憶装置はさら
に、ディスターブテストモードまたはセルフリフレッシ
ュモードから出るとき基板電圧発生手段を予め活性化す
るプレ活性化手段を備える。
に、ディスターブテストモードまたはセルフリフレッシ
ュモードから出るとき基板電圧発生手段を予め活性化す
るプレ活性化手段を備える。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００２０】［実施の形態１］図１は、この発明の実施
の形態１によるＤＲＡＭの全体構成を示すブロック図で
ある。図１を参照して、このＤＲＡＭは、メモリセルア
レイ１０と、行デコーダ１２と、列デコーダ１４と、入
出力回路１６と、センスアンプ列１８と、アドレスバッ
ファ２０とを備える。
の形態１によるＤＲＡＭの全体構成を示すブロック図で
ある。図１を参照して、このＤＲＡＭは、メモリセルア
レイ１０と、行デコーダ１２と、列デコーダ１４と、入
出力回路１６と、センスアンプ列１８と、アドレスバッ
ファ２０とを備える。
【００２１】メモリセルアレイ１０は、行および列に配
置された複数のメモリセルと、行に配置された複数のワ
ード線と、列に配置された複数のビット線対とを含む。
図１では、１つのメモリセルＭＣと、１つのワード線Ｗ
Ｌと、１つのビット線対ＢＬ，／ＢＬとが代表的に示さ
れる。各メモリセルＭＣはアクセストランジスタ１０１
と、キャパシタ１０２とを含む。アクセストランジスタ
１０１はワード線ＷＬに接続されたゲートを有し、ビッ
ト線ＢＬとキャパシタ１０２との間に接続される。
置された複数のメモリセルと、行に配置された複数のワ
ード線と、列に配置された複数のビット線対とを含む。
図１では、１つのメモリセルＭＣと、１つのワード線Ｗ
Ｌと、１つのビット線対ＢＬ，／ＢＬとが代表的に示さ
れる。各メモリセルＭＣはアクセストランジスタ１０１
と、キャパシタ１０２とを含む。アクセストランジスタ
１０１はワード線ＷＬに接続されたゲートを有し、ビッ
ト線ＢＬとキャパシタ１０２との間に接続される。
【００２２】行デコーダ１２は、アドレスバッファ２０
からの行アドレス信号ＲＡＤに応答してワード線ＷＬを
選択的に活性化する。列デコーダ１４は、アドレスバッ
ファ２０からの列アドレス信号ＣＡＤに応答して列選択
線（図示せず）を選択的に活性化する。入出力回路１６
は、Ｉ／Ｏ（入出力）線対（図示せず）と、複数のビッ
ト線対ＢＬ，／ＢＬとＩ／Ｏ線対との間に接続され、列
選択線の列選択信号に応答してオン／オフになる複数の
列選択ゲート（図示せず）とを含む。センスアンプ列１
８は、複数のビット線対ＢＬ，／ＢＬのデータ信号をそ
れぞれ増幅する複数のセンスアンプを含む。アドレスバ
ッファ２０は、通常動作モード時に行アドレスストロー
ブ信号／ＲＡＳに応答して外部アドレス信号ＥＡＤを行
アドレス信号ＲＡＤとして行デコーダ１２に供給すると
ともに、列アドレスストローブ信号／ＣＡＳに応答して
外部アドレス信号ＥＡＤを列アドレス信号ＣＡＤとして
列デコーダ１４に供給する。アドレスバッファ２０はま
た、セルフリフレッシュモード時に後述するアドレスカ
ウンタ２２からの内部アドレス信号ＩＡＤを行アドレス
信号ＲＡＤとして行デコーダ１２に供給する。
からの行アドレス信号ＲＡＤに応答してワード線ＷＬを
選択的に活性化する。列デコーダ１４は、アドレスバッ
ファ２０からの列アドレス信号ＣＡＤに応答して列選択
線（図示せず）を選択的に活性化する。入出力回路１６
は、Ｉ／Ｏ（入出力）線対（図示せず）と、複数のビッ
ト線対ＢＬ，／ＢＬとＩ／Ｏ線対との間に接続され、列
選択線の列選択信号に応答してオン／オフになる複数の
列選択ゲート（図示せず）とを含む。センスアンプ列１
８は、複数のビット線対ＢＬ，／ＢＬのデータ信号をそ
れぞれ増幅する複数のセンスアンプを含む。アドレスバ
ッファ２０は、通常動作モード時に行アドレスストロー
ブ信号／ＲＡＳに応答して外部アドレス信号ＥＡＤを行
アドレス信号ＲＡＤとして行デコーダ１２に供給すると
ともに、列アドレスストローブ信号／ＣＡＳに応答して
外部アドレス信号ＥＡＤを列アドレス信号ＣＡＤとして
列デコーダ１４に供給する。アドレスバッファ２０はま
た、セルフリフレッシュモード時に後述するアドレスカ
ウンタ２２からの内部アドレス信号ＩＡＤを行アドレス
信号ＲＡＤとして行デコーダ１２に供給する。
【００２３】このＤＲＡＭはさらに、アドレスキー検出
回路２４と、ＷＣＢＲ検出回路２６と、ディスターブテ
ストモード検出回路２８と、ディスターブテスト制御回
路３０とを備える。アドレスキー検出回路２４は、外部
アドレス信号ＥＡＤの所定ビットに電源電圧よりも高い
電圧が与えられたときアドレスキー信号ＡＫＹを発生す
る。ＷＣＢＲ検出回路２６は、行アドレスストローブ信
号／ＲＡＳの活性化前に書込イネーブル信号／ＷＥおよ
び列アドレスストローブ信号／ＣＡＳが活性化されると
いうＷＣＢＲ（／ＷＥ，／ＣＡＳ ｂｅｆｏｒｅ ／Ｒ
ＡＳ）のタイミングを検出すると特殊モード信号ＷＣＢ
Ｒを発生する。ディスターブテストモード検出回路２８
は、特殊モード信号ＷＣＢＲが活性化されかつアドレス
キー信号ＡＫＹが活性化されるとディスターブテストモ
ードを示すディスターブテスト信号ＴＥＳＴＵＢＢＳを
発生する。ディスターブテスト制御回路３０は、ディス
ターブテストモード検出回路２８からのディスターブテ
スト信号ＴＥＳＴＵＢＢＳに応答してディスターブテス
トを実行するように行デコーダ１２などの内部回路を制
御する。
回路２４と、ＷＣＢＲ検出回路２６と、ディスターブテ
ストモード検出回路２８と、ディスターブテスト制御回
路３０とを備える。アドレスキー検出回路２４は、外部
アドレス信号ＥＡＤの所定ビットに電源電圧よりも高い
電圧が与えられたときアドレスキー信号ＡＫＹを発生す
る。ＷＣＢＲ検出回路２６は、行アドレスストローブ信
号／ＲＡＳの活性化前に書込イネーブル信号／ＷＥおよ
び列アドレスストローブ信号／ＣＡＳが活性化されると
いうＷＣＢＲ（／ＷＥ，／ＣＡＳ ｂｅｆｏｒｅ ／Ｒ
ＡＳ）のタイミングを検出すると特殊モード信号ＷＣＢ
Ｒを発生する。ディスターブテストモード検出回路２８
は、特殊モード信号ＷＣＢＲが活性化されかつアドレス
キー信号ＡＫＹが活性化されるとディスターブテストモ
ードを示すディスターブテスト信号ＴＥＳＴＵＢＢＳを
発生する。ディスターブテスト制御回路３０は、ディス
ターブテストモード検出回路２８からのディスターブテ
スト信号ＴＥＳＴＵＢＢＳに応答してディスターブテス
トを実行するように行デコーダ１２などの内部回路を制
御する。
【００２４】このＤＲＡＭはさらに、ＣＢＲ検出回路３
２と、セルフリフレッシュタイマ３４と、アドレスカウ
ンタ２２とを備える。ＣＢＲ検出回路３２は、列アドレ
スストローブ信号／ＲＡＳの活性化前に列アドレススト
ローブ信号／ＣＡＳが活性化されるというＣＢＲ（／Ｃ
ＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）のタイミングを検出す
ると特殊モード信号ＣＢＲを発生する。セルフリフレッ
シュタイマ３４は、特殊モード信号ＣＢＲの活性化後所
定時間が経過するとセルフリフレッシュモードを示すセ
ルフリフレッシュ信号／ＢＢＵを発生する。アドレスカ
ウンタ２２は、セルフリフレッシュタイマ３４からのセ
ルフリフレッシュ信号／ＢＢＵに応答して内部アドレス
信号ＩＡＤを順次発生する。
２と、セルフリフレッシュタイマ３４と、アドレスカウ
ンタ２２とを備える。ＣＢＲ検出回路３２は、列アドレ
スストローブ信号／ＲＡＳの活性化前に列アドレススト
ローブ信号／ＣＡＳが活性化されるというＣＢＲ（／Ｃ
ＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）のタイミングを検出す
ると特殊モード信号ＣＢＲを発生する。セルフリフレッ
シュタイマ３４は、特殊モード信号ＣＢＲの活性化後所
定時間が経過するとセルフリフレッシュモードを示すセ
ルフリフレッシュ信号／ＢＢＵを発生する。アドレスカ
ウンタ２２は、セルフリフレッシュタイマ３４からのセ
ルフリフレッシュ信号／ＢＢＵに応答して内部アドレス
信号ＩＡＤを順次発生する。
【００２５】このＤＲＡＭはさらに、基板電圧発生回路
３４と、深レベルディテクタ３６と、浅レベルディテク
タ３８と、切換回路４０とを備える。基板電圧発生回路
３４は、アクセストランジスタ１０１の基板に供給する
ための基板電圧ＶＢＢを発生する。深レベルディテクタ
３６は、基板電圧発生回路３４からの基板電圧ＶＢＢを
検出し、その検出された基板電圧ＶＢＢの絶対値が所定
の第１のしきい値よりも小さい（基板電圧ＶＢＢが所定
の第１の検出レベルよりも浅い）とき、基板電圧発生回
路３４を活性化するための深レベル活性化信号ＥＬＤを
発生する。浅レベルディテクタ３８は、基板電圧発生回
路３４からの基板電圧ＶＢＢを検出し、その検出された
基板電圧ＶＢＢの絶対値が所定の第２のしきい値よりも
小さい（基板電圧ＶＢＢが所定の第２の検出レベルより
も浅い）とき、基板電圧発生回路３４を活性化するため
の浅レベル活性化信号ＥＬＳを発生する。ここで、第２
のしきい値は第１のしきい値よりも小さい。すなわち、
第２の検出レベルは第１の検出レベルよりも浅い。切換
回路４０は、ディスターブテスト信号ＴＥＳＴＵＢＢＳ
およびセルフリフレッシュ信号／ＢＢＵの両方が活性化
されない通常モード時に、深レベルディテクタ３６を活
性化し、浅レベルディテクタ３８を不活性化する。切換
回路４０はまた、ディスターブテスト信号ＴＥＳＴＵＢ
ＢＳが活性化されるディスターブテスト時、またはセル
フリフレッシュ信号／ＢＢＵが活性化されるセルフリフ
レッシュモード時に、深レベルディテクタ３６を不活性
化し、浅レベルディテクタ３８を活性化する。ここで
は、切換回路４０からのテスト信号ＴＥＳＴがＬ（ロ
ー）レベルになり、かつ、テスト信号／ＴＥＳＴがＨ
（ハイ）レベルになったとき、深レベルディテクタ３６
が活性化され、かつ、浅レベルディテクタ３８が不活性
化される。逆に、テスト信号ＴＥＳＴがＨレベルにな
り、かつ、テスト信号／ＴＥＳＴがＬレベルになったと
き、深レベルディテクタ３６が不活性化され、かつ、浅
レベルディテクタ３８が活性化される。
３４と、深レベルディテクタ３６と、浅レベルディテク
タ３８と、切換回路４０とを備える。基板電圧発生回路
３４は、アクセストランジスタ１０１の基板に供給する
ための基板電圧ＶＢＢを発生する。深レベルディテクタ
３６は、基板電圧発生回路３４からの基板電圧ＶＢＢを
検出し、その検出された基板電圧ＶＢＢの絶対値が所定
の第１のしきい値よりも小さい（基板電圧ＶＢＢが所定
の第１の検出レベルよりも浅い）とき、基板電圧発生回
路３４を活性化するための深レベル活性化信号ＥＬＤを
発生する。浅レベルディテクタ３８は、基板電圧発生回
路３４からの基板電圧ＶＢＢを検出し、その検出された
基板電圧ＶＢＢの絶対値が所定の第２のしきい値よりも
小さい（基板電圧ＶＢＢが所定の第２の検出レベルより
も浅い）とき、基板電圧発生回路３４を活性化するため
の浅レベル活性化信号ＥＬＳを発生する。ここで、第２
のしきい値は第１のしきい値よりも小さい。すなわち、
第２の検出レベルは第１の検出レベルよりも浅い。切換
回路４０は、ディスターブテスト信号ＴＥＳＴＵＢＢＳ
およびセルフリフレッシュ信号／ＢＢＵの両方が活性化
されない通常モード時に、深レベルディテクタ３６を活
性化し、浅レベルディテクタ３８を不活性化する。切換
回路４０はまた、ディスターブテスト信号ＴＥＳＴＵＢ
ＢＳが活性化されるディスターブテスト時、またはセル
フリフレッシュ信号／ＢＢＵが活性化されるセルフリフ
レッシュモード時に、深レベルディテクタ３６を不活性
化し、浅レベルディテクタ３８を活性化する。ここで
は、切換回路４０からのテスト信号ＴＥＳＴがＬ（ロ
ー）レベルになり、かつ、テスト信号／ＴＥＳＴがＨ
（ハイ）レベルになったとき、深レベルディテクタ３６
が活性化され、かつ、浅レベルディテクタ３８が不活性
化される。逆に、テスト信号ＴＥＳＴがＨレベルにな
り、かつ、テスト信号／ＴＥＳＴがＬレベルになったと
き、深レベルディテクタ３６が不活性化され、かつ、浅
レベルディテクタ３８が活性化される。
【００２６】図２は、図１に示された深レベルディテク
タ３６および浅レベルディテクタ３８の構成を示す回路
図である。図２を参照して、深レベルディテクタ３６
は、ＰチャネルＭＯＳトランジスタ３６１〜３６３と、
ＮチャネルＭＯＳトランジスタ３６４〜３６７とを含
む。ＰチャネルＭＯＳトランジスタ３６１は電源ノード
１と出力ノード３６８との間に接続される。Ｐチャネル
ＭＯＳトランジスタ３６２はＰチャネルＭＯＳトランジ
スタ３７１のゲートとＰチャネルＭＯＳトランジスタ３
６１のゲートとの間に接続され、テスト信号ＴＥＳＴに
応答してオン／オフになる。ＰチャネルＭＯＳトランジ
スタ３６３は電源ノード１とＰチャネルＭＯＳトランジ
スタ３６１のゲートとの間に接続され、テスト信号／Ｔ
ＥＳＴに応答してオン／オフになる。ＮチャネルＭＯＳ
トランジスタ３６４〜３６６は出力ノード３６８と基板
電圧発生回路３４の出力ノード３４１との間に直列に接
続され、各々が共通の基準電圧ＶＲを受けるゲートを有
する。ＮチャネルＭＯＳトランジスタ３６７は出力ノー
ド３６８と出力ノード３４１との間に接続され、テスト
信号ＴＥＳＴに応答してオン／オフになる。
タ３６および浅レベルディテクタ３８の構成を示す回路
図である。図２を参照して、深レベルディテクタ３６
は、ＰチャネルＭＯＳトランジスタ３６１〜３６３と、
ＮチャネルＭＯＳトランジスタ３６４〜３６７とを含
む。ＰチャネルＭＯＳトランジスタ３６１は電源ノード
１と出力ノード３６８との間に接続される。Ｐチャネル
ＭＯＳトランジスタ３６２はＰチャネルＭＯＳトランジ
スタ３７１のゲートとＰチャネルＭＯＳトランジスタ３
６１のゲートとの間に接続され、テスト信号ＴＥＳＴに
応答してオン／オフになる。ＰチャネルＭＯＳトランジ
スタ３６３は電源ノード１とＰチャネルＭＯＳトランジ
スタ３６１のゲートとの間に接続され、テスト信号／Ｔ
ＥＳＴに応答してオン／オフになる。ＮチャネルＭＯＳ
トランジスタ３６４〜３６６は出力ノード３６８と基板
電圧発生回路３４の出力ノード３４１との間に直列に接
続され、各々が共通の基準電圧ＶＲを受けるゲートを有
する。ＮチャネルＭＯＳトランジスタ３６７は出力ノー
ド３６８と出力ノード３４１との間に接続され、テスト
信号ＴＥＳＴに応答してオン／オフになる。
【００２７】浅レベルディテクタ３８は、ＰチャネルＭ
ＯＳトランジスタ３８１〜３８３と、ＮチャネルＭＯＳ
トランジスタ３８４〜３８７とを含む。ＰチャネルＭＯ
Ｓトランジスタ３８１は電源ノード１と出力ノード３８
８との間に接続される。ＰチャネルＭＯＳトランジスタ
３８２はＰチャネルＭＯＳトランジスタ３７１のゲート
とＰチャネルＭＯＳトランジスタ３８１のゲートとの間
に接続され、テスト信号／ＴＥＳＴに応答してオン／オ
フになる。ＰチャネルＭＯＳトランジスタ３８３は電源
ノード１とＰチャネルＭＯＳトランジスタ３８１のゲー
トとの間に接続され、テスト信号ＴＥＳＴに応答してオ
ン／オフになる。ＮチャネルＭＯＳトランジスタ３８４
および３８５は出力ノード３８８と基板電圧発生回路３
４の出力ノード３４１との間に直列に接続され、各々が
共通の基準電圧ＶＲを受けるゲートを有する。Ｎチャネ
ルＭＯＳトランジスタ３８７は出力ノード３８８と出力
ノード３４１との間に接続され、テスト信号ＴＥＳＴに
応答してオン／オフになる。
ＯＳトランジスタ３８１〜３８３と、ＮチャネルＭＯＳ
トランジスタ３８４〜３８７とを含む。ＰチャネルＭＯ
Ｓトランジスタ３８１は電源ノード１と出力ノード３８
８との間に接続される。ＰチャネルＭＯＳトランジスタ
３８２はＰチャネルＭＯＳトランジスタ３７１のゲート
とＰチャネルＭＯＳトランジスタ３８１のゲートとの間
に接続され、テスト信号／ＴＥＳＴに応答してオン／オ
フになる。ＰチャネルＭＯＳトランジスタ３８３は電源
ノード１とＰチャネルＭＯＳトランジスタ３８１のゲー
トとの間に接続され、テスト信号ＴＥＳＴに応答してオ
ン／オフになる。ＮチャネルＭＯＳトランジスタ３８４
および３８５は出力ノード３８８と基板電圧発生回路３
４の出力ノード３４１との間に直列に接続され、各々が
共通の基準電圧ＶＲを受けるゲートを有する。Ｎチャネ
ルＭＯＳトランジスタ３８７は出力ノード３８８と出力
ノード３４１との間に接続され、テスト信号ＴＥＳＴに
応答してオン／オフになる。
【００２８】なお、電源ノード１と接地ノード２との間
にはＰチャネルＭＯＳトランジスタ３７１とＮチャネル
ＭＯＳトランジスタ３７２とが直列に接続される。Ｎチ
ャネルＭＯＳトランジスタ３７２は、基準電圧ＶＲＥＦ
を受けるゲートを有する。
にはＰチャネルＭＯＳトランジスタ３７１とＮチャネル
ＭＯＳトランジスタ３７２とが直列に接続される。Ｎチ
ャネルＭＯＳトランジスタ３７２は、基準電圧ＶＲＥＦ
を受けるゲートを有する。
【００２９】テスト信号ＴＥＳＴがＬレベルになり、か
つ、テスト信号／ＴＥＳＴがＨレベルになると、Ｐチャ
ネルＭＯＳトランジスタ３６２がオンになり、ｐチャネ
ルＭＯＳトランジスタ３６３およびＮチャネルＭＯＳト
ランジスタ３６７がオフになるので、深レベルディテク
タ３６が活性化される。したがって、検出された基板電
圧ＶＢＢの絶対値が所定の第１のしきい値よりも小さい
（基板電圧ＶＢＢが所定の第１の検出レベルよりも浅
い）とき深レベル活性化信号ＥＬＤはＨレベルに活性化
され、逆に、検出された基板電圧ＶＢＢの絶対値が所定
の第１のしきい値よりも大きい（基板電圧ＶＢＢが所定
の第１の検出レベルよりも深い）とき深レベル活性化信
号ＥＬＤはＬレベルに不活性化される。ここで、所定の
第１のしきい値はＮチャネルＭＯＳトランジスタ３６４
〜３６６によってたとえば２Ｖに設定される。すなわ
ち、所定の第１の検出レベルはＮチャネルＭＯＳトラン
ジスタ３６４〜３６６によってたとえば−２Ｖに設定さ
れる。
つ、テスト信号／ＴＥＳＴがＨレベルになると、Ｐチャ
ネルＭＯＳトランジスタ３６２がオンになり、ｐチャネ
ルＭＯＳトランジスタ３６３およびＮチャネルＭＯＳト
ランジスタ３６７がオフになるので、深レベルディテク
タ３６が活性化される。したがって、検出された基板電
圧ＶＢＢの絶対値が所定の第１のしきい値よりも小さい
（基板電圧ＶＢＢが所定の第１の検出レベルよりも浅
い）とき深レベル活性化信号ＥＬＤはＨレベルに活性化
され、逆に、検出された基板電圧ＶＢＢの絶対値が所定
の第１のしきい値よりも大きい（基板電圧ＶＢＢが所定
の第１の検出レベルよりも深い）とき深レベル活性化信
号ＥＬＤはＬレベルに不活性化される。ここで、所定の
第１のしきい値はＮチャネルＭＯＳトランジスタ３６４
〜３６６によってたとえば２Ｖに設定される。すなわ
ち、所定の第１の検出レベルはＮチャネルＭＯＳトラン
ジスタ３６４〜３６６によってたとえば−２Ｖに設定さ
れる。
【００３０】上記のように深レベルディテクタ３６が活
性化されるとき、ＰチャネルＭＯＳトランジスタ３８１
および３８２はオフになり、ＰチャネルＭＯＳトランジ
スタ３８３およびＮチャネルＭＯＳトランジスタ３８７
はオンになるので、浅レベルディテクタ３８は不活性化
される。したがって、検出された基板電圧ＶＢＢに関係
なく浅レベル活性化信号ＥＬＳはＬレベルの不活性状態
に維持される。
性化されるとき、ＰチャネルＭＯＳトランジスタ３８１
および３８２はオフになり、ＰチャネルＭＯＳトランジ
スタ３８３およびＮチャネルＭＯＳトランジスタ３８７
はオンになるので、浅レベルディテクタ３８は不活性化
される。したがって、検出された基板電圧ＶＢＢに関係
なく浅レベル活性化信号ＥＬＳはＬレベルの不活性状態
に維持される。
【００３１】逆に、テスト信号ＴＥＳＴがＨレベルにな
りかつテスト信号／ＴＥＳＴがＬレベルになると、Ｐチ
ャネルＭＯＳトランジスタ３８２がオンになり、Ｐチャ
ネルＭＯＳトランジスタ３８３およびＮチャネルＭＯＳ
トランジスタ３８７がオフになるので、浅レベルディテ
クタ３８は活性化される。したがって、検出された基板
電圧ＶＢＢの絶対値が所定の第２のしきい値よりも小さ
い（基板電圧ＶＢＢが所定の第２の検出レベルよりも浅
い）とき浅レベル活性化信号ＥＬＳはＨレベルに活性化
され、逆に、検出された基板電圧の絶対値が所定の第２
のしきい値よりも大きい（基板電圧ＶＢＢが所定の第２
の検出レベルよりも深い）とき浅レベル活性化信号ＥＬ
ＳはＬレベルに不活性化される。ここで、所定の第２の
しきい値はＮチャネルＭＯＳトランジスタ３８４および
３８５のしきい値電圧によってたとえば１Ｖに設定され
る。すなわち、所定の第２の検出レベルはＮチャネルＭ
ＯＳトランジスタ３８４および３８５のしきい値電圧に
よってたとえば−１Ｖに設定される。このように、Ｎチ
ャネルＭＯＳトランジスタ３８４および３８５は所定の
第２のしきい値（第２の検出レベル）を決定するしきい
値回路３９を構成する。
りかつテスト信号／ＴＥＳＴがＬレベルになると、Ｐチ
ャネルＭＯＳトランジスタ３８２がオンになり、Ｐチャ
ネルＭＯＳトランジスタ３８３およびＮチャネルＭＯＳ
トランジスタ３８７がオフになるので、浅レベルディテ
クタ３８は活性化される。したがって、検出された基板
電圧ＶＢＢの絶対値が所定の第２のしきい値よりも小さ
い（基板電圧ＶＢＢが所定の第２の検出レベルよりも浅
い）とき浅レベル活性化信号ＥＬＳはＨレベルに活性化
され、逆に、検出された基板電圧の絶対値が所定の第２
のしきい値よりも大きい（基板電圧ＶＢＢが所定の第２
の検出レベルよりも深い）とき浅レベル活性化信号ＥＬ
ＳはＬレベルに不活性化される。ここで、所定の第２の
しきい値はＮチャネルＭＯＳトランジスタ３８４および
３８５のしきい値電圧によってたとえば１Ｖに設定され
る。すなわち、所定の第２の検出レベルはＮチャネルＭ
ＯＳトランジスタ３８４および３８５のしきい値電圧に
よってたとえば−１Ｖに設定される。このように、Ｎチ
ャネルＭＯＳトランジスタ３８４および３８５は所定の
第２のしきい値（第２の検出レベル）を決定するしきい
値回路３９を構成する。
【００３２】図３は、図１に示された切換回路４０の構
成を示す回路図である。図３を参照して、この切換回路
４０は、テスト信号ＴＥＳＴおよび／ＴＥＳＴを発生す
るテスト信号発生回路４２と、ディスターブテスト信号
ＴＥＳＴＵＢＢＳおよびセルフリフレッシュ信号／ＢＢ
Ｕに応答しテスト信号発生回路４２を制御する制御回路
４４とを含む。
成を示す回路図である。図３を参照して、この切換回路
４０は、テスト信号ＴＥＳＴおよび／ＴＥＳＴを発生す
るテスト信号発生回路４２と、ディスターブテスト信号
ＴＥＳＴＵＢＢＳおよびセルフリフレッシュ信号／ＢＢ
Ｕに応答しテスト信号発生回路４２を制御する制御回路
４４とを含む。
【００３３】テスト信号発生回路４２は、ＰチャネルＭ
ＯＳトランジスタ４２１および４２２と、ＮチャネルＭ
ＯＳトランジスタ４２３および４２４と、インバータ回
路４２５とを含む。ＰチャネルＭＯＳトランジスタ４２
１およびＮチャネルＭＯＳトランジスタ４２３は電源ノ
ード１と基板電圧発生回路３４の出力ノード３４１との
間に直列に接続される。ＰチャネルＭＯＳトランジスタ
４２２およびＮチャネルＭＯＳトランジスタ４２４もま
た電源ノード１と出力ノード３４１との間に直列に接続
される。ＰチャネルＭＯＳトランジスタ４２１は制御回
路４４の出力信号に応答してオン／オフになる。Ｐチャ
ネルＭＯＳトランジスタ４２２は制御回路４４の出力信
号の反転信号に応答してオン／オフになる。Ｎチャネル
ＭＯＳトランジスタ４２３のゲートはＰチャネルＭＯＳ
トランジスタ４２２のドレインに接続され、Ｎチャネル
ＭＯＳトランジスタ４２４のゲートはＰチャネルＭＯＳ
トランジスタ４２１のドレインに接続される。
ＯＳトランジスタ４２１および４２２と、ＮチャネルＭ
ＯＳトランジスタ４２３および４２４と、インバータ回
路４２５とを含む。ＰチャネルＭＯＳトランジスタ４２
１およびＮチャネルＭＯＳトランジスタ４２３は電源ノ
ード１と基板電圧発生回路３４の出力ノード３４１との
間に直列に接続される。ＰチャネルＭＯＳトランジスタ
４２２およびＮチャネルＭＯＳトランジスタ４２４もま
た電源ノード１と出力ノード３４１との間に直列に接続
される。ＰチャネルＭＯＳトランジスタ４２１は制御回
路４４の出力信号に応答してオン／オフになる。Ｐチャ
ネルＭＯＳトランジスタ４２２は制御回路４４の出力信
号の反転信号に応答してオン／オフになる。Ｎチャネル
ＭＯＳトランジスタ４２３のゲートはＰチャネルＭＯＳ
トランジスタ４２２のドレインに接続され、Ｎチャネル
ＭＯＳトランジスタ４２４のゲートはＰチャネルＭＯＳ
トランジスタ４２１のドレインに接続される。
【００３４】制御回路４４は、インバータ回路４４１
と、論理和（ＮＯＲ）回路４４２とを含む。インバータ
回路４４１はセルフリフレッシュ信号／ＢＢＵを受け、
その反転信号を論理和回路４４２に与える。論理和回路
４４２はインバータ回路４４１からのセルフリフレッシ
ュ信号／ＢＢＵの反転信号とディスターブテスト信号Ｔ
ＥＳＴＵＢＢＳを受け、その論理和信号をテスト信号発
生回路４２に出力する。
と、論理和（ＮＯＲ）回路４４２とを含む。インバータ
回路４４１はセルフリフレッシュ信号／ＢＢＵを受け、
その反転信号を論理和回路４４２に与える。論理和回路
４４２はインバータ回路４４１からのセルフリフレッシ
ュ信号／ＢＢＵの反転信号とディスターブテスト信号Ｔ
ＥＳＴＵＢＢＳを受け、その論理和信号をテスト信号発
生回路４２に出力する。
【００３５】セルフリフレッシュ信号／ＢＢＵがＬレベ
ルに活性化されるか、またはディスターブテスト信号Ｔ
ＥＳＴＵＢＢＳがＨレベルに活性化されると、制御回路
４４はＬレベルの出力信号をテスト信号発生回路４２に
与える。これにより、ＰチャネルＭＯＳトランジスタ４
２１およびＮチャネルＭＯＳトランジスタ４２４がオン
になり、ＰチャネルＭＯＳトランジスタ４２２およびＮ
チャネルＭＯＳトランジスタ４２３がオフになるので、
テスト信号ＴＥＳＴはＨレベルになり、テスト信号／Ｔ
ＥＳＴはＬレベルになる。
ルに活性化されるか、またはディスターブテスト信号Ｔ
ＥＳＴＵＢＢＳがＨレベルに活性化されると、制御回路
４４はＬレベルの出力信号をテスト信号発生回路４２に
与える。これにより、ＰチャネルＭＯＳトランジスタ４
２１およびＮチャネルＭＯＳトランジスタ４２４がオン
になり、ＰチャネルＭＯＳトランジスタ４２２およびＮ
チャネルＭＯＳトランジスタ４２３がオフになるので、
テスト信号ＴＥＳＴはＨレベルになり、テスト信号／Ｔ
ＥＳＴはＬレベルになる。
【００３６】また、セルフリフレッシュ信号／ＢＰＵが
Ｈレベルになり、かつ、ディスターブテスト信号ＴＥＳ
ＴＵＢＢＳがＬレベルになると、制御回路４４はＨレベ
ルの出力信号をテスト信号発生回路４２に与える。これ
により、ＰチャネルＭＯＳトランジスタ４２２およびＮ
チャネルＭＯＳトランジスタ４２３がオンになり、Ｐチ
ャネルＭＯＳトランジスタ４２１およびＮチャネルＭＯ
Ｓトランジスタ４２４がオフになるので、テスト信号Ｔ
ＥＳＴはＬレベルになり、テスト信号／ＴＥＳＴはＨレ
ベルになる。
Ｈレベルになり、かつ、ディスターブテスト信号ＴＥＳ
ＴＵＢＢＳがＬレベルになると、制御回路４４はＨレベ
ルの出力信号をテスト信号発生回路４２に与える。これ
により、ＰチャネルＭＯＳトランジスタ４２２およびＮ
チャネルＭＯＳトランジスタ４２３がオンになり、Ｐチ
ャネルＭＯＳトランジスタ４２１およびＮチャネルＭＯ
Ｓトランジスタ４２４がオフになるので、テスト信号Ｔ
ＥＳＴはＬレベルになり、テスト信号／ＴＥＳＴはＨレ
ベルになる。
【００３７】次に、上記のように構成されたＤＲＡＭの
動作を、通常モード、ディスターブテストモードおよび
セルフリフレッシュモードの順に説明する。
動作を、通常モード、ディスターブテストモードおよび
セルフリフレッシュモードの順に説明する。
【００３８】（１） 通常モード 再び図１を参照して、通常モードにおいてはアドレスキ
ー信号ＡＫＹ、特殊モード信号ＷＣＢＲおよびＣＢＲの
いずれも活性化されないため、ディスターブテスト信号
ＴＥＳＴＵＢＢＳおよびセルフリフレッシュ信号／ＢＢ
Ｕのいずれも活性化されない。したがって、Ｌレベルの
ディスターブテスト信号ＴＥＳＴＵＢＢＳおよびＨレベ
ルのセルフリフレッシュ信号／ＢＢＵが図３に示された
切換回路４０に与えられる。Ｌレベルのディスターブテ
スト信号ＴＥＳＴＵＢＢＳおよびＨレベルのセルフリフ
レッシュ信号／ＢＢＵに応答して制御回路４４はＨレベ
ルの出力信号をテスト信号発生回路４２に与える。テス
ト信号発生回路４２はこのＨレベルの出力信号に応答し
てＬレベルのテスト信号ＴＥＳＴおよびＨレベルのテス
ト信号／ＴＥＳＴを発生する。
ー信号ＡＫＹ、特殊モード信号ＷＣＢＲおよびＣＢＲの
いずれも活性化されないため、ディスターブテスト信号
ＴＥＳＴＵＢＢＳおよびセルフリフレッシュ信号／ＢＢ
Ｕのいずれも活性化されない。したがって、Ｌレベルの
ディスターブテスト信号ＴＥＳＴＵＢＢＳおよびＨレベ
ルのセルフリフレッシュ信号／ＢＢＵが図３に示された
切換回路４０に与えられる。Ｌレベルのディスターブテ
スト信号ＴＥＳＴＵＢＢＳおよびＨレベルのセルフリフ
レッシュ信号／ＢＢＵに応答して制御回路４４はＨレベ
ルの出力信号をテスト信号発生回路４２に与える。テス
ト信号発生回路４２はこのＨレベルの出力信号に応答し
てＬレベルのテスト信号ＴＥＳＴおよびＨレベルのテス
ト信号／ＴＥＳＴを発生する。
【００３９】Ｌレベルのテスト信号ＴＥＳＴおよびＨレ
ベルのテスト信号／ＴＥＳＴが図２に示された深レベル
ディテクタ３６および浅レベルディテクタ３８に与えら
れると、深レベルディテクタ３６は活性化され、浅レベ
ルディテクタ３８は不活性化される。したがって、検出
された基板電圧ＶＢＢの絶対値が所定の第１のしきい値
（たとえば２Ｖ）よりも小さい（基板電圧ＶＢＢが所定
の第１の検出レベル（たとえば−１Ｖ）よりも浅い）と
き、深レベル活性化信号ＥＬＤはＨレベルに活性化され
る。逆に、検出された基板電圧ＶＢＢの絶対値が所定の
第１のしきい値よりも大きい（基板電圧ＶＢＢが所定の
第１の検出レベルよりも深い）とき、深レベル活性化信
号ＥＬＤはＬレベルに不活性化される。なお、浅レベル
ディテクタ３８は不活性化されているため、浅レベル活
性化信号ＥＬＳは常にＬレベルに維持される。したがっ
て、基板電圧発生回路３４は深レベルディテクタ３６か
らの深レベル活性化信号ＥＬＤに応答して活性化／不活
性化されるため、所定の第１の検出レベルに等しい基板
電圧（たとえば−２Ｖ）を発生し、メモリセルＭＣ中の
アクセストランジスタ１０１の基板に供給する。
ベルのテスト信号／ＴＥＳＴが図２に示された深レベル
ディテクタ３６および浅レベルディテクタ３８に与えら
れると、深レベルディテクタ３６は活性化され、浅レベ
ルディテクタ３８は不活性化される。したがって、検出
された基板電圧ＶＢＢの絶対値が所定の第１のしきい値
（たとえば２Ｖ）よりも小さい（基板電圧ＶＢＢが所定
の第１の検出レベル（たとえば−１Ｖ）よりも浅い）と
き、深レベル活性化信号ＥＬＤはＨレベルに活性化され
る。逆に、検出された基板電圧ＶＢＢの絶対値が所定の
第１のしきい値よりも大きい（基板電圧ＶＢＢが所定の
第１の検出レベルよりも深い）とき、深レベル活性化信
号ＥＬＤはＬレベルに不活性化される。なお、浅レベル
ディテクタ３８は不活性化されているため、浅レベル活
性化信号ＥＬＳは常にＬレベルに維持される。したがっ
て、基板電圧発生回路３４は深レベルディテクタ３６か
らの深レベル活性化信号ＥＬＤに応答して活性化／不活
性化されるため、所定の第１の検出レベルに等しい基板
電圧（たとえば−２Ｖ）を発生し、メモリセルＭＣ中の
アクセストランジスタ１０１の基板に供給する。
【００４０】このように、通常モード時の基板電圧は深
いレベルに設定される。 （２） ディスターブテストモード 再び図１を参照して、ディスターブテストモードにおて
いはＷＣＢＲのタイミングで行アドレスストローブ信号
／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよび書
込イネーブル信号／ＷＥが与えられ、かつ、外部アドレ
ス信号ＥＡＤの所定ビットに電源電圧よりも高い電圧が
与えられるため、ＷＣＢＲ検出回路２６はそのＷＣＢＲ
のタイミングを検出して特殊モード信号ＷＣＢＲを発生
し、アドレスキー検出回路２４はその高電圧を検出して
アドレスキー信号ＡＫＹを発生する。したがって、ディ
スターブテストモード検出回路２８からのディスターブ
テスト信号ＴＥＳＴＵＢＢＳがＨレベルに活性化され、
このＨレベルのディスターブテスト信号ＴＥＳＴＵＢＢ
Ｓに応答してディスターブテスト制御回路３０は行デコ
ーダ１２などの内部回路にディスターブテスト動作を実
行するよう制御する。他方、セルフリフレッシュタイマ
３４からのセルフリフレッシュ信号／ＢＢＵはＨレベル
に維持されるため、セルフリフレッシュは実行されな
い。
いレベルに設定される。 （２） ディスターブテストモード 再び図１を参照して、ディスターブテストモードにおて
いはＷＣＢＲのタイミングで行アドレスストローブ信号
／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよび書
込イネーブル信号／ＷＥが与えられ、かつ、外部アドレ
ス信号ＥＡＤの所定ビットに電源電圧よりも高い電圧が
与えられるため、ＷＣＢＲ検出回路２６はそのＷＣＢＲ
のタイミングを検出して特殊モード信号ＷＣＢＲを発生
し、アドレスキー検出回路２４はその高電圧を検出して
アドレスキー信号ＡＫＹを発生する。したがって、ディ
スターブテストモード検出回路２８からのディスターブ
テスト信号ＴＥＳＴＵＢＢＳがＨレベルに活性化され、
このＨレベルのディスターブテスト信号ＴＥＳＴＵＢＢ
Ｓに応答してディスターブテスト制御回路３０は行デコ
ーダ１２などの内部回路にディスターブテスト動作を実
行するよう制御する。他方、セルフリフレッシュタイマ
３４からのセルフリフレッシュ信号／ＢＢＵはＨレベル
に維持されるため、セルフリフレッシュは実行されな
い。
【００４１】上記Ｈレベルのディスターブテスト信号Ｔ
ＥＳＴＵＢＢＳおよびＨレベルのセルフリフレッシュ信
号／ＢＢＵは図３に示された切換回路４０に与えられ
る。切換回路４０はＨレベルのディスターブテスト信号
ＴＥＳＴＵＢＢＳおよびＨレベルのセルフリフレッシュ
信号／ＢＢＵに応答してＬレベルの出力信号をテスト信
号発生回路４２に与える。したがって、テスト信号発生
回路４２はＨレベルのテスト信号ＴＥＳＴおよびＬレベ
ルのテスト信号／ＴＥＳＴを発生する。
ＥＳＴＵＢＢＳおよびＨレベルのセルフリフレッシュ信
号／ＢＢＵは図３に示された切換回路４０に与えられ
る。切換回路４０はＨレベルのディスターブテスト信号
ＴＥＳＴＵＢＢＳおよびＨレベルのセルフリフレッシュ
信号／ＢＢＵに応答してＬレベルの出力信号をテスト信
号発生回路４２に与える。したがって、テスト信号発生
回路４２はＨレベルのテスト信号ＴＥＳＴおよびＬレベ
ルのテスト信号／ＴＥＳＴを発生する。
【００４２】Ｈレベルのテスト信号ＴＥＳＴおよびＬレ
ベルのテスト信号／ＴＥＳＴは図２に示された深レベル
ディテクタ３６および浅レベルディテクタ３８に与えら
れ、これにより深レベルディテクタ３６は不活性化さ
れ、浅レベルディテクタ３８は活性化される。したがっ
て、検出された基板電圧ＶＢＢの絶対値が所定の第２の
しきい値（たとえば１Ｖ）よりも小さい（基板電圧ＶＢ
Ｂが所定の第２の検出レベル（たとえば−１Ｖ）よりも
浅い）とき、浅レベル活性化信号ＥＬＳはＨレベルに活
性化される。逆に、検出された基板電圧ＶＢＢの絶対値
が所定の第２のしきい値よりも大きい（基板電圧ＶＢＢ
が所定の第２の検出レベルよりも深い）とき、浅レベル
活性化信号ＥＬＳはＬレベルに不活性化される。なお、
深レベルディテクタ３６は不活性化されているため、深
レベル活性化信号ＥＬＤは常にＬレベルに維持される。
ベルのテスト信号／ＴＥＳＴは図２に示された深レベル
ディテクタ３６および浅レベルディテクタ３８に与えら
れ、これにより深レベルディテクタ３６は不活性化さ
れ、浅レベルディテクタ３８は活性化される。したがっ
て、検出された基板電圧ＶＢＢの絶対値が所定の第２の
しきい値（たとえば１Ｖ）よりも小さい（基板電圧ＶＢ
Ｂが所定の第２の検出レベル（たとえば−１Ｖ）よりも
浅い）とき、浅レベル活性化信号ＥＬＳはＨレベルに活
性化される。逆に、検出された基板電圧ＶＢＢの絶対値
が所定の第２のしきい値よりも大きい（基板電圧ＶＢＢ
が所定の第２の検出レベルよりも深い）とき、浅レベル
活性化信号ＥＬＳはＬレベルに不活性化される。なお、
深レベルディテクタ３６は不活性化されているため、深
レベル活性化信号ＥＬＤは常にＬレベルに維持される。
【００４３】基板電圧発生回路３４は浅レベルディテク
タ３８からの浅レベル活性化信号ＥＬＳに応答して活性
／不活性化されるため、所定の第２の検出レベルに等し
いたとえば−１Ｖの基板電圧ＶＢＢを発生し、メモリセ
ルＭＣ中のアクセストランジスタ１０１の基板に供給す
る。
タ３８からの浅レベル活性化信号ＥＬＳに応答して活性
／不活性化されるため、所定の第２の検出レベルに等し
いたとえば−１Ｖの基板電圧ＶＢＢを発生し、メモリセ
ルＭＣ中のアクセストランジスタ１０１の基板に供給す
る。
【００４４】このように、ディスターブテストモード時
の基板電圧ＶＢＢは通常モード時よりも浅く設定され
る。
の基板電圧ＶＢＢは通常モード時よりも浅く設定され
る。
【００４５】（３） セルフリフレッシュモード 再び図１を参照して、セルフリフレッシュモードにおい
てはＣＢＲのタイミングで行アドレスストローブ信号／
ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよび書込
イネーブル信号／ＷＥが与えられる。ＣＢＲ検出回路３
２がこのＣＢＲのタイミングを検出すると特殊モード信
号ＣＢＲを発生し、さらに特殊モード信号ＣＢＲの発生
から所定時間が経過するとセルフリフレッシュタイマ３
４からのセルフリフレッシュ信号／ＢＢＵがＬレベルに
活性化される。このＬレベルのセルフリフレッシュ信号
／ＢＢＵに応答してアドレスカウンタ２２は内部アドレ
ス信号ＩＡＤを発生し、アドレスバッファ２０に供給す
る。このとき、ディスターブテストモード検出回路２８
からのディスターブテスト信号ＴＥＳＴＵＢＢＳはＬレ
ベルに維持される。
てはＣＢＲのタイミングで行アドレスストローブ信号／
ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよび書込
イネーブル信号／ＷＥが与えられる。ＣＢＲ検出回路３
２がこのＣＢＲのタイミングを検出すると特殊モード信
号ＣＢＲを発生し、さらに特殊モード信号ＣＢＲの発生
から所定時間が経過するとセルフリフレッシュタイマ３
４からのセルフリフレッシュ信号／ＢＢＵがＬレベルに
活性化される。このＬレベルのセルフリフレッシュ信号
／ＢＢＵに応答してアドレスカウンタ２２は内部アドレ
ス信号ＩＡＤを発生し、アドレスバッファ２０に供給す
る。このとき、ディスターブテストモード検出回路２８
からのディスターブテスト信号ＴＥＳＴＵＢＢＳはＬレ
ベルに維持される。
【００４６】上記Ｌレベルのセルフリフレッシュ信号／
ＢＢＵおよびＬレベルのディスターブテスト信号ＴＥＳ
ＴＵＢＢＳは図３に示された切換回路４０に与えられ
る。制御回路４４はＬレベルのセルフリフレッシュ信号
／ＢＢＵおよびＬレベルのディスターブテスト信号ＴＥ
ＳＴＵＢＢＳに応答してＬレベルの出力信号をテスト信
号発生回路４２に与える。したがって、テスト信号発生
回路４２は上記ディスターブテストモード時と同様にＨ
レベルのテスト信号ＴＥＳＴおよびＬレベルのテスト信
号／ＴＥＳＴを発生する。
ＢＢＵおよびＬレベルのディスターブテスト信号ＴＥＳ
ＴＵＢＢＳは図３に示された切換回路４０に与えられ
る。制御回路４４はＬレベルのセルフリフレッシュ信号
／ＢＢＵおよびＬレベルのディスターブテスト信号ＴＥ
ＳＴＵＢＢＳに応答してＬレベルの出力信号をテスト信
号発生回路４２に与える。したがって、テスト信号発生
回路４２は上記ディスターブテストモード時と同様にＨ
レベルのテスト信号ＴＥＳＴおよびＬレベルのテスト信
号／ＴＥＳＴを発生する。
【００４７】したがって、上記ディスターブテストモー
ド時と同様に、基板電圧発生回路３４は浅レベルディテ
クタ３８からの浅いレベル活性化信号ＥＬＳに応答して
上記所定のレベルに等しいたとえば−１Ｖの基板電圧Ｖ
ＢＢを発生し、メモリセルＭＣ中のアクセストランジス
タ１０１の基板に供給する。
ド時と同様に、基板電圧発生回路３４は浅レベルディテ
クタ３８からの浅いレベル活性化信号ＥＬＳに応答して
上記所定のレベルに等しいたとえば−１Ｖの基板電圧Ｖ
ＢＢを発生し、メモリセルＭＣ中のアクセストランジス
タ１０１の基板に供給する。
【００４８】このように、セルフリフレッシュモード時
の基板電圧ＶＢＢもディスターブテストモード時と同様
に通常モード時よりも浅いレベルに設定される。
の基板電圧ＶＢＢもディスターブテストモード時と同様
に通常モード時よりも浅いレベルに設定される。
【００４９】以上のようにこの実施の形態１によれば、
制御回路４４を設けることによりディスターブテストモ
ード時だけでなくセルフリフレッシュモード時にも浅レ
ベルディテクタ３８が活性化されるため、ディスターブ
テストモード用の浅レベルディテクタと別にセルフリフ
レッシュモード用の浅レベルディテクタを設ける場合に
比べて、浅レベルディテクタ１つ分だけレイアウトエリ
アが低減される。その結果、エリアペナルティを増大さ
せることなく、ディスターブテストモードでもセルフリ
フレッシュモードでも基板電圧を浅く設定するＤＲＡＭ
を提供することができる。
制御回路４４を設けることによりディスターブテストモ
ード時だけでなくセルフリフレッシュモード時にも浅レ
ベルディテクタ３８が活性化されるため、ディスターブ
テストモード用の浅レベルディテクタと別にセルフリフ
レッシュモード用の浅レベルディテクタを設ける場合に
比べて、浅レベルディテクタ１つ分だけレイアウトエリ
アが低減される。その結果、エリアペナルティを増大さ
せることなく、ディスターブテストモードでもセルフリ
フレッシュモードでも基板電圧を浅く設定するＤＲＡＭ
を提供することができる。
【００５０】［実施の形態２］実際に製造されたＤＲＡ
Ｍは、様々なポーズリフレッシュの実力値を有してい
る。Ｈレベルのデータをメモリセルに書込み、リフレッ
シュをしないまま放置しておくと、ポーズ不良に起因し
てメモリセルのデータはＨレベルからＬレベルに変化す
る。ポーズリフレッシュの実力値は、このようなデータ
エラーが生じるまでの時間で表わされる。この発明の実
施の形態２は、ポーズリフレッシュの実力値に応じて基
板電圧ＶＢＢの浅いレベルを調整可能なＤＲＡＭを提供
することを目的とする。
Ｍは、様々なポーズリフレッシュの実力値を有してい
る。Ｈレベルのデータをメモリセルに書込み、リフレッ
シュをしないまま放置しておくと、ポーズ不良に起因し
てメモリセルのデータはＨレベルからＬレベルに変化す
る。ポーズリフレッシュの実力値は、このようなデータ
エラーが生じるまでの時間で表わされる。この発明の実
施の形態２は、ポーズリフレッシュの実力値に応じて基
板電圧ＶＢＢの浅いレベルを調整可能なＤＲＡＭを提供
することを目的とする。
【００５１】図４は、この発明の実施の形態２によるＤ
ＲＡＭにおける浅レベルディテクタ３８レベルを決定す
るためのしきい値回路の構成を示す回路図である。図４
を参照して、このＤＲＡＭにおいては、図２に示された
しきい値回路３９に代えて、ＮチャネルＭＯＳトランジ
スタ３８４〜３８６と、ヒューズ３９１および３９２と
を含むしきい値回路が用いられる。ＮチャネルＭＯＳト
ランジスタ３８４〜３８６は図２中の出力ノード３８８
と基板電圧発生回路３４の出力ノード３４１との間に直
列に接続され、各々が共通の基準電圧ＶＲを受けるゲー
トを有する。ヒューズ３９１はＮチャネルＭＯＳトラン
ジスタ３８４に並列に接続され、ヒューズ３９２はＮチ
ャネルＭＯＳトランジスタ３８５に並列に接続される。
ＲＡＭにおける浅レベルディテクタ３８レベルを決定す
るためのしきい値回路の構成を示す回路図である。図４
を参照して、このＤＲＡＭにおいては、図２に示された
しきい値回路３９に代えて、ＮチャネルＭＯＳトランジ
スタ３８４〜３８６と、ヒューズ３９１および３９２と
を含むしきい値回路が用いられる。ＮチャネルＭＯＳト
ランジスタ３８４〜３８６は図２中の出力ノード３８８
と基板電圧発生回路３４の出力ノード３４１との間に直
列に接続され、各々が共通の基準電圧ＶＲを受けるゲー
トを有する。ヒューズ３９１はＮチャネルＭＯＳトラン
ジスタ３８４に並列に接続され、ヒューズ３９２はＮチ
ャネルＭＯＳトランジスタ３８５に並列に接続される。
【００５２】ヒューズ３９１および３９２のいずれも切
断されない場合、浅レベルディテクタ３８の検出レベル
は１つのＮチャネルＭＯＳトランジスタ３８６のしきい
値電圧によって決定される。また、ヒューズ３９１また
は３９２が切断される場合、検出レベルは２つＮチャネ
ルＭＯＳトランジスタ３８４（または３８５）および３
８６のしきい値電圧によって決定される。さらに、すべ
てのヒューズ３９１および３９２が切断される場合、検
出レベルは３つのＮチャネルＭＯＳトランジスタ３８４
〜３８６のしきい値電圧によって決定される。
断されない場合、浅レベルディテクタ３８の検出レベル
は１つのＮチャネルＭＯＳトランジスタ３８６のしきい
値電圧によって決定される。また、ヒューズ３９１また
は３９２が切断される場合、検出レベルは２つＮチャネ
ルＭＯＳトランジスタ３８４（または３８５）および３
８６のしきい値電圧によって決定される。さらに、すべ
てのヒューズ３９１および３９２が切断される場合、検
出レベルは３つのＮチャネルＭＯＳトランジスタ３８４
〜３８６のしきい値電圧によって決定される。
【００５３】以上のようにこの実施の形態２によれば、
ＮチャネルＭＯＳトランジスタ３８４および３８５にそ
れぞれヒューズ３９１および３９２を並列に接続するこ
とにより浅レベルディテクタ３８の検出レベルを調整可
能にしたため、ポーズリフレッシュの実力値に応じてデ
ィスターブテストモード時およびセルフリフレッシュモ
ード時における基板電圧のレベルを適切に設定すること
ができる。
ＮチャネルＭＯＳトランジスタ３８４および３８５にそ
れぞれヒューズ３９１および３９２を並列に接続するこ
とにより浅レベルディテクタ３８の検出レベルを調整可
能にしたため、ポーズリフレッシュの実力値に応じてデ
ィスターブテストモード時およびセルフリフレッシュモ
ード時における基板電圧のレベルを適切に設定すること
ができる。
【００５４】なお、ここではヒューズ３９１および３９
２を用いたが、これに代えてトランジスタ用いてもよ
い。この場合、そのトランジスタのゲートにボンディン
グにより電源電圧または接地電圧を与えることによりヒ
ューズと同一の機能を得ることができる。すなわち、人
為的にオン／オフ可能なスイッチング素子がＮチャネル
ＭＯＳトランジスタ３８４および３８５にそれぞれ並列
に接続されればよい。また、ここでは２つのトランジス
タ３８４および３８５に２つのヒューズ３９１および３
９２がそれぞれ並列に接続されているが、少なくとも１
つのトランジスタに並列にヒューズが接続されていれば
よい。
２を用いたが、これに代えてトランジスタ用いてもよ
い。この場合、そのトランジスタのゲートにボンディン
グにより電源電圧または接地電圧を与えることによりヒ
ューズと同一の機能を得ることができる。すなわち、人
為的にオン／オフ可能なスイッチング素子がＮチャネル
ＭＯＳトランジスタ３８４および３８５にそれぞれ並列
に接続されればよい。また、ここでは２つのトランジス
タ３８４および３８５に２つのヒューズ３９１および３
９２がそれぞれ並列に接続されているが、少なくとも１
つのトランジスタに並列にヒューズが接続されていれば
よい。
【００５５】［実施の形態３］上記実施の形態によるＤ
ＲＡＭは通常モードからディスターブテストモードまた
はセルフリフレッシュモードに入るとき、基板電圧ＶＢ
Ｂが浅くなる。この実施の形態３は、基板電圧ＶＢＢが
所定の深いレベルから所定の浅いレベルに速やかに変化
するＤＲＡＭを提供することを目的とする。
ＲＡＭは通常モードからディスターブテストモードまた
はセルフリフレッシュモードに入るとき、基板電圧ＶＢ
Ｂが浅くなる。この実施の形態３は、基板電圧ＶＢＢが
所定の深いレベルから所定の浅いレベルに速やかに変化
するＤＲＡＭを提供することを目的とする。
【００５６】図５は、この発明の実施の形態３によるＤ
ＲＡＭの主要構成を示す回路図である。図５を参照し
て、このＤＲＡＭは上記実施の形態の構成に加えて、ワ
ンショットパルス発生回路４６と、基板電圧発生回路の
出力ノード３４１と接地ノード２との間に接続され、ワ
ンショットパルス発生回路４６の出力信号ＯＵＴ１に応
答してオン／オフになるＮチャネルＭＯＳトランジスタ
４８と、ＮチャネルＭＯＳトランジスタ４８と直列に接
続された抵抗５０とを備える。ワンショットパルス発生
回路４６は、インバータ回路４６１と、遅延機能を有す
る奇数個のインバータ回路４６２と、論理積（ＮＡＮ
Ｄ）回路４６３と、インバータ回路４６４とを含む。
ＲＡＭの主要構成を示す回路図である。図５を参照し
て、このＤＲＡＭは上記実施の形態の構成に加えて、ワ
ンショットパルス発生回路４６と、基板電圧発生回路の
出力ノード３４１と接地ノード２との間に接続され、ワ
ンショットパルス発生回路４６の出力信号ＯＵＴ１に応
答してオン／オフになるＮチャネルＭＯＳトランジスタ
４８と、ＮチャネルＭＯＳトランジスタ４８と直列に接
続された抵抗５０とを備える。ワンショットパルス発生
回路４６は、インバータ回路４６１と、遅延機能を有す
る奇数個のインバータ回路４６２と、論理積（ＮＡＮ
Ｄ）回路４６３と、インバータ回路４６４とを含む。
【００５７】このＤＲＡＭが通常モードからセルフリフ
レッシュモードに入るとき、図６の（ａ）に示されるよ
うにセルフリフレッシュ信号／ＢＢＵはＨレベルからＬ
レベルに変化する。このようなセルフリフレッシュ信号
／ＢＢＵの変化に応答して、ワンショットパルス発生回
路４６は図６の（ｂ）に示されるようにセルフリフレッ
シュ信号／ＢＢＵの活性化後所定期間だけＨレベルの出
力信号ＯＵＴ１を発生する。このＨレベルの出力信号Ｏ
ＵＴ１に応答してＮチャネルＭＯＳトランジスタ４８は
オンになるため、基板電圧発生回路の出力ノード３４１
は抵抗５０を介して接地ノード２に接続される。したが
って、通常モード時の深い基板電圧ＶＢＢは接地電圧に
向かって上昇し、その結果速やかに浅くなる。
レッシュモードに入るとき、図６の（ａ）に示されるよ
うにセルフリフレッシュ信号／ＢＢＵはＨレベルからＬ
レベルに変化する。このようなセルフリフレッシュ信号
／ＢＢＵの変化に応答して、ワンショットパルス発生回
路４６は図６の（ｂ）に示されるようにセルフリフレッ
シュ信号／ＢＢＵの活性化後所定期間だけＨレベルの出
力信号ＯＵＴ１を発生する。このＨレベルの出力信号Ｏ
ＵＴ１に応答してＮチャネルＭＯＳトランジスタ４８は
オンになるため、基板電圧発生回路の出力ノード３４１
は抵抗５０を介して接地ノード２に接続される。したが
って、通常モード時の深い基板電圧ＶＢＢは接地電圧に
向かって上昇し、その結果速やかに浅くなる。
【００５８】以上のようにこの実施の形態３によれば、
ＤＲＡＭがセルフリフレッシュモードに入るときアクセ
ストランジスタ１０１の基板を接地ノード２に所定期間
接続するため、基板電圧ＶＢＢは速やかに浅くなる。
ＤＲＡＭがセルフリフレッシュモードに入るときアクセ
ストランジスタ１０１の基板を接地ノード２に所定期間
接続するため、基板電圧ＶＢＢは速やかに浅くなる。
【００５９】なお、ここではセルフリフレッシュ信号／
ＢＢＵを用いているが、これに代えてディスターブテス
ト信号ＴＥＳＴＵＢＢＳを用いてもよく、また、図３に
示された制御回路４４の出力信号を用いてもよい。
ＢＢＵを用いているが、これに代えてディスターブテス
ト信号ＴＥＳＴＵＢＢＳを用いてもよく、また、図３に
示された制御回路４４の出力信号を用いてもよい。
【００６０】［実施の形態４］上記実施の形態４による
ＤＲＡＭはディスターブテストモードまたはセルフリフ
レッシュモードから通常モードに復帰するとき基板電圧
ＶＢＢが深くなる。この実施の形態４は、ディスターブ
テストモードまたはセルフリフレッシュモードから通常
モードに復帰するとき基板電圧ＶＢＢが速やかに深くな
るＤＲＡＭを提供することを目的とする。
ＤＲＡＭはディスターブテストモードまたはセルフリフ
レッシュモードから通常モードに復帰するとき基板電圧
ＶＢＢが深くなる。この実施の形態４は、ディスターブ
テストモードまたはセルフリフレッシュモードから通常
モードに復帰するとき基板電圧ＶＢＢが速やかに深くな
るＤＲＡＭを提供することを目的とする。
【００６１】図７は、この発明の実施の形態４によるＤ
ＲＡＭの主要構成を示す回路図である。図７を参照し
て、このＤＲＡＭは上記実施の形態の構成に加えて、ワ
ンショットパルス発生回路５２と、論理和（ＯＲ）回路
５４とを備える。
ＲＡＭの主要構成を示す回路図である。図７を参照し
て、このＤＲＡＭは上記実施の形態の構成に加えて、ワ
ンショットパルス発生回路５２と、論理和（ＯＲ）回路
５４とを備える。
【００６２】このワンショットパルス発生回路５２は、
インバータ回路５２１と、遅延機能を有する奇数個のイ
ンバータ回路５２２と、論理和（ＮＯＲ）回路５２３と
を含む。論理和回路５４はワンショットパルス発生回路
５２からの出力信号ＯＵＴ２と深レベルディテクタ３６
からの深レベル活性化信号ＥＬＤとを受け、その論理和
信号を基板電圧発生回路３４に出力する。
インバータ回路５２１と、遅延機能を有する奇数個のイ
ンバータ回路５２２と、論理和（ＮＯＲ）回路５２３と
を含む。論理和回路５４はワンショットパルス発生回路
５２からの出力信号ＯＵＴ２と深レベルディテクタ３６
からの深レベル活性化信号ＥＬＤとを受け、その論理和
信号を基板電圧発生回路３４に出力する。
【００６３】このＤＲＡＭがセルフリフレッシュモード
から通常モードに復帰するとき、図８の（ａ）に示され
るようにセルフリフレッシュ信号／ＢＢＵはＬレベルか
らＨレベルに変化する。このようなセルフリフレッシュ
信号／ＢＢＵの変化に応答して、ワンショットパルス発
生回路５２は図８の（ｂ）に示されるようにセルフリフ
レッシュ信号／ＢＢＵの不活性化後所定期間だけＨレベ
ルの出力信号ＯＵＴ２を発生する。
から通常モードに復帰するとき、図８の（ａ）に示され
るようにセルフリフレッシュ信号／ＢＢＵはＬレベルか
らＨレベルに変化する。このようなセルフリフレッシュ
信号／ＢＢＵの変化に応答して、ワンショットパルス発
生回路５２は図８の（ｂ）に示されるようにセルフリフ
レッシュ信号／ＢＢＵの不活性化後所定期間だけＨレベ
ルの出力信号ＯＵＴ２を発生する。
【００６４】このＨレベルの出力信号ＯＵＴ２は論理和
回路５４を介して基板電圧発生回路３４に与えられるた
め、深レベルディテクタ３６がＨレベルの深レベル活性
化信号ＥＬＤを発生する前に基板電圧発生回路３４が活
性化される。
回路５４を介して基板電圧発生回路３４に与えられるた
め、深レベルディテクタ３６がＨレベルの深レベル活性
化信号ＥＬＤを発生する前に基板電圧発生回路３４が活
性化される。
【００６５】以上のようにこの実施の形態４によれば、
セルフリフレッシュモードから出るとき基板電圧発生回
路３４が予め活性化されるため、基板電圧ＢＶＶは速や
かに深くなる。
セルフリフレッシュモードから出るとき基板電圧発生回
路３４が予め活性化されるため、基板電圧ＢＶＶは速や
かに深くなる。
【００６６】なお、ここではセルフリフレッシュ信号／
ＢＢＵを用いているが、これに代えてディスターブテス
ト信号ＴＥＳＴＵＢＢＳを用いてもよく、また、図３に
示された制御回路４４の出力信号を用いてもよい。
ＢＢＵを用いているが、これに代えてディスターブテス
ト信号ＴＥＳＴＵＢＢＳを用いてもよく、また、図３に
示された制御回路４４の出力信号を用いてもよい。
【００６７】
【発明の効果】この発明に従った半導体記憶装置は、第
１の基板電圧検出手段の第１のしきい値よりも小さい第
２のしきい値を有する第２の基板電圧検出手段をディス
ターブテストモード時またはセルフリフレッシュモード
時に活性化するため、エリアペナルティを増大させるこ
となく、ディスターブテストモード時だけでなくセルフ
リフレッシュモード時にも基板電圧の絶対値を小さくす
ることができる。
１の基板電圧検出手段の第１のしきい値よりも小さい第
２のしきい値を有する第２の基板電圧検出手段をディス
ターブテストモード時またはセルフリフレッシュモード
時に活性化するため、エリアペナルティを増大させるこ
となく、ディスターブテストモード時だけでなくセルフ
リフレッシュモード時にも基板電圧の絶対値を小さくす
ることができる。
【００６８】また、ディスターブテスト信号およびセル
フリフレッシュ信号のうちいずれか一方が活性化された
ときテスト信号を活性化するため、ディスターブテスト
信号およびセルフリフレッシュ信号を受ける論理和回路
を設けただけであるため、簡単な回路構成で実現するこ
とができる。
フリフレッシュ信号のうちいずれか一方が活性化された
ときテスト信号を活性化するため、ディスターブテスト
信号およびセルフリフレッシュ信号を受ける論理和回路
を設けただけであるため、簡単な回路構成で実現するこ
とができる。
【００６９】また、ディスターブテストモード時または
セルフリフレッシュモード時に活性化される基板電圧検
出手段がそのしきい値を調整可能にするしきい値回路を
含むため、ポーズリフレッシュの実力値に応じて適切な
しきい値に設定することができる。
セルフリフレッシュモード時に活性化される基板電圧検
出手段がそのしきい値を調整可能にするしきい値回路を
含むため、ポーズリフレッシュの実力値に応じて適切な
しきい値に設定することができる。
【００７０】また、しきい値回路は複数のトランジスタ
とスイッチング素子とから構成されるため、簡単な回路
構成で実現することができる。
とスイッチング素子とから構成されるため、簡単な回路
構成で実現することができる。
【００７１】また、ディスターブテストモードまたはセ
ルフリフレッシュモードに入るとき基板を接地ノードに
所定期間接続するため、基板電圧を速やかに変化させる
ことができる。
ルフリフレッシュモードに入るとき基板を接地ノードに
所定期間接続するため、基板電圧を速やかに変化させる
ことができる。
【００７２】また、ディスターブテストモードまたはセ
ルフリフレッシュモードから出るとき基板電圧発生手段
を予め活性化するため、基板電圧を速やかに元に戻すこ
とができる。
ルフリフレッシュモードから出るとき基板電圧発生手段
を予め活性化するため、基板電圧を速やかに元に戻すこ
とができる。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示された深レベルディテクタおよび浅
レベルディテクタの構成を示す回路図である。
レベルディテクタの構成を示す回路図である。
【図３】 図１に示された切換回路の構成を示す回路図
である。
である。
【図４】 この発明の実施の形態２によるＤＲＡＭの主
要構成を示す回路図である。
要構成を示す回路図である。
【図５】 この発明の実施の形態３によるＤＲＡＭの主
要構成を示す回路図である。
要構成を示す回路図である。
【図６】 図５に示されたワンショットパルス活性回路
の動作を説明するためのタイミング図である。
の動作を説明するためのタイミング図である。
【図７】 この発明の実施の形態４によるＤＲＡＭの主
要構成を示す回路図である。
要構成を示す回路図である。
【図８】 図７に示されたワンショットパルス発生回路
の動作を説明するためのタイミング図である。
の動作を説明するためのタイミング図である。
３４ 基板電圧発生回路、３６ 深レベルディテクタ、
３８ 浅レベルディテクタ、４０ 切換回路、４２ テ
スト信号発生回路、４４ 制御回路、４６，５２ ワン
ショットパルス発生回路、４８，３８４〜３８６ Ｎチ
ャネルＭＯＳトランジスタ、５４，４４２ 論理和回
路、１０１ アクセストランジスタ、３９１，３９２
ヒューズ、ＭＣ メモリセル、ＴＥＳＴＵＢＢＳ ディ
スターブテスト信号、／ＢＢＵ セルフリフレッシュ信
号、ＴＥＳＴ，／ＴＥＳＴ テスト信号、ＥＬＤ 深レ
ベル活性化信号、ＥＬＳ 浅レベル活性化信号、ＶＢＢ
基板電圧。
３８ 浅レベルディテクタ、４０ 切換回路、４２ テ
スト信号発生回路、４４ 制御回路、４６，５２ ワン
ショットパルス発生回路、４８，３８４〜３８６ Ｎチ
ャネルＭＯＳトランジスタ、５４，４４２ 論理和回
路、１０１ アクセストランジスタ、３９１，３９２
ヒューズ、ＭＣ メモリセル、ＴＥＳＴＵＢＢＳ ディ
スターブテスト信号、／ＢＢＵ セルフリフレッシュ信
号、ＴＥＳＴ，／ＴＥＳＴ テスト信号、ＥＬＤ 深レ
ベル活性化信号、ＥＬＳ 浅レベル活性化信号、ＶＢＢ
基板電圧。
Claims (7)
- 【請求項１】 通常モード、ディスターブテストモー
ド、およびセルフリフレッシュモードを有する半導体記
憶装置であって、 アクセストランジスタを含むメモリセルと、 前記アクセストランジスタの基板に供給するための基板
電圧を発生する基板電圧発生手段と、 前記基板電圧発生手段からの基板電圧を検出し、その検
出された基板電圧の絶対値が第１のしきい値よりも小さ
いとき前記基板電圧発生手段を活性化する第１の基板電
圧検出手段と、 前記基板電圧発生手段からの基板電圧を検出し、その検
出された基板電圧の絶対値が前記第１のしきい値よりも
小さい第２のしきい値よりも小さいとき前記基板電圧発
生手段を活性化する第２の基板電圧検出手段と、 前記通常モード時に前記第１の基板電圧検出手段を活性
化し、前記ディスターブテストモード時または前記セル
フリフレッシュモード時に前記第２の基板電圧検出手段
を活性化する活性化手段とを備える、半導体記憶装置。 - 【請求項２】 前記活性化手段は、 テスト信号を発生するテスト信号発生手段と、 前記ディスターブテストモードを示すディスターブテス
ト信号および前記セルフリフレッシュモードを示すセル
フリフレッシュ信号のうちいずれか一方が活性化された
とき前記テスト信号を活性化し、前記ディスターブテス
ト信号および前記セルフリフレッシュ信号の両方が不活
性化されたとき前記テスト信号を不活性化するように、
前記テスト信号発生手段を制御する制御手段とを含み、 前記第１の基板電圧検出手段は前記活性化されたテスト
信号に応答して不活性化され、前記第２の基板電圧検出
手段は前記活性化されたテスト信号に応答して活性化さ
れる、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記制御手段は、前記ディスターブテス
ト信号および前記セルフリフレッシュ信号を受ける論理
和回路を含む、請求項２に記載の半導体記憶装置。 - 【請求項４】 前記第２の基板電圧検出手段は、前記第
２のしきい値を調整可能にするしきい値回路を含む、請
求項１に記載の半導体記憶装置。 - 【請求項５】 前記しきい値回路は、 直列に接続された複数のトランジスタと、 前記複数のトランジスタのうち少なくとも１つに並列に
接続されたスイッチング素子とを含む、請求項４に記載
の半導体記憶装置。 - 【請求項６】 前記ディスターブテストモードまたは前
記セルフリフレッシュモードに入るとき前記基板を接地
ノードに所定期間接続する接続手段をさらに備える、請
求項１に記載の半導体記憶装置。 - 【請求項７】 前記ディスターブテストモードまたは前
記セルフリフレッシュモードから出るとき前記基板電圧
発生手段を予め活性化するプレ活性化手段をさらに備え
る、請求項１に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9248727A JPH1186536A (ja) | 1997-09-12 | 1997-09-12 | 半導体記憶装置 |
| US09/039,270 US5956281A (en) | 1997-09-12 | 1998-03-16 | Semiconductor memory device capable of setting substrate voltage shallow in disturb test mode and self refresh mode |
| TW087103909A TW392158B (en) | 1997-09-12 | 1998-03-17 | Semiconductor memory device |
| DE19814143A DE19814143C2 (de) | 1997-09-12 | 1998-03-30 | Halbleiterspeichereinrichtung die einen Normalbetriebsmodus, einen Störungstestmodus und einen Selbst-Auffrischmodus aufweist |
| CN98108468A CN1211796A (zh) | 1997-09-12 | 1998-05-15 | 半导体存储装置 |
| KR1019980017760A KR100282383B1 (ko) | 1997-09-12 | 1998-05-16 | 디스터브 테스트 모드 및 셀프 리프레쉬 모드에서 기판 전압의절대값을 낮게 할 수 있는 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9248727A JPH1186536A (ja) | 1997-09-12 | 1997-09-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186536A true JPH1186536A (ja) | 1999-03-30 |
Family
ID=17182461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9248727A Withdrawn JPH1186536A (ja) | 1997-09-12 | 1997-09-12 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
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| JP (1) | JPH1186536A (ja) |
| KR (1) | KR100282383B1 (ja) |
| CN (1) | CN1211796A (ja) |
| DE (1) | DE19814143C2 (ja) |
| TW (1) | TW392158B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311011A (ja) * | 2006-05-19 | 2007-11-29 | Hynix Semiconductor Inc | 半導体記憶装置及びその駆動方法 |
| JP2010055744A (ja) * | 2009-12-07 | 2010-03-11 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
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|---|---|---|---|---|
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| JP2001067897A (ja) * | 1999-08-31 | 2001-03-16 | Mitsubishi Electric Corp | 半導体記憶装置およびそれを用いた半導体テスト方法 |
| US6683740B1 (en) | 1999-10-21 | 2004-01-27 | Sony Corporation | Architecture for a hard disk drive write amplifier circuit with damping control |
| JP4651766B2 (ja) * | 1999-12-21 | 2011-03-16 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP2002074992A (ja) * | 2000-09-01 | 2002-03-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6366516B1 (en) * | 2000-12-29 | 2002-04-02 | Intel Corporation | Memory subsystem employing pool of refresh candidates |
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| US7082073B2 (en) | 2004-12-03 | 2006-07-25 | Micron Technology, Inc. | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
| JP5019410B2 (ja) * | 2005-03-04 | 2012-09-05 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及びその動作方法 |
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| JP5426069B2 (ja) * | 2006-08-31 | 2014-02-26 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950002015B1 (ko) * | 1991-12-23 | 1995-03-08 | 삼성전자주식회사 | 하나의 오실레이터에 의해 동작되는 정전원 발생회로 |
| JPH0620471A (ja) * | 1992-06-30 | 1994-01-28 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JP3753190B2 (ja) * | 1995-04-26 | 2006-03-08 | 三菱電機株式会社 | 半導体装置 |
| JPH08329674A (ja) * | 1995-06-02 | 1996-12-13 | Hitachi Ltd | 半導体装置 |
| JP3629308B2 (ja) * | 1995-08-29 | 2005-03-16 | 株式会社ルネサステクノロジ | 半導体装置およびその試験方法 |
| JPH10228770A (ja) * | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1997
- 1997-09-12 JP JP9248727A patent/JPH1186536A/ja not_active Withdrawn
-
1998
- 1998-03-16 US US09/039,270 patent/US5956281A/en not_active Expired - Fee Related
- 1998-03-17 TW TW087103909A patent/TW392158B/zh active
- 1998-03-30 DE DE19814143A patent/DE19814143C2/de not_active Expired - Fee Related
- 1998-05-15 CN CN98108468A patent/CN1211796A/zh active Pending
- 1998-05-16 KR KR1019980017760A patent/KR100282383B1/ko not_active IP Right Cessation
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| JP2010055744A (ja) * | 2009-12-07 | 2010-03-11 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19814143C2 (de) | 2003-04-24 |
| DE19814143A1 (de) | 1999-03-18 |
| CN1211796A (zh) | 1999-03-24 |
| US5956281A (en) | 1999-09-21 |
| KR19990029199A (ko) | 1999-04-26 |
| TW392158B (en) | 2000-06-01 |
| KR100282383B1 (ko) | 2001-02-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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