JPH05205465A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05205465A JPH05205465A JP4007379A JP737992A JPH05205465A JP H05205465 A JPH05205465 A JP H05205465A JP 4007379 A JP4007379 A JP 4007379A JP 737992 A JP737992 A JP 737992A JP H05205465 A JPH05205465 A JP H05205465A
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Abstract
(57)【要約】
【目的】 メモリセルを構成するキャパシタのリーク電
流とセル・トランジスタのオフ電流との両方をモニタし
て、より実際に近いリーク状況を把握する。これによ
り、リフレッシュ・タイミングの決定を適確に行うこと
ができる半導体メモリ装置を提供する。 【構成】 情報記憶用のメモリセル(図示せず)と同一の
チップ内に、上記メモリセルと同一構成からなり、互い
に接続されたビット線ＢＬを通してセル・トランジスタ
Ｔ側に同一電位が印加される複数のモニタ用メモリセル
ＭＣを備える。また、各モニタ用メモリセルＭＣを構成
するキャパシタＣの共通電極ＰＬの電位と所定の参照電
位Ｖrefとの電位差を検出する検出器ＡＭＰを備える。
リフレッシュ制御回路１００は検出器ＡＭＰの出力に基
づいてリフレッシュ・タイミングを決定する。
流とセル・トランジスタのオフ電流との両方をモニタし
て、より実際に近いリーク状況を把握する。これによ
り、リフレッシュ・タイミングの決定を適確に行うこと
ができる半導体メモリ装置を提供する。 【構成】 情報記憶用のメモリセル(図示せず)と同一の
チップ内に、上記メモリセルと同一構成からなり、互い
に接続されたビット線ＢＬを通してセル・トランジスタ
Ｔ側に同一電位が印加される複数のモニタ用メモリセル
ＭＣを備える。また、各モニタ用メモリセルＭＣを構成
するキャパシタＣの共通電極ＰＬの電位と所定の参照電
位Ｖrefとの電位差を検出する検出器ＡＭＰを備える。
リフレッシュ制御回路１００は検出器ＡＭＰの出力に基
づいてリフレッシュ・タイミングを決定する。
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ装置に関
し、より詳しくは、情報を蓄積電荷として保持するキャ
パシタと上記蓄積電荷の出し入れを制御するセル・トラ
ンジスタとからなるメモリセルを有し、かつリフレッシ
ュ回路を内蔵したダイナミック・ランダム・アクセス・
メモリ(疑似ＳＲＡＭ)に関する。
し、より詳しくは、情報を蓄積電荷として保持するキャ
パシタと上記蓄積電荷の出し入れを制御するセル・トラ
ンジスタとからなるメモリセルを有し、かつリフレッシ
ュ回路を内蔵したダイナミック・ランダム・アクセス・
メモリ(疑似ＳＲＡＭ)に関する。
【０００２】
【従来の技術】一般に、リフレッシュ回路を内蔵したダ
イナミック・ランダム・アクセス・メモリ(疑似ＳＲＡ
Ｍ)のリフレッシュ・タイミングは、予め評価されたメ
モリセルのリーク電流に基づいて、ある固定された時間
間隔に設計段階で決められている。すなわち、チップ完
成後のリーク電流の温度依存性と作製プロセスの変動
(最悪条件)とを考慮して設定されている。このため、実
際に必要なリフレッシュ間隔よりも極めて短い時間間隔
が設定されており、この結果、スタンバイ電流を低減で
きないという問題があった。
イナミック・ランダム・アクセス・メモリ(疑似ＳＲＡ
Ｍ)のリフレッシュ・タイミングは、予め評価されたメ
モリセルのリーク電流に基づいて、ある固定された時間
間隔に設計段階で決められている。すなわち、チップ完
成後のリーク電流の温度依存性と作製プロセスの変動
(最悪条件)とを考慮して設定されている。このため、実
際に必要なリフレッシュ間隔よりも極めて短い時間間隔
が設定されており、この結果、スタンバイ電流を低減で
きないという問題があった。
【０００３】そこで、最近、チップ毎のリーク電流の実
力値に応じてリフレッシュ・タイミングを与える方式が
提案されている（ＩＥＥＥ(米国電気電子学会)ＩＳＳＣ
Ｃ(インターナショナル・ソリッドステート・サーキッ
ト・コンファレンス)１９９１,p２６８）。この方式で
は、図３に示すように、１チップ内の１０２４個のメモ
リセルＭＣを並列接続し、各メモリセルＭＣとプリチャ
ージ用トランジスタＴＲＰＣとの接続点の電位を差動増
幅器ＡＭＰに入力している。そして、差動増幅器ＡＭＰ
によって、参照電位Ｖrefとの差、すなわちリーク電流
による蓄積電極ＳＥの電位変動を検出し、リフレッシュ
制御回路１００によってリフレッシュ・タイミングを決
定する。これにより、プロセス変動によるリーク電流の
ばらつきに応じて、リフレッシュ制御回路１００によっ
てチップ毎にリフレッシュ・タイミングを決めることが
でき、また、使用時の温度環境に応じてリフレッシュ・
タイミングを決めることができる。
力値に応じてリフレッシュ・タイミングを与える方式が
提案されている（ＩＥＥＥ(米国電気電子学会)ＩＳＳＣ
Ｃ(インターナショナル・ソリッドステート・サーキッ
ト・コンファレンス)１９９１,p２６８）。この方式で
は、図３に示すように、１チップ内の１０２４個のメモ
リセルＭＣを並列接続し、各メモリセルＭＣとプリチャ
ージ用トランジスタＴＲＰＣとの接続点の電位を差動増
幅器ＡＭＰに入力している。そして、差動増幅器ＡＭＰ
によって、参照電位Ｖrefとの差、すなわちリーク電流
による蓄積電極ＳＥの電位変動を検出し、リフレッシュ
制御回路１００によってリフレッシュ・タイミングを決
定する。これにより、プロセス変動によるリーク電流の
ばらつきに応じて、リフレッシュ制御回路１００によっ
てチップ毎にリフレッシュ・タイミングを決めることが
でき、また、使用時の温度環境に応じてリフレッシュ・
タイミングを決めることができる。
【０００４】
【発明が解決しようとする課題】ところで、メモリセル
のリーク電流の要因は種々存在するが、現世代の半導体
メモリ装置では、蓄積電極ＳＥにつながるＰＮ接合部の
逆方向リーク電流が主となっている。しかし、メモリ装
置の集積度が増すにつれてメモリセルを構成するトラン
ジスタ(セル・トランジスタ)の閾値電圧が下げられると
共に、ワード線間の容量が増加する。このため、非活性
化状態にあるワード線の電位が活性化された隣接ワード
線との容量結合によって上昇して、セル・トランジスタ
のオフ電流を増大させる。これらの理由により、今後
は、セル・トランジスタのオフ電流がメモリセルのリー
ク電流の大きな要因になると考えられている。
のリーク電流の要因は種々存在するが、現世代の半導体
メモリ装置では、蓄積電極ＳＥにつながるＰＮ接合部の
逆方向リーク電流が主となっている。しかし、メモリ装
置の集積度が増すにつれてメモリセルを構成するトラン
ジスタ(セル・トランジスタ)の閾値電圧が下げられると
共に、ワード線間の容量が増加する。このため、非活性
化状態にあるワード線の電位が活性化された隣接ワード
線との容量結合によって上昇して、セル・トランジスタ
のオフ電流を増大させる。これらの理由により、今後
は、セル・トランジスタのオフ電流がメモリセルのリー
ク電流の大きな要因になると考えられている。
【０００５】ここで、図３に示した例では、キャパシタ
Ｃのリーク電流(メモリセル蓄積電極ＰＬにつながるＰ
Ｎ接合部の逆方向リーク電流とキャパシタ絶縁膜のリー
ク電流(影響は小さい)とを含む)だけしかモニタしてお
らず、セル・トランジスタのオフ電流をモニタしていな
い。このため、実際のリーク電流を十分に把握できず、
リフレッシュ・タイミングを精度良く設定することがで
きないという問題がある。
Ｃのリーク電流(メモリセル蓄積電極ＰＬにつながるＰ
Ｎ接合部の逆方向リーク電流とキャパシタ絶縁膜のリー
ク電流(影響は小さい)とを含む)だけしかモニタしてお
らず、セル・トランジスタのオフ電流をモニタしていな
い。このため、実際のリーク電流を十分に把握できず、
リフレッシュ・タイミングを精度良く設定することがで
きないという問題がある。
【０００６】そこで、この発明の目的は、メモリセルを
構成するキャパシタのリーク電流とセル・トランジスタ
のオフ電流との両方をモニタして、より実際に近いリー
ク状況を把握でき、したがってリフレッシュ・タイミン
グの決定を適確に行うことができる半導体メモリ装置を
提供することにある。
構成するキャパシタのリーク電流とセル・トランジスタ
のオフ電流との両方をモニタして、より実際に近いリー
ク状況を把握でき、したがってリフレッシュ・タイミン
グの決定を適確に行うことができる半導体メモリ装置を
提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、蓄積電極と共通電極とで情報を蓄積電
荷として保持するキャパシタと、上記キャパシタの蓄積
電極とビット線との間に接続され、ワード線の電位によ
ってオン，オフ制御されるセル・トランジスタとからな
るメモリセルをチップ内に有し、リフレッシュ制御回路
によって、所定のリフレッシュ・タイミングで上記メモ
リセルの情報をリフレッシュする半導体メモリ装置にお
いて、上記チップ内に設けられ、上記情報記憶用のメモ
リセルとそれぞれ同一構成からなり、互いに接続された
ビット線を通してセル・トランジスタ側に同一電位が印
加される複数のモニタ用メモリセルと、上記各モニタ用
メモリセルを構成するキャパシタの共通電極の電位と所
定の参照電位との電位差を検出する検出器を備え、上記
リフレッシュ制御回路は、上記検出器の出力に基づいて
リフレッシュ・タイミングを設定してリフレッシュを行
うことを特徴としている。
に、この発明は、蓄積電極と共通電極とで情報を蓄積電
荷として保持するキャパシタと、上記キャパシタの蓄積
電極とビット線との間に接続され、ワード線の電位によ
ってオン，オフ制御されるセル・トランジスタとからな
るメモリセルをチップ内に有し、リフレッシュ制御回路
によって、所定のリフレッシュ・タイミングで上記メモ
リセルの情報をリフレッシュする半導体メモリ装置にお
いて、上記チップ内に設けられ、上記情報記憶用のメモ
リセルとそれぞれ同一構成からなり、互いに接続された
ビット線を通してセル・トランジスタ側に同一電位が印
加される複数のモニタ用メモリセルと、上記各モニタ用
メモリセルを構成するキャパシタの共通電極の電位と所
定の参照電位との電位差を検出する検出器を備え、上記
リフレッシュ制御回路は、上記検出器の出力に基づいて
リフレッシュ・タイミングを設定してリフレッシュを行
うことを特徴としている。
【０００８】また、上記モニタ用メモリセルは一本のワ
ード線に接続され、上記モニタ用メモリセルとワード線
にそれぞれ隣接して設けられたダミーメモリセルおよび
ダミーワード線と、上記ダミーワード線を、書き込みま
たは読み出しの動作サイクル毎に活性化する制御手段と
を備えるのが望ましい。
ード線に接続され、上記モニタ用メモリセルとワード線
にそれぞれ隣接して設けられたダミーメモリセルおよび
ダミーワード線と、上記ダミーワード線を、書き込みま
たは読み出しの動作サイクル毎に活性化する制御手段と
を備えるのが望ましい。
【０００９】
【作用】この発明の半導体メモリ装置では、モニタ用メ
モリセルを構成するセル・トランジスタのビット線側と
キャパシタの共通電極側との間の電位差変動が、上記共
通電極側で検出器によって検出される。すなわち、モニ
タ用メモリセルを構成するキャパシタのリーク電流とセ
ル・トランジスタのオフ電流との両方がモニタされる。
したがって、正確にメモリセルのリーク状況を把握でき
るようになり、この結果、リフレッシュ制御回路がリフ
レッシュ・タイミングを適確に決定できるようになる。
モリセルを構成するセル・トランジスタのビット線側と
キャパシタの共通電極側との間の電位差変動が、上記共
通電極側で検出器によって検出される。すなわち、モニ
タ用メモリセルを構成するキャパシタのリーク電流とセ
ル・トランジスタのオフ電流との両方がモニタされる。
したがって、正確にメモリセルのリーク状況を把握でき
るようになり、この結果、リフレッシュ制御回路がリフ
レッシュ・タイミングを適確に決定できるようになる。
【００１０】また、上記モニタ用メモリセルは一本のワ
ード線に接続され、上記モニタ用メモリセルとワード線
にそれぞれ隣接して設けられたダミーメモリセルおよび
ダミーワード線と、上記ダミーワード線を、書き込みま
たは読み出しの動作サイクル毎に活性化する制御手段と
を備える場合、上記ワード線とダミーワード線との容量
結合によって、動作サイクル毎に上記ワード線の電位が
変動する。したがって、この非活性化ワード線につなが
るモニタ用メモリセルによって、トランジスタのオフ電
流増加がモニタされる。したがって、メモリセルのリー
ク状況がさらに正確に把握され、リフレッシュ・タイミ
ングがさらに適確に決定される。
ード線に接続され、上記モニタ用メモリセルとワード線
にそれぞれ隣接して設けられたダミーメモリセルおよび
ダミーワード線と、上記ダミーワード線を、書き込みま
たは読み出しの動作サイクル毎に活性化する制御手段と
を備える場合、上記ワード線とダミーワード線との容量
結合によって、動作サイクル毎に上記ワード線の電位が
変動する。したがって、この非活性化ワード線につなが
るモニタ用メモリセルによって、トランジスタのオフ電
流増加がモニタされる。したがって、メモリセルのリー
ク状況がさらに正確に把握され、リフレッシュ・タイミ
ングがさらに適確に決定される。
【００１１】
【実施例】以下、この発明の半導体メモリ装置を図示の
実施例により詳細に説明する。
実施例により詳細に説明する。
【００１２】図１は、一実施例の半導体メモリ装置の回
路構成を示している。この半導体メモリ装置は、情報記
憶用のメモリセル(図示せず)と同一のチップ内に、同図
（ａ）に示すように複数のモニタ用メモリセルＭＣを備
えている。このモニタ用メモリセルＭＣは、情報記憶用
のメモリセルと同一構成、すなわち、蓄積電極ＳＥと共
通電極ＰＬとで情報を蓄積電荷として保持するキャパシ
タＣと、上記キャパシタＣの蓄積電極ＳＥとビット線Ｂ
Ｌとの間に接続され、ワード線ＷＬ１の電位によってオ
ン，オフ制御されるトランジスタＴからなっている。そ
して、モニタ用メモリセルＭＣが接続されているワード
線ＷＬ１の隣には複数のダミーメモリセルＤＣが配置さ
れ、各ダミーメモリセルＤＣはダミーワード線ＷＬ０に
接続されている。各モニタ用メモリセルＭＣ，ダミーメ
モリセルＤＣにつながるビット線ＢＬは全て互いに接続
され、トランジスタＴＲＭまたはトランジスタＴＲＨを
介して、メモリセル充電電位（電源電位)Ｖccまたはプ
リチャージ電位(電源電位の１／２)ＨＶccに充電できる
ようにしてある。また、モニタ用のメモリセルＭＣ,ダ
ミーメモリセルＤＣを構成する各キャパシタＣの共通電
極(プレート電極)ＰＬは、同図(b)に示すように、差動
増幅器(検出器)ＡＭＰの入力端子に接続されるととも
に、トランジスタＴＲＰＣを介してプリチャージ電位Ｈ
Ｖccに充電されるようになっている。差動増幅器ＡＭＰ
の出力はリフレッシュ制御回路１００へ送出される。
路構成を示している。この半導体メモリ装置は、情報記
憶用のメモリセル(図示せず)と同一のチップ内に、同図
（ａ）に示すように複数のモニタ用メモリセルＭＣを備
えている。このモニタ用メモリセルＭＣは、情報記憶用
のメモリセルと同一構成、すなわち、蓄積電極ＳＥと共
通電極ＰＬとで情報を蓄積電荷として保持するキャパシ
タＣと、上記キャパシタＣの蓄積電極ＳＥとビット線Ｂ
Ｌとの間に接続され、ワード線ＷＬ１の電位によってオ
ン，オフ制御されるトランジスタＴからなっている。そ
して、モニタ用メモリセルＭＣが接続されているワード
線ＷＬ１の隣には複数のダミーメモリセルＤＣが配置さ
れ、各ダミーメモリセルＤＣはダミーワード線ＷＬ０に
接続されている。各モニタ用メモリセルＭＣ，ダミーメ
モリセルＤＣにつながるビット線ＢＬは全て互いに接続
され、トランジスタＴＲＭまたはトランジスタＴＲＨを
介して、メモリセル充電電位（電源電位)Ｖccまたはプ
リチャージ電位(電源電位の１／２)ＨＶccに充電できる
ようにしてある。また、モニタ用のメモリセルＭＣ,ダ
ミーメモリセルＤＣを構成する各キャパシタＣの共通電
極(プレート電極)ＰＬは、同図(b)に示すように、差動
増幅器(検出器)ＡＭＰの入力端子に接続されるととも
に、トランジスタＴＲＰＣを介してプリチャージ電位Ｈ
Ｖccに充電されるようになっている。差動増幅器ＡＭＰ
の出力はリフレッシュ制御回路１００へ送出される。
【００１３】この回路は、図２に示す動作タイミングに
従って、次のように動作させる。 まず、制御信号φｍを低(Ｌ)レベルにして図１(a)に
示したトランジスタＴＲＭをオンし、同時にワード線Ｗ
Ｌ１を活性化する。これにより、各モニタ用メモリセル
ＭＣの蓄積電極ＳＥを電源電位Ｖccに充電する。 次に、制御信号φｈを高(Ｈ)レベルにしてトランジス
タＴＲＨをオンし、同時にダミーワード線ＷＬ０を活性
化する。これにより、ダミーメモリセルＤＣの蓄積電極
ＳＥをプリチャージ電位ＨＶccに充電する。なお、この
,の動作中、制御信号φｐをＨレベルにして各キャ
パシタＣのプレート電極ＰＬをプリチャージ電位ＨＶcc
に充電する。 この後、制御信号φｈをＨレベルに保ち、トランジス
タＴＲＨをオンしたまま(ビット線ＢＬをプリチャージ
電位ＨＶccに固定したまま)、トランジスタＴＲＰＣを
オフして、上記プレート電極ＰＬを浮遊状態にする。こ
れにより、リーク電流監視状態となる。この状態で、メ
モリセルＭＣにリークが生じて蓄積電極ＳＥの電位が下
降したとすると、キャパシタＣの容量を介してプレート
電極ＰＬの電位が変動(低下)する。この電位変動を差動
増幅器ＡＭＰによって検出する。このリーク電流監視状
態にある期間中に、この半導体メモリ装置が書き込み又
は読み出しの動作を行うときには、図２に示すように、
ダミーワード線ＷＬ０が動作サイクル毎に活性化し、一
時的にＨレベルとなる。このとき、隣接するワード線Ｗ
Ｌ１の電位が容量結合により上昇してトランジスタＴの
オフ電流が増加するが、このオフ電流増加による蓄積電
極ＳＥの電位変動も、プレート電極ＰＬの電位変動とし
て併せて検出する。プレート電極ＰＬの電位がある一定
の電位(参照電位)Ｖref以下になったときに、差動増幅
器ＡＭＰに出力信号が生じる。リフレッシュ制御回路１
００は、この出力信号を受けてリフレッシュを開始す
る。 そして、情報記憶用の全メモリセルに対してリフレッ
シュ動作が完了した後、リフレッシュ制御回路１００が
リセットされる。すなわち、モニタ用メモリセルＭＣに
電源電位Ｖcc、ダミーメモリセルＤＣにプリチャージ電
位ＨＶccが書き込まれ、プレート電極ＰＬがプリチャー
ジ電位ＨＶccに充電され、その後、ビット線ＢＬをプリ
チャージ電位ＨＶccに固定したまま、プリチャージ電極
ＰＬが浮遊状態にされ、再びモニタ用メモリセルＭＣの
リセット電流を監視する状態に戻る。
従って、次のように動作させる。 まず、制御信号φｍを低(Ｌ)レベルにして図１(a)に
示したトランジスタＴＲＭをオンし、同時にワード線Ｗ
Ｌ１を活性化する。これにより、各モニタ用メモリセル
ＭＣの蓄積電極ＳＥを電源電位Ｖccに充電する。 次に、制御信号φｈを高(Ｈ)レベルにしてトランジス
タＴＲＨをオンし、同時にダミーワード線ＷＬ０を活性
化する。これにより、ダミーメモリセルＤＣの蓄積電極
ＳＥをプリチャージ電位ＨＶccに充電する。なお、この
,の動作中、制御信号φｐをＨレベルにして各キャ
パシタＣのプレート電極ＰＬをプリチャージ電位ＨＶcc
に充電する。 この後、制御信号φｈをＨレベルに保ち、トランジス
タＴＲＨをオンしたまま(ビット線ＢＬをプリチャージ
電位ＨＶccに固定したまま)、トランジスタＴＲＰＣを
オフして、上記プレート電極ＰＬを浮遊状態にする。こ
れにより、リーク電流監視状態となる。この状態で、メ
モリセルＭＣにリークが生じて蓄積電極ＳＥの電位が下
降したとすると、キャパシタＣの容量を介してプレート
電極ＰＬの電位が変動(低下)する。この電位変動を差動
増幅器ＡＭＰによって検出する。このリーク電流監視状
態にある期間中に、この半導体メモリ装置が書き込み又
は読み出しの動作を行うときには、図２に示すように、
ダミーワード線ＷＬ０が動作サイクル毎に活性化し、一
時的にＨレベルとなる。このとき、隣接するワード線Ｗ
Ｌ１の電位が容量結合により上昇してトランジスタＴの
オフ電流が増加するが、このオフ電流増加による蓄積電
極ＳＥの電位変動も、プレート電極ＰＬの電位変動とし
て併せて検出する。プレート電極ＰＬの電位がある一定
の電位(参照電位)Ｖref以下になったときに、差動増幅
器ＡＭＰに出力信号が生じる。リフレッシュ制御回路１
００は、この出力信号を受けてリフレッシュを開始す
る。 そして、情報記憶用の全メモリセルに対してリフレッ
シュ動作が完了した後、リフレッシュ制御回路１００が
リセットされる。すなわち、モニタ用メモリセルＭＣに
電源電位Ｖcc、ダミーメモリセルＤＣにプリチャージ電
位ＨＶccが書き込まれ、プレート電極ＰＬがプリチャー
ジ電位ＨＶccに充電され、その後、ビット線ＢＬをプリ
チャージ電位ＨＶccに固定したまま、プリチャージ電極
ＰＬが浮遊状態にされ、再びモニタ用メモリセルＭＣの
リセット電流を監視する状態に戻る。
【００１４】このように、この半導体メモリ装置では、
プレート電極ＰＬの電位を監視してメモリセルＭＣのリ
ーク電流をモニタしている。すなわち、モニタ用メモリ
セルを構成するキャパシタＣのリーク電流とセル・トラ
ンジスタＴののオフ電流との両方をモニタしている。し
たがって、正確にメモリセルのリーク状況を把握でき、
この結果、リフレッシュ・タイミングを適確に決定する
ことができる。
プレート電極ＰＬの電位を監視してメモリセルＭＣのリ
ーク電流をモニタしている。すなわち、モニタ用メモリ
セルを構成するキャパシタＣのリーク電流とセル・トラ
ンジスタＴののオフ電流との両方をモニタしている。し
たがって、正確にメモリセルのリーク状況を把握でき、
この結果、リフレッシュ・タイミングを適確に決定する
ことができる。
【００１５】
【発明の効果】以上より明らかなように、この発明の半
導体メモリセル装置は上記モニタ用メモリセルのプレー
ト電極の電位変動を検出しているので、メモリセルを構
成するキャパシタのリーク電流とセル・トランジスタの
オフ電流との両方をモニタすることができる。したがっ
て、リフレッシュ・タイミングを適確に決定することが
できる。
導体メモリセル装置は上記モニタ用メモリセルのプレー
ト電極の電位変動を検出しているので、メモリセルを構
成するキャパシタのリーク電流とセル・トランジスタの
オフ電流との両方をモニタすることができる。したがっ
て、リフレッシュ・タイミングを適確に決定することが
できる。
【００１６】また、上記モニタ用メモリセルは一本のワ
ード線に接続され、上記モニタ用メモリセルとワード線
にそれぞれ隣接して設けられたダミーメモリセルおよび
ダミーワード線と、上記ダミーワード線を、書き込みま
たは読み出しの動作サイクル毎に活性化する制御手段と
を備える場合、上記ワード線とダミーワード線との容量
結合によって上記トランジスタのオフ電流増加をもモニ
タできる。したがって、メモリセルのリーク状況をさら
に正確に把握でき、リフレッシュ・タイミングをさらに
適確に決定することができる。
ード線に接続され、上記モニタ用メモリセルとワード線
にそれぞれ隣接して設けられたダミーメモリセルおよび
ダミーワード線と、上記ダミーワード線を、書き込みま
たは読み出しの動作サイクル毎に活性化する制御手段と
を備える場合、上記ワード線とダミーワード線との容量
結合によって上記トランジスタのオフ電流増加をもモニ
タできる。したがって、メモリセルのリーク状況をさら
に正確に把握でき、リフレッシュ・タイミングをさらに
適確に決定することができる。
【図１】 この発明の一実施例の半導体メモリ装置の要
部の回路構成を示す図である。
部の回路構成を示す図である。
【図２】 上記半導体メモリ装置の動作タイミングを示
す図である。
す図である。
【図３】 従来の半導体メモリ装置の回路構成を示す図
である。
である。
ＭＣ モニタ用メモリセル ＤＣ ダミーメモリセル ＢＬ ビット線 ＷＬ１ ワード線 ＷＬ０ ダミーワード線 ＰＬ プレート電極 ＳＥ 蓄積電極 Ｔ セル・トランジスタ ＴＲＰＣ,ＴＲＭ,ＴＲＨ トランジスタ ＡＭＰ 差動増幅器 Ｖcc 電源電位 ＨＶcc プリチャージ電位 Ｖref 参照電位 φｐ,φｍ,φｈ 制御信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｖ
Claims (2)
- 【請求項１】 蓄積電極と共通電極とで情報を蓄積電荷
として保持するキャパシタと、上記キャパシタの蓄積電
極とビット線との間に接続され、ワード線の電位によっ
てオン，オフ制御されるセル・トランジスタとからなる
メモリセルをチップ内に有し、リフレッシュ制御回路に
よって、所定のリフレッシュ・タイミングで上記メモリ
セルの情報をリフレッシュする半導体メモリ装置におい
て、 上記チップ内に設けられ、上記情報記憶用のメモリセル
とそれぞれ同一構成からなり、互いに接続されたビット
線を通してセル・トランジスタ側に同一電位が印加され
る複数のモニタ用メモリセルと、 上記各モニタ用メモリセルを構成するキャパシタの共通
電極の電位と所定の参照電位との電位差を検出する検出
器を備え、 上記リフレッシュ制御回路は、上記検出器の出力に基づ
いてリフレッシュ・タイミングを設定してリフレッシュ
を行うことを特徴とする半導体メモリ装置。 - 【請求項２】 上記モニタ用メモリセルは一本のワード
線に接続され、 上記モニタ用メモリセルとワード線にそれぞれ隣接して
設けられたダミーメモリセルおよびダミーワード線と、 上記ダミーワード線を、書き込みまたは読み出しの動作
サイクル毎に活性化する制御手段とを備えることを特徴
とする請求項１に記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007379A JPH05205465A (ja) | 1992-01-20 | 1992-01-20 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007379A JPH05205465A (ja) | 1992-01-20 | 1992-01-20 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05205465A true JPH05205465A (ja) | 1993-08-13 |
Family
ID=11664312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4007379A Pending JPH05205465A (ja) | 1992-01-20 | 1992-01-20 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05205465A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761143A (en) * | 1996-12-19 | 1998-06-02 | Mitsubishi Denki Kabushiki Kaisha | Using an output of a leak detector which detects leakage from a dummy memory cell to control a subtrate voltage in a semi conductor memory device |
| US5774404A (en) * | 1994-10-21 | 1998-06-30 | Fujitsu Limited | Semiconductor memory having self-refresh function |
| KR100481928B1 (ko) * | 2002-07-04 | 2005-04-13 | 주식회사 하이닉스반도체 | 휘발성 메모리 소자의 리프래쉬 주기 제어 회로 및 이를이용한 리프래쉬 방법 |
| KR100641912B1 (ko) * | 1998-12-24 | 2007-07-12 | 주식회사 하이닉스반도체 | 셀 누설전류 감지장치 |
| US7835198B2 (en) | 2007-03-05 | 2010-11-16 | Hynix Semiconductor Inc. | Apparatus and method for detecting leakage current of semiconductor memory device, and internal voltage generating circuit using the same |
| US9001563B2 (en) | 2011-04-29 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9496022B2 (en) | 2014-05-29 | 2016-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including power management unit for refresh operation |
-
1992
- 1992-01-20 JP JP4007379A patent/JPH05205465A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774404A (en) * | 1994-10-21 | 1998-06-30 | Fujitsu Limited | Semiconductor memory having self-refresh function |
| US5761143A (en) * | 1996-12-19 | 1998-06-02 | Mitsubishi Denki Kabushiki Kaisha | Using an output of a leak detector which detects leakage from a dummy memory cell to control a subtrate voltage in a semi conductor memory device |
| KR100641912B1 (ko) * | 1998-12-24 | 2007-07-12 | 주식회사 하이닉스반도체 | 셀 누설전류 감지장치 |
| KR100481928B1 (ko) * | 2002-07-04 | 2005-04-13 | 주식회사 하이닉스반도체 | 휘발성 메모리 소자의 리프래쉬 주기 제어 회로 및 이를이용한 리프래쉬 방법 |
| US7835198B2 (en) | 2007-03-05 | 2010-11-16 | Hynix Semiconductor Inc. | Apparatus and method for detecting leakage current of semiconductor memory device, and internal voltage generating circuit using the same |
| US9001563B2 (en) | 2011-04-29 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9443563B2 (en) | 2011-04-29 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9496022B2 (en) | 2014-05-29 | 2016-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including power management unit for refresh operation |
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