KR100244862B1 - 반도체 기억 장치 및 그 제어 방법 - Google Patents

반도체 기억 장치 및 그 제어 방법 Download PDF

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KR100244862B1
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Abstract

본 발명의 반도체 기억 장치는 복수의 메모리셀 MC 및 감지 증폭기(11, 14)가 접속된 비트선쌍 BL, /BL 및 이 비트선쌍에 각각 용량 결합된 2개의 더미 워드선 DWL을 갖는 반도체 기억 장치에 있어서, 감지 증폭기(11, 14)가 감지 동작을 개시하기 이전에 더미 워드선 DWL 중 1개의 레벨로 구동시켜, 감지 증폭기가 감지 동작을 개시한 이후에 더미 워드선 DWL의 나머지 중 1개를 제1 레벨로 구동시키고, 감지 증폭기(11, 14)가 감지 동작을 종료했을 때에 2개의 더미 워드선을 DWL을 제2 레벨로 구동시키는 것을 특징으로 하고 있다. 본 발명을 이용하게 되면, 판독의 불균형을 보상하면서 고속화에 적합하고, 저전압 동작에도 적합하며, 포즈 타임, 리프레시 타임 등의 각종 특성의 열화를 초래하지 않는 반도체 기억 장치를 제공할 수가 있다.

Description

반도체 기억 장치 및 그 제어 방법
제1도는 본 발명의 실시예에 관한 DRAM의 코어부의 회로 구성도.
제2도는 본 발명의 동작을 설명하는 동작 파형도.
제3도는 본 발명의 동작을 설명하는 파형도.
제4도는 로우 제어계의 전체 회로 구성을 나타내는 도면.
제5도는 로우 제어계의 부분적인 회로 구성을 나타내는 도면.
제6도는 승압 회로의 일부 및 부분 디코드 회로를 상세하게 나타내는 회로구성도.
제7도는 블록 선택 회로를 상세하게 나타내는 회로 구성도.
제8도는 로우 디코드 회로를 상세하게 나타내는 회로 구성도.
제9도는 타이머 회로를 상세하게 나타내는 회로 구성도.
제10도는 감지 증폭기 구동 회로 등을 상세하게 나타내는 회로 구성도.
제11도는 더미 워드선의 선택·구동 회로 등을 상세하게 나타내는 회로 구성도.
제12도는 중간 전위 발생 회로를 상세하게 나타내는 회로 구성도.
제13도는 더미 워드선을 이용한 DRAM의 판독 동작 파형을 나타내는 파형도.
제14도는 더미 워드선을 이용한 DRAM의 판독 동작 파형을 나타내는 파형도.
제15도는 더미 워드선을 이용한 DRAM의 이퀄라이즈 동작 파형을 나타내는 파형도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 메모리셀 어레이 11 : P채널형 트랜지스터
12 : 이퀄라이즈 회로 13 : 더미 용량부
14 : N채널형 트랜지스터 21 : 로우 디코드 회로
22, 26 : 감지 증폭기 구동 회로 23 : VBL 발생 회로
24 : 이퀄라이즈 제어 회로 25 : 더미 워드선 구동 회로
WL : 워드선 BL : 비트선
MC : 메모리셀 SAP,/SAN : 감지 증폭기 구동 신호선
EQ : 이퀄라이즈 회로 구동 신호선 Q : MOS 트랜지스터
C : 커패시터
본 발명은 반도체 기억 장치 및 그 사용 방법에 관한 것으로, 특히 다이나믹형 램덤 억세스 메모리(이하, DRAM으로 칭함)에 있어서 더미 워드선을 이용하여 DRAM 셀의 판독 특성 내지 데이타 유존성을 보상함으로써 판독 마진을 향상시킨 반도체 기억 장치 및 그 사용 방법에 관한 것이다.
DRAM은 1-트랜지스터 및 1-커패시터를 단위로 하는 메모리셀을 행렬 형태로 배열하여 이루어지는 메모리셀 어레이를 가진다. DRAM은 커패시터에 축적되는 전하량에 의해 정보를 기억하고, 전원 전위인 VDD(예를 들면 3V)를 커패시터의 축적 노드에 보유하는 경우를 "1", 접지 전위인 VSS(0V)를 축적 전위로 보유하는 경우를 "0"으로 한다.
DRAM의 커패시터는 대부분의 경우, MOS 커패시터, 즉 적어도 한 쪽의 전극이 불순물을 도핑한 실리콘 기판이나 폴리실리콘 등의 반도체로 구성되기 때문에, 축적 노드에 공급되는 전하량에 의해 그 용량이 변동한다. 이 결과, "1" 판독과 "0"판독에서 판독 감도가 다르게 된다. 예를 들면, DRAM 셀의 커패시터를 P형 반도체 기판 표면의 N형 확산 영역과 이것에 절연막을 사이에 두고 대향하는 폴리실리콘으로 구성하고, N형 확산 영역을 축적 노드, 폴리실리콘층을 소정 전위(예를 들면 1/2ㆍVDD)가 인가되는 플레이트 전극으로서 이용하는 경우, "1"데이타를 보유하는 경우가 "0"데이타를 보유하는 경우보다도 커패시터의 실효 용량이 작게 된다. 이 결과, 일정의 기생 용량을 가지는 비트선과 해당 메모리셀을 접속한 경우, 비트선에서는 "0"데이타가 보유되어 있을 때 약간 큰 음(負)의 전위 변동이 관찰되는 데에 반하여, "1"데이타가 보유되어 있는 때에는 약간 작은 양(正)의 전위 변동이 관찰되게 된다.
이상과 같이, "1"판독과 "0" 판독에서 감도의 불균형이 생기기 때문에, 감도가 낮은 쪽의 데이타를 판독할 때에는 감도를 약간 크게 하여 불균형을 보상할 필요가 있다. 상술한 예에서는, "1"데이타의 판독을 보다 용이하게 할 필요가 있다. 즉, 판독하려고 하는 메모리셀이 접속되는 비트선의 전위를 감지 증폭기에 의한 감지 동작 개시 이전에 고레벨로 올려 둔다. 이와 같이, 감지 동작 개시 이전에 비트선 전위를 소망의 방향으로 변동시키기 위해, 더미 워드선이 이용된다.
제13도는 더미 워드선을 이용하고 판독하려고 하는 메모리셀이 접속되어 있는 비트선 BL의 전위를 약간 상승시키고, "1"판독을 행한 때의 워드선 WL, 더미워드선 DWL, 비트선쌍 BL,/BL의 파형을 나타낸 도면이다. "1"이 보유되어 있는 커패시터는 "0"이 보유되어 있는 커패시터의 1/3의 용량을 갖는 것으로 가정한다. 본래라면, "1"판독에 의해, 예를 들면 0.2V분의 전위 상승이 비트선 BL에 나타나지만 더미 워드선 DWL과 비트선 BL의 용량 결합에 의해 또 0.2V분의 전위 상승이 관찰된다. 이 결과, 본래라면 "1"판독시에는 0.2V의 전위차를 감지 증폭기가 감지하지 않으면 안되지만 0.4V의 전위차를 감지하기만 하면 되므로 감지 마진이 매우 향상된다.
제14도는 더미 워드선을 이용하여 판독하려고 하는 메모리셀이 접속되어 있는 비트선 BL의 전위를 약간 상승시켜, "0"판독을 행하는 때의, 워드선 WL, 더미 워드선 DW1, 비트선쌍 BL, /BL의 파형을 나타내고 있다. "1"이 보유되어 있는 커패시터는 "0"이 보유되어 있는 커패시터의 1/3의 용량을 갖는 것으로 가정하고 있으므로, 본래라면 "0"판독에 의해 예를 들면 0.6V분의 전위 하강이 비트선 BL에 나타나지만, 더미 워드선 DWL과 비트선 BL의 용량 결합에 의해 또 0.2V분의 전위 상승이 존재하기 때문에, 결과적으로 0.4V가 전위가 하강하게 된다. 본래라면 "0"판독에서는 0.6V의 전위차를 감지 증폭기가 감지해야 하지만, 더미 워드선의 작용에 의해 0.4V의 전위차를 감지하게 된다.
이상 설명한 바와 같이, 판독이 용이한 레벨이 보유되어 있는 셀의 감도를 저하시킴으로써, 판독하기 어려운 레벨이 보유되어 있는 셀의 감도를 상승시키는 것이 판독 특성의 불균형을 보상하는 데에 적합하다. 상술한 예에서는, "0"판독의 감도를 희생시키면서, "1"판독의 감도를 향상시킨다. 이것은 메모리셀의 구조(스택형, 트렌치형, 리버스 트렌치형, 기판 플레이트형 등)에 따라 다르지만, 일반적으로 더미 워드선을 이용하여 불균형을 보상하는 기술 사상은 동일하다.
그러나, 더미 워드선을 이용하는 종래의 방법에도 문제점은 있다. 그것은 판독이 종료하고, 감지 증폭기의 공통 소스 노드 내지 구동 노드(이하, /SAN이라고 칭함)를 VSS로부터 프리챠지 레벨(1/2ㆍVDD)로 이퀄라이즈할 때 발생하게 된다. 즉, "0"판독을 행한 때는 비트선 BL이 VSS, 비트선 /BL이 VDD가 되어 있지만, 비트선 BL에 접속된 감지 트랜지스터는 도통 상태로 채널이 형성되어 있지만, 이 감지 트랜지스터가 용량 소자로서 작용하여, 비트선 /BL의 전위를 VDD측으로 더 올리는 것이다. 다시 말해, 이퀄라이즈 개시 타이밍부터 비트선 BL은 VSS로부터 프리챠지 레벨(1/2ㆍVDD)측으로 변화하고, 동시에 /SAN도 동일하게 프리챠지 레벨(1/2ㆍVDD)측으로 변화하기 때문에, 비트선 /BL은 보다 고전위측으로 올라가게 된다. 그 결과, 리커버리 동작이 지연되어 버려, 프리챠지 시간의 증대를 초래하게 되고, 이에 의해 사이클 타임이 길어진다. 이것은 고속 동작에 적합하지 않다.
이상의 문제점은, 내부 전원 전압이 낮아지는 때에 현저하게 된다. 이퀄라이즈에 필요한 시간이 더욱 길어져, 극단적인 경우에는 다음 사이클에서의 판독이 불가능하게 되어 버리기도 한다. 이것은 저전압에서의 동작 마진의 저하로 이어진다.
또한, VBL전위(비트선의 이퀄라이즈 전위)의 상승은, 메모리셀 판독시 비트선의 초기 전위차를 변화시킨다. 이것은 "1"판독의 감지 감도를 감소시키고, 데이타 "1"에 기인하는 포즈(pause) 타임 특성(리프레시시키지 않고 데이타를 보유할 수 있는 시간에 비례함)과, 리프레시 타임 특성의 열화를 초래하게 된다.
이상 설명한 바와 같이, 종래의 DRAM에서 타임 워드선 DWL를 이용하여 "1"판독과 "0"판독의 감도의 불균형을 보상하는 경우, 프리챠지 시간, 사이클 타임 등이 증대하게 되어 고속 동작에 부적합하였다. 또한, 저전압 동작에서의 동작 마진의 저하, 포즈 타임 특성, 리프레시 타임 특성 등의 열화를 초래하게 된다.
본 발명은 상기 문제점을 감안하여, 판독의 불균형을 보상하면서 고속화에 적합하고, 저전압 동작에도 적합하며, 포즈 타임, 리프레시 타임 등 각종 특성의 열화를 초래하지 않는 반도체 기억 장치를 제공하는데 목적이 있다.
상기 목적을 해결하기 위하여, 본 발명에서는, 복수의 메모리셀 및 감지 증폭기가 접속된 비트선쌍 및 이 비트선쌍에 각각 용량 결합된 2개의 더미 워드선을 가지는 반도체 기억 장치에 있어서, 감지 증폭기가 감지 동작을 개시하기 이전에 더미 워드선중 1개를 제1 레벨로 구동시키고, 감지 증폭기가 감지 동작을 개시한 이후에 더미 워드선의 나머지중 1개를 제1 레벨로 구동시키고, 감지 증폭기가 감지 동작을 종료한 때에 (즉, /RAS신호가 "L"로부터 "H"로 변화하고, 프리챠지 기간이 개시하려고 하는 때에)2개의 더미 워드선을 제2 레벨로 구동시키는 것을 특징으로 하는 반도체 기억 장치를 제공한다. 여기서, 제1 레벨은 상기 제2 레벨보다 고전위이고, 메모리셀은 소정 전위가 인가되는 플레이트 전극과 불순물을 도핑한 반도체로 구성된 축적 노드를 가지는 커패시터를 구비한다.
이상의 구성을 바꿔 말하면, 본 발명에 있어서는, 제1 비트선과 제2 비트선으로 구성된 비트선쌍과, 제1 및 제2 비트선에 각각 접속되어, 복수의 워드선중 어느 하나에 의해 선택되는 복수의 메모리셀과, 제1 및 제2 비트선을 소정 전위로 이퀄라이즈하는 이퀄라이즈 회로와, 제1 비트선에 드레인이 접속되고 제2 비트선에 게이트가 접속된 제1 MOS 트랜지스터와, 제2 비트선에 드레인이 접속되고 제1 비트선에 게이트가 접속된 제2 MOS 트랜지스터와, 제1 비트선과 용량 결합된 제1 더미 워드선과, 제2 비트선과 용량 결합된 제2 더미 워드선과, 복수의 워드선중 어느 하나를 선택하는 디코드 회로와, 동작시에는 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터의 소스를 함께 제1 소정 레벨로 구동하는 제1 구동 동작과 동작이 종료하면 소스를 제2 소정 레벨로 구성하는 제2 구동 동작을 행하는 감지 증폭기 구동 회로와, 제1 비트선에 접속된 메모리셀을 판독할 때에는 제1 구동 동작 이전에 제1 더미 워드선의 레벨을 제1 방향으로 변화시키고, 제1 구동 동작 이후 제2 구동 동작보다 전에 제2 더미 워드선의 레벨을 제1 방향으로 변화시키고, 제2 구동 동작과 동시에 또는 서로 바꿔서 제1 및 제2 더미 워드선의 레벨을 제1 방향과 반대의 제2 방향으로 변화시키는 더미 워드선 구동 회로로 구성되는 것을 특징으로 하는 반도체 기억 장치를 제공한다. 여기서, 더미 워드선 구동 회로는 또한 제2 비트선에 접속된 메모리셀을 판독하는 때는 제1 구동 동작 이전에 제2 더미 워드선의 레벨을 제 1 방향으로 변화시키고, 제1 구동 동작 이후 제2 구동 동작보다 전에 제1 더미 워드선의 레벨을 제1 방향으로 변화시키고, 제2 구동 동작과 동시에 또는 서로 바꿔서 제1 및 제2 더미 워드선의 레벨을 제2 방향으로 변화시킨다. 또한, 제1 및 제2 비트선은 메모리셀과 접속된 제1 영역과 제1 및 제2 MOS 트랜지스터와 접속된 제2 영역의 2개의 영역으로 각각 구분되어 있고, 사이에 전송 게이트가 삽입되어 있다.
또 다시 바꿔 말하면, 본 발명은, DRAM 셀이 접속된 제1 비트선과, 제2 비트선과, 제1 비트선과 용량 결합된 제1 신호선과, 제2 비트선과 용량 결합된 제2 신호선과, 제1 및 제2 비트선을 이퀄라이즈하는 이퀄라이즈 수단과, 제1 및 제2 비트선의 전위차를 검출하여 증폭하는 감지 증폭기 수단으로 구성되고, DRAM내의 데이타를 제1 비트선에서 판독하고, 감지 증폭기의 동작전에 제1 신호선을 활성화하고, 감지 증폭기의 동작 개시후에 제2 신호선을 활성화하고, 프리챠지 사이클에서 제1 및 제2 신호선을 비활성화하는 반도체 기억 장치를 제공한다. 여기서, 제1 및 제2 신호선은 이퀄라이즈 수단의 이퀄라이즈 동작과 동시에 비활성화된다.
또한, 본 발명에서는, 복수의 메모리셀 및 감지 증폭기가 접속된 비트선쌍 및 이 비트선쌍에 각각 용량 결합된 2개의 더미 워드선을 가지는 반도체 기억 장치의 사용 방법에 있어서, 감지 증폭기가 감지 동작을 개시하기 이전에 더미 워드선중 1개를 제1 레벨로 구동시키고, 감지 증폭기가 감지 동작을 개시한 이후에 나머지 더미 워드선중 1개를 제1 레벨로 구동시키고, 감지 증폭기가 감지 동작을 종료한 때에 2개의 더미 워드선을 제2 레벨로 구동시키는 것을 특징으로 하는 반도체 기억 장치의 사용방법을 제공한다.
이상과 같은 구성에 의해, 제1 더미 워드선이 메모리셀의 판독에 있어서의 불균형을 조정하고, 제2 더미 워드선의 구동 내지 활성화는 감지 증폭기 동작중에 구동되기 때문에, 판독 동작에 영향을 미치지 않고, 또한 두 개의 제1 및 제2 더미 워드선이 비활성화됨으로써, 제2 비트선의 전위의 부동 내지 변동을 방지하게 된다. 이 결과, 판독의 불균형을 부상하면서, 고속화에 적합하고, 저전압 동작에도 적합하여, 포즈 타임, 리프레시 타임 등 각종 특성의 열화를 초래하지 않는 반도체 기억 장치를 제공할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 설명하기로 한다. 제1도는 본 발명의 실시예에 따른 DRAM의 코어부의 회로 구성도이다.
비트선쌍은 각각 2개의 영역으로 분할되어 있다. 메모리셀이 접속되는 제1 영역의 비트선쌍 BL', /BL'과, 감지 증폭기가 접속되는 제2영역의 비트선쌍 BL, /BL로 분할되고, 양자 사이에는 게이트에 VDD 또는 트랜지스터를 거쳐 VDD전위가 인가되는 N채널형 MOS 트랜지스터 Q0, Q1가 삽입되어 있다.
비트선상 BL', /BL'에는 도시한 바와 같이, 전송 트랜지스터와 커패시터로 구성된 DRAM 셀 MC가 지그재그형으로 접속되어 있다. 이들 DRAM 셀의 커패시터는 반도체 기판에 확산층에 의해 형성된 축적 노드와 이것에 절연막을 사이에 두고 대향하는 폴리실리콘으로 이루어진 플레이트 전극으로 구성된다. 각 메모리셀의 전송 게이트 트랜지스터는 각각 워드선 WL이 접속되어 있다. 이들 DRAM 셀 등이 행렬 형태로 배치되어 있어 메모리셀 어레이(10)가 구성되게 된다.
비트선상 BL', /BL'에는 P형 감지 증폭기(11)가 접속되어 있다. 이것은 P채널형 MOS 트랜지스터를 2개 교차형태로 접속하고, 공통 소스 노드를 P채널형 감지 증폭기 구동선 SAP에 접속한 것이다.
비트선쌍 BL', /BL'에는 이퀄라이즈 회로(12)가 접속되어 있다. 이것은 게이트가 공통으로 접속된 3개의 N채널형 MOS 트랜지스터로 이루어지고, 이퀄라이즈 신호선 EQ의 레벨에 따라 비트선쌍을 비트선 전위(중간 전위) 공급선 VBL에 선택적으로 접속한다.
비트선쌍 BL. /BL에는 더미 용량부(13)가 접속되어 있다. 이것은 비트선쌍 BL에 커패시터 C0를 거쳐 접속된 더미 워드선 DWL0과 비트선쌍 /BL에 커패시터 C1을 통해 접속된 더미 워드선 DWL1로 구성되어 있다.
비트선쌍 BL, /BL에는 N형 감지 증폭기(14)가 접속되어 있다. 이것은 N채널형 MOS 트랜지스터를 2개 교차형으로 직렬 접속하고, 공통 소스 노드를 N채널형 감지 증폭기 구동선 /SAN에 접속한 것이다.
비트선쌍은 도시하지 않은 칼럼 선택 게이트를 통해 도시하지 않는 데이타선에 접속되어 있고, 데이타선을 통해 판독 데이타가 출력 버퍼로 전송되고, 데이타선을 통해 기록된 데이타가 입력 버퍼로부터 전송된다.
또한, 이들 제어 신호선의 제어 회로로서, 워드선 WL을 선택적으로 구동하는 로우 디코드 회로(21), SAP을 선택적으로 구동하는 P채널형 감지 증폭기 구동회로(22), VBL에 중간 전위인 1/2ㆍVDD를 구동하는 VBL 발생 회로(23), 이퀄라이즈 회로를 제어하는 이퀄라이즈 회로(24), 더미 워드선 DWL을 구동 제어하는 더미 워드선제어회로(25), /SAN을 선택적으로 구동하는 N채널형 감지 증폭기 구동 회로(26) 등이 코어부의 주위에 배치되어 있다.
제2도는 본 발명의 동작을 설명하는 동작 파형도이다. 외부로부터 /RAS 신호 등이 내부 동작 제어 신호(로우계 제어 신호)가 입력됨으로써 개시되는 판독 동작에 있어서의 워드선 WL0, 더미 워드선 DWL0, DWL1, 감지 증폭기 제어 신호선 SEN(이 신호에 따라 /SAN, SAP 등의 신호의 레벨이 변화하고, SEN이 "H" 레벨 내지 VDD 레벨일 때 P형 및 N형 감지 증폭기 회로(11, 14)가 동작함), 비트선쌍 BL, /BL 등의 시간 변화를 나타내는 것이다. 판독 데이타는 "0"인 것으로 가정하고 있다.
시각 t1에서, 워드선 WL0이 VSS로부터 승압 레벨인 VPP(예를 들면, 5V, VPP＞VDD)로 변화하고, 더미 워드선 DWL0이 VSS로부터 VDD로 변화한다. 이 결과, 메모리셀 MC0의 데이타가 판독되고, 제14도에서 나타낸 것과 동일하게 비트선쌍 BL, /BL의 레벨이 변화한다. 예를 들면, 미리 1.5V로 프리챠지되어 있는 두 비트선쌍은 BL이 1.1V로, /BL이 1.5V로 변화한다.
계속하여, 시각 t2에서, SEN이 VSS로부터 VDD로 변화하고, 이에 따라 /SAN, SAP 등의 신호의 레벨이 변화하고, P형 및 N형 감지 증폭기 회로(11, 14)가 동작한다. 이 결과, 비트선쌍의 미소한 전위차 0.4V가 증폭된다. 그런데, 비트선 BL, /BL은 P채널형 감지 증폭기와 MOS 트랜지스터 Q0, Q1을 통해 접속되어 있기 때문에, 해당 트랜지스터에서 임계값 상당분 만큼의 전압 강하가 발생하여 /BL은 최대 예를 들면 2.5V까지 상승하고, BL은 VSS까지 하강한다.
감지 증폭기 회로가 동작을 개시한 후(완전히 감지가 종료하고 있지 않아도 좋음), 시각 t3에서, 더미 워드선 DWL1이 VSS로 변화하게 된다. 그러나, 감지 동작이 개시되어 있기 때문에, 이미 감지 동작에는 영향을 미치지 않게 된다.
그 후, 판독 동작에서의 컬럼 게이트를 거치는 데이타 전송(이상은 판독 동작을 설명하고 있지만, 리프레시 동작이면 데이타 전송은 생략되고, 기록 동작이면 기록 데이타가 전송됨)이 행해진다.
계속하여, 외부로부터 입력된 로우계 제어 신호 /RAS 등에 따라 시각 t4에서 워드선 WL0이 VPP로 복귀된다. 시각 t5에서는, 비트선쌍이 이퀄라이즈 동작이 행해지고, 동시에 감지 증폭기 구동선 SAP, /SAN의 이퀄라이즈 동작이 행해지는 것과 동시에, 이미 활성화되어 VDD 레벨로 설정된 2개의 더미 워드선이 동시에 VSS로 복귀된다.
이상과 같은 동작에 의해, 1사이클의 액티브 동작이 완료하게 된다. 여기에서, DWL1이 시각 t5에서 VDD로부터 VSS로 복귀되기 때문에, 종래라면 VDD방향으로의 전위의 부동이 생기고 있던 /BL은 DWL1과의 용량 결합에 의해 이 부동이 억제되어, 중간 전위 방향으로 변동된다. 제3도에서 상세하게 도시하고 있다.
또한, 실시예에서는, 비트선 이퀄라이즈의 타이밍과 감지 증폭기 이퀄라이즈의 타이밍과, 2개의 더미 노드선 강하 타이밍을 전체 일치시켰지만, 이들은 서로 바뀌어도 상관 없다.
이와 같이, 2개의 더미 워드선을 시간을 엇갈리게 활성화 구동제어함으로써, /BL의 부동을 거의 없앨 수 있다.
이상을 정리하면, 복수의 메모리셀 및 감지 증폭기가 접속된 비트선쌍 및 이 비트선쌍에 각각 용량 결합된 2개의 더미 워드선을 가지는 반도체 기억 장치에 있어서, 감지 증폭기가 감지 동작을 개시하기 이전에 더미 워드선중 1개를 VDD로 구동시키고, 감지 증폭기가 감지 동작을 개시한 이후에 나머지 더미 워드선중 1개를 VDD로 구동시키고, 감지 증폭기가 감지 동작을 종료한 때에 2개의 더미 워드선을 VSS로 복귀시킴으로써, 제1 더미 워드선이 메모리셀의 판독에서의 불균형을 조정하고, 제2 더미 워드선의 구동 내지 활성화는 감지 증폭기 동작중에 구동되기 때문에, 판독 동작에 영향을 미치지 않고, 또한 제2 더미 워드선이 비활성화함으로써, 제2 비트선의 전위의 부동 내지 변동을 방지할 수 있다고 하는 것에 의한다. 이 결과, 판독의 불균형을 보상하면서, 고속화에 적합하고, 저전압 동작에도 적합하며, 포즈 타임, 리프레시 타임 등 각종 특성의 열화를 초래하는 일이 없다.
계속하여, 본 발명의 반도체 기억 장치의 로우 제어계의 일례를 제4도 내지 제12도를 참조하여 상세하게 설명하기로 한다.
제4도는 로우 제어계의 전체 회로구성을 나타낸 도면이다. 이 로우계 제어는 외부로부터 입력되는 /RAS 및 어드레스 신호 Add에 의해 동작한다. 워드선 WL을 선택적으로 구동하는 로우 디코드 회로(21), SAP를 선택적으로 구동하는 P채널형 감지 증폭기 구동 회로(22), VBL에 중간 전위인 1/2ㆍVDD를 구동하는 VBL 발생 회로(23), 이퀄라이즈 회로를 제어하는 이퀄라이즈제어 회로(24), 더미 워드선(DWL)를 구동 제어하는 더미 워드선 제어 회로(25), /SAN을 선택적으로 구동하는 N채널형 감지 증폭기 구동 회로(26)에 대해서는 상술한 바와 같다. 또한, 로우 제어계는 블록 선택 신호 BLS에 기초하여 선택 블록에서의 부분 디코드 신호 PWDRV(워드선 WL)의 구동 신호로서 이용됨)를 발생시키는 블록 선택 회로(31), 외부로부터 입력되는 어드레스 신호에 기초하여 부분 디코드 신호 WDRV(워드선 WL)의 구동 신호로서 이용됨)를 발생시키는 로우 부분 디코드 회로(32), 워드선 구동시에 VDD 레벨의 워드선 구동 제어 신호 WLE를 발생시킴과 동시에 VPP 레벨의 워드선 구동 신호 WKM을 발생시키는 승압 제어 회로(33), 의사 로우계를 내부에 갖는 타이머 회로(34), 감지 증폭기 제어 회로(35)등으로 구성된다.
제5(a)도는 WLE 신호를 /RAS에 따라 발생시키는 회로(33-1)이다. /RAS의 하강을 소정시간 지연시키는 지연 회로(331), NAND 게이트(332), 및 인버터(333)으로 구성된다.
제6도는 승압 제어 회로(33)의 일부인 승압 회로(33-2), 승압 노드를 프리챠지하는 회로(33-3) 및 부분 디코드 회로(32)의 상세한 회로 구성을 나타내고 있다. 승압 회로(33-2)는 인버터 체인(334), 커패시터 C5로 구성되고, 승압 노드를 프리챠지하는 회로(33-3)는 커패시터 C6, 충전 회로(335), 프리챠지 트랜지스터 Q5 등으로 구성된다. 부분 디코드 회로(32)는 어드레스 신호를 디코드하고, 이것을 레벨 변환하는 레벨 변환 회로(336), WDRV 신호선을 구동하는 구동 회로(CMOS 인버터에 의해 구성됨)(337) 등으로 구성된다.
제7도는 블록 선택 신호 BLS에 의해 제어되는 블록 선택 회로(31)를 상세하게 나타내고 있다. WDRV 신호를 수신하여 PWDRV 신호를 출력하는 부트스트랩형 전송 게이트로 구성된다.
제8도는 로우 디코드 회로(21)의 회로 구성을 상세하게 나타내고 있다. 이것은 각각이 부트스트랩형 전송 게이트로 이루어지는 복수의 워드선 구동 회로(211)와, 어드레스 신호 A, B, C 및 프리챠지 신호 PRE에 의해 제어되는 로우 어드레스 디코드 회로(212)로 구성된다.
제9도는 의사 로우계를 내부에 간는 타이머 회로(34)를 상세하게 나타낸다. 이것은 의사 워드선 구동 회로(34-1), 의사 워드선(34-2), 및 2개의 워드선 전위 검출 회로(34-3, 34-4)로 구성된다. 의사 워드선 구동 회로(34-1)은 WLE 신호 및 승압 신호인 WKM 신호 등을 수신하여 의사 워드선을 구동한다. 진정한 워드선 구동 회로계와 동일한 지연 시간을 얻기 때문에, 승압 회로로부터 의사 워드선 가지의 사이의 트랜지스터의 삽입 개수는 진정한 계와 동일수이다. 의사 워드선(34-2)은 워드선 WL과 동일한 커패시터 및 저항 성분이 제공되어 있다. 검출 회로(34-3)은 2개의 인버터 회로로 구성되고, 신호 PWL을 출력한다. 검출 회로(34-4)는 비교 회로(341), 레벨 강하 회로(342), 파형 정형 회로(343)로 구성되고, 의사 워드선으로부터 MOS트랜지스터의 임계값 만큼 전압 하강시킨 전위와 비트선 프리챠지 전위인 VBL을 비교하여, 전자가 높으면 WLUP에 VDD 레벨을 출력한다. VBL을 발생시키는 중간 전위 발생 회로는 제12도에 나타낸다. 이것은 참조 전위 발생 회로로(231)과 구동부(232)로 구성된다.
신호 PWL과 WLUP에 의해 감지 증폭기의 구동 제어 신호인 SEN이 발생된다. 제10도에서 이 감지 증폭기 제어 회로(35)를 나타낸다. NAND게이트(351), 인버터 체인(352) 등으로 구성된다. SAP을 선택적으로 구동하는 P채널형 감지 증폭기 구동 회로(22), /SAN을 선택적으로 구동하는 N채널형 감지 증폭기 구동 회로(26)도 제10도에서 함께 도시되고 있다. 이들은 모두 충방전 회로(221, 222)과, 이퀄라이즈 회로(232)로 구성된다.
제5(b)도는 이퀄라이즈 신호 EQ를 발생시키는 이퀄라이즈 제어 회로(24)를 상세하게 나타내고 있다. 이것은 인버터 회로(241, 242), NAND게이트(243) 등으로 구성된다.
제11도는 더미 워드선 DWL을 구동 제어하는 더미 워드선 제어 회로(25)를 상세하게 나타내고 있다. 이것은 감지 증폭기의 감지 동작이 개시된 후의 타이밍(제2도에서 t3에 상당)을 규정하는 DWLE 신호를 발생시키는 타이밍 발생 회로(25-1) 및 더미 워드선을 구동하는 구동 회로(25-2)로 구성된다. 제2도에 따라 설명하면, 시각 t1에서 WDRV중 어느 한 쪽이 VDD로 변화하고 더미 워드선 DWL 중 어느 한 쪽이 VDD로 구동되고, 감지 증폭기가 활성화된 후 시각 t3에서 DWLE가 VDD로 변화하기 때문에 2개의 더미 워드선 DWL이 함께 VDD로 구동된다.
이상 설명한 로우계 제어 회로는 이하와 같은 이점을 가지고 있다.
의사 워드선을 내부에 갖는 타이머 회로(34)을 이용하고 있기 때문에, 이 의사 워드선의 전위에 의해 진정한 워드선의 전위를 정확하게 모니터할 수 있고, 적절한 타이밍에서 각종 제어 신호를 발생할 수가 있다. 이와 같이 발생된 제어 신호인 PWL, WLUP 신호 등을 이용하여 시각 t3을 결정하고 있기 때문에, 2개째의 더미 워드선의 구동 타임을 정확하게 규정할 수 있다. 이것은 본 발명과 같이 2개의 더미 워드선을 타이밍을 엇갈리게 하여 구동하는 경우에 적합하다.
이상, 본 발명의 실시예를 상세하게 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고 발명의 취지를 이탈하지 않은 범위에서 각종의 변경이 가능한 것은 말할 필요가 없다. 예를 들면, 워드선 구동을 VPP 레벨로 함께, 더미 워드선의 구동을 VPP 레벨로 설정해도 지장이 없다.
또한, 상기 설명에서는, "1" 판독의 감도를 향상시키는 예를 나타내었지만, 이것은 메모리셀의 구조에 따라 "0" 판독의 감도를 향상시키는 것도 가능하게 된다. 이 경우에서도 실시예의 많은 변경은 필요하지 않게 된다. "0" 판독의 감도를 향상시키기 위한 구체적인 방법은 이하와 같다. 즉, 비트선 감지전에 판독하려고 하는 비트선에 접속되어 있는 더미 워드선을 "H"레벨로부터 "L"레벨로 떨어뜨리고, 비트선 감지 개시후에 반대의 비트선에 접속된 더미 워드선을 "H" 레벨로부터 "L" 레벨로 떨어뜨리고, /RAS의 액티브 기간이 종료하여 프리챠지 기간에 들어갈 때에 두 더미 워드선을 "L"로부터 "H"로 올림으로써 달성할 수 있다.
또한, 상기 설명에서는, /RAS 신호에 내부 동작이 동기하여 동작하는 예를 이용하였지만, 이것은 외부 클록에 의해 제어되는 구성을 배제하는 취지가 아니라, 이러한 구성도 가능한 것은 말할 필요도 없다.
이상 설명한 바와 같이, 본 발명에 의하면, 판독 불균형을 보상하면서, 고속화에 적합하고, 저전압 동작에도 적합하며, 포즈 타임, 리프레시 타임 등의 각종 특성의 열화를 초래하지 않는 반도체 기억 장치를 제공할 수 있다.

Claims (20)

  1. 반도체 메모리 장치에 있어서, 제1 비트선 및 제2 비트선을 구비한 비트선쌍과, 상기 제1 및 제2 비트선에 교차하도록 배열된 복수의 워드선과, 상기 제1 및 제2 비트선과 상기 워드선에 접속된 복수의 메모리셀-상기 메모리셀 중 어느 하나는 상기 워드선중 어느 하나에 의해 선택되어짐-과, 상기 제1 및 제2 비트선의 전위를 프리셋트 전위로 이퀄라이즈하는 이퀄라이즈 회로와, 상기 제1 비트선에 한 단이 접속된 전류 경로와 상기 제2 비트선에 접속된 게이트를 구비한 제1 MOS 트랜지스터와, 상기 제2 비트선에 한 단이 접속된 전류 경로와 상기 제1 비트선에 접속된 게이트를 구비한 제2 MOS 트랜지스터-상기 제2 MOS 트랜지스터의 전류 경로의 다른 단은 상기 제1 MOS 트랜지스터의 전류 경로의 다른 단에 접속되어짐-와, 상기 제1 비트선에 용량 결합된 제1 더미 워드선과, 상기 제2 비트선에 용량 결합된 제2 더미 워드선과, 상기 복수의 워드선 중 어느 하나를 선택하는 선택 회로와, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터의 전류 경로의 다른 단을 제1 전위로 구동시킴으로써 제1 구동 동작을 행하고, 상기 제1 구동 동작을 종료한 후 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터의 전류 경로의 다른 단을 상기 제1 전위와는 다른 제2 전위로 구동시킴으로써 제2 구동 동작을 행하는 감지 증폭기 구동 회로와, 더미 워드선 구동회로를 포함하고, 상기 제1 비트선에 접속된 상기 메모리셀 중 하나로부터 데이타를 판독 출력할 때, 상기 제1 구동 동작 이전에는 상기 더미 워드선 구동 회로는 상기 제1 더미 워드선을 활성화시키고, 상기 제1 구동 동작 후 상기 제2 구동 동작 이전에는 상기 제2 더미 워드선을 활성화시키고, 상기 제2 구동 동작과 거의 동시에 상기 제1 및 제2 더미 워드선을 비활성화시키는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제2 비트선에 접속된 상기 메모리셀 중 하나로부터 데이타를 판독 출력할 때, 상기 제1 구동 동작 이전에는 상기 더미 워드선 구동 회로는 상기 제2 더미 워드선을 활성화시키고, 상기 제1 구동 동작 후 상기 제2 구동 동작 이전에는 상기 제1 더미 워드선을 활성화시키고, 상기 제2 구동 동작과 거의 동시에 상기 제1 및 제2 더미 워드선을 비활성화시키는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 비트선은 제1 및 제2 영역으로 각각 분할되고, 상기 메모리셀은 상기 제1 및 제2 비트선에 선택적으로 접속되고, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터는 상기 제2 영역에 배치되는 상기 제1 및 제2 비트선 부분에 접속되고, 전송 게이트 회로가 상기 제1 영역에 배치되는 상기 제1 및 제2 비트선 부분을 상기 제2 영역에 배치되는 상기 제1 및 제2 비트선 부분에 접속시키는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 전원 전압을 상승시킴으써 상승된 전압을 발생시키는 승압 회로와, 어드레스 신호 및 상기 승압 회로로부터의 상승된 전압을 수신하여 상기 어드레스 신호에 따라 상기 워드선을 구동시키기 위한 구동 신호를 발생시키는 디코더와, 상기 워드선의 구동 타이밍에 대응하는 지연 시간을 갖는 의사 워드선 회로를 포함하며, 상기 승압 회로로부터 상승된 전압을 수신하고 상기 제2 더미 워드선이 활성화될 때의 시각을 규정하는 타이밍 신호를 출력시키도록 접속되어진 타이머회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 제1 전위는 상기 제2 전위보다 높은 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 메모리셀은 소정 전위가 인가되는 플레이트 전극과, 불순물을 도핑한 반도체로 구성되는 축적 노드를 갖는 커패시터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 상기 데이타 판독 출력 동작은 리프레시를 위한 판독 출력 동작인 것을 특징으로 하는 반도체 기억 장치.
  8. 반도체 기억 장치에 있어서, 복수의 메모리셀과 감지 증폭기가 접속되어지는 한 쌍의 비트선과, 각각이 상기 한 쌍의 비트선 중 대응하는 비트선에 용량 결합되어지는 두 더미 워드선과, 상기 두 더미 워드선을 제어하는 제어기를 포함하고, 상기 제어기는 상기 감지 증폭기가 상기 한 쌍의 비트선에 대한 감지 동작을 개시하기 이전에는 상기 더미 워드선 중 하나를 활성화시키고, 상기 감지 증폭기가 상기 감지 동작을 개시한 후에는 나머지 다른 상기 워드선을 활성화시키고, 상기 감지 증폭기가 상기 감지 동작을 종료함과 동시에 또는 상기 감지 증폭기가 상기 감지 동작을 종료한 후에 상기 두 더미 워드선을 비활성화시키는 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 제어기는 상기 더미 워드선 중 하나를 제1 전위로 구동시킴으로써 상기 더미 워드선 중 하나를 활성화시키고, 상기 더미 워드선 중 하나를 제2 전위로 구동시킴으로써 상기 더미 워드선 중 하나를 비활성화시키고, 상기 전위는 상기 제2 전위보다 높은 것을 특징으로 하는 반도체 기억 장치.
  10. 제8항에 있어서, 상기 메모리셀은 프리셋트 전위가 인가되는 플레이트 전극과, 불순물을 도핑한 반도체로 구성되는 축적 노드를 갖는 커패시터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  11. 반도체 기억 장치에 있어서, DRAM 셀이 접속되는 제1 비트선과, 제2 비트선과, 상기 제1 비트선에 용량 결합되는 제1 신호선과, 상기 제2 비트선에 용량 결합되는 제2 신호선과, 상기 제1 및 제2 비트선을 프리챠지 사이클 동안 이퀄라이즈시키는 이퀄라이즈 회로와, 상기 제1 비트선과 상기 제2 비트선 간의 전위차를 감지하여 증폭시키는 감지 증폭기와, 상기 DRAM 셀 중 어느 하나로부터의 데이타를 상기 제1 비트선에 대해 선택적으로 판독 출력시키는 제어 회로를 포함하고, 상기 제어 회로는 상기 감지 증폭기의 동작 이전에는 상기 제1 신호선을 활성화시키고, 상기 감지 증폭기의 동작 후에는 상기 제2 신호선을 활성화시키고, 상기 프리챠지 사이클 동안은 상기 제1 및 제2 신호선을 비활성화시키는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 제어 회로는 상기 이퀄라이즈 회로에 의해 상기 이퀄라이즈 동작의 개시와 동시에 상기 제1 및 제2 신호선을 비활성화시키는 것을 특징으로 하는 반도체 기억 장치.
  13. 제11항에 있어서, 상기 데이타 판독 출력 동작은 리프레시를 위한 판독 출력 동작인 것을 특징으로 하는 반도체 기억 장치.
  14. 복수의 메모레셀 및 감지 증폭기가 접속되어지는 한 쌍의 비트선과 상기 한 쌍의 비트선에 용량 결합된 두 더미 워드선을 갖는 형태의 반도체 기억 장치의 제어 방법에 있어서, 상기 감지 증폭기가 상기 한 쌍의 비트선에 대한 감지 동작을 개시하기 이전에는 상기 더미 워드선 중 하나를 제1 전위로 구동시키는 단계와, 상기 감지 증폭기가 상기 감지 동작을 개시한 후에는 나머지 다른 상기 더미 워드선을 상기 제1 전위로 구동시키는 단계와, 상기 감지 증폭기가 상기 감지 동작을 종료함과 동시에 또한 상기 감지 증폭기가 상기 감지 동작을 종료한 후에는 상기 두 더미 워드선을 제2 전위로 구동시키는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  15. 제14항에 있어서, 상기 제1 전위는 상기 제2 전위보다 높은 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  16. 제14항에 있어서, 상기 메모리셀은 프리셋트 전위가 인가되는 플레이트 전극과, 불순물을 도핑한 반도체로 구성되는 축적 노드를 갖는 커패시터를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  17. 제14항에 있어서, 상기 감지 증폭기는 상기 메모리셀로부터 데이타를 판독 출력하도록 동작하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  18. 제14항에 있어서, 상기 감지 증폭기는 상기 메모리셀을 리프레시하도록 동작하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  19. 제14항에 있어서, 상기 제1 더미 워드선은 상기 메모리셀로부터 데이타를 판독 출력할 때 상기 한 쌍의 비트선 전위 간의 불균형을 조정하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  20. 제14항에 있어서, 상기 제2 더미 워드선이 활성화될 때는 상기 감지 증폭기의 감지 동작이 변화되지 않는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3705880B2 (ja) * 1996-11-28 2005-10-12 富士通株式会社 レベルコンバータ及び半導体装置
KR100454259B1 (ko) 2001-11-02 2004-10-26 주식회사 하이닉스반도체 모니터링회로를 가지는 반도체메모리장치
US6757202B2 (en) 2002-08-29 2004-06-29 Micron Technology, Inc. Bias sensing in DRAM sense amplifiers
JP2006179048A (ja) 2004-12-21 2006-07-06 Sanyo Electric Co Ltd 半導体装置
US7782697B2 (en) * 2007-04-24 2010-08-24 Novelics, Llc. DRAM with hybrid sense amplifier
US8067803B2 (en) 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
KR20120034268A (ko) * 2010-10-01 2012-04-12 삼성전자주식회사 반도체 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템들
KR20160069147A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 데이터 감지 증폭기 및 이를 포함하는 메모리 장치
US9858988B1 (en) * 2016-07-08 2018-01-02 Qualcomm Incorporated Timing circuit for memories
KR20190047217A (ko) * 2017-10-27 2019-05-08 삼성전자주식회사 메모리 셀 어레이에 대한 테스트를 수행하는 메모리 장치 및 이의 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03147594A (ja) * 1989-11-01 1991-06-24 N M B Semiconductor:Kk 半導体記憶装置
JPH06223583A (ja) * 1992-12-02 1994-08-12 Matsushita Electric Ind Co Ltd 半導体メモリ装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713858B2 (ja) * 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
JP3107556B2 (ja) * 1990-06-01 2000-11-13 株式会社東芝 ダイナミック型半導体記憶装置
US5377152A (en) * 1991-11-20 1994-12-27 Kabushiki Kaisha Toshiba Semiconductor memory and screening test method thereof
JPH06302189A (ja) * 1993-02-22 1994-10-28 Toshiba Corp 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03147594A (ja) * 1989-11-01 1991-06-24 N M B Semiconductor:Kk 半導体記憶装置
JPH06223583A (ja) * 1992-12-02 1994-08-12 Matsushita Electric Ind Co Ltd 半導体メモリ装置

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Publication number Publication date
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KR970003210A (ko) 1997-01-28
US5768204A (en) 1998-06-16
TW307871B (ko) 1997-06-11
JPH08339681A (ja) 1996-12-24

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