KR20000048350A - 센스 증폭기 회로, 이 회로를 사용한 메모리 장치, 및 이메모리 장치를 판독하는 방법 - Google Patents

센스 증폭기 회로, 이 회로를 사용한 메모리 장치, 및 이메모리 장치를 판독하는 방법 Download PDF

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KR20000048350A
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line
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야마다준이찌
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

비트선 BL1 및 BL2은 전위 VCC/2로 미리 충전되고, 플레이트선 PL1은 전위 VCC/2로 설정된다. 모든 워드선 WL1 및 WL2은, 강유전성 커패시터의 한 단자 및 셀 트랜지스터 TC11 및 TC12의 소스 단자의 접속 노드를 전위 VCC/2로 유지시키기 위해, 하이 전위로 설정된다. 그 후, 워드선 WL1을 제외하여 선택된 모든 선들은 접지 전위로 설정된다. 센스 증폭기 인에이블 신호 SAM는 NMOS 트랜지스터 MN1 및 MN2를 통전시키기 위해 접지 전위로 설정된다. 비트선 커패시턴스 및 강유전성 커패시턴스의 전하는 접지 전위까지 방전된다. 이 경우, 센스 증폭기 SA에 의해 검출될 수 있는 신호 전압은 2개의 비트선 BL1 및 BL2 상에 발생되어, PMOS 트랜지스터 MP1 및 MP2를 턴 온시킴으로써 이 신호 전압이 증폭될 수 있다. 따라서, 동작 속도 및 전력 소비를 실질적으로 향상시키기 위해 간단한 제어로써 판독 및 기록 동작을 구현할 수 있는 강유전성 메모리 장치가 제공된다.

Description

센스 증폭기 회로, 이 회로를 사용한 메모리 장치, 및 이 메모리 장치를 판독하는 방법{SENSE AMPLIFIER CIRCUIT, MEMORY DEVICE USING THE CIRCUIT AND METHOD FOR READING THE MEMORY DEVICE}
본 발명은 센스 증폭기 회로, 이 회로를 사용한 메모리 장치, 이 메모리 장치를 판독하는 방법에 관한 것이다. 보다 자세히는, 본 발명은 강유전성 물질로 이루어진 강유전성 메모리 장치를 판독하는 방법에 관한 것이다.
종래에는 강유전성 커패시턴스에, 인가된 전압과 분극 간의 이력 현상이 있었다. 그러므로, 강유전성 커패시턴스에 전압을 인가함으로써 데이터 기록 후 인가된 전압이 0이 됨에도 불구하고, 강유전성 메모리 장치는 분극을 유지함으로써 데이터를 보유할 수가 있다. 이러한 특성은 비휘발성의 강유전성 메모리 장치를 구성하는 데 사용된다.
비휘발성의 강유전성 메모리 장치로부터 데이터를 판독하는 경우, 차동 전압이 입력되는 센스 증폭기는 메모리 셀에 기억된 데이터의 상태 0 또는 1을 판정한다. 그러므로, 센스 증폭기로 상태 0 또는 1을 판정하기 전에, 비트선 상에 데이터 0 또는 1에 대응하는 전압을 발생시키는 것이 필요하다. 이러한 데이터를 기억시키는 전압에 대응하는 비트선 전압은, 비트선 상에서의 분극 전하를 판독하도록 강유전체에 전압을 인가함으로써 구현될 수 있다.
이러한 강유전체에 전압을 인가하는 방법은 일본 특허 제2674775호, 미국 특허 제5530668호, 또는 미국 특허 공보 평8-8339호에 개시되어 있다.
일본 특허 제2674775호에 개시된 제1 종래 기술 방법을 도 1 내지 3을 참조하여 설명한다. 도 1 및 2에 있어서, 비트선 BLa1 및 BLa2은 비트선 프리차지(precharge) 신호 PBL에 의해 접지 레벨까지 미리 충전되고, 플레이트선 PLa1은 접지 레벨에 있다.
메모리 셀 MCa1은 워드선 WLa1이 하이(high) 레벨로 될 때 선택된다. 플레이트선 PLa1이 VCC로 구동될 때, 전압은 강유전체 CFa1에 인가되고, 분극 전하는 비트선 BLa1 상에서 판독된다. 비트선 BLa1이 기생(parasitic) 커패시턴스를 갖기 때문에, 메모리 셀 MCa1에 보유되어 있던 데이터 0 또는 1에 대응하는 분극 전하에 따라 비트선 전압이 발생된다.
도 3은 메모리 셀 MCa1에 의해 보유되어 있던 분극 전하가 비트선 BLa1 상에서 판독될 때의 비트선 전압을 도시한다. 비트선 전압은 강유전체 CFa1의 이력 특성 및 비트선 커패시턴스 간의 관계에 따른다. 강유전체 CFa1의 분극이 반전될 때에는 비트선 전압이 판독 시 V1이 되는 반면, 분극이 반전되지 않을 때에는 V0이 된다.
센스 증폭기 SAa1는, 다른 비트선 BLa2 상에 발생된 기준 전압을 사용하여, 더미 셀 DMCa1에 의해 판독된 데이터의 상태 0 또는 1을 판정한다. 그 후, 재기록의 경우, 판독 또는 기록 사이클을 종료시키기 위해, 플레이트선 PAa1은 접지 전위에 접속되고, 센스 증폭기 SAa1는 비활성 상태로 변경되며, 비트선 BLa1 및 BLa2은 접지 레벨까지 방전되고, 워드선 WLa1은 접지 전위에 접속된다.
미국 특허 제5530668호에 개시된 제2 종래 기술 방법을 도 1 및 4를 참조하여 설명한다. 이 도면들에서는, 비트선 BLa1 및 BLa2은 비트선 프리차지 신호 PBL에 의해 5볼트까지 미리 충전되고, 플레이트선 PLa1은 접지 전위에 접속된다.
워드선 WLa1이 하이 전위 레벨로 될 때, 메모리 셀 MCa1이 선택된다. 비트선 BLa1이 5볼트까지 미리 충전되므로, 워드선 WLa1이 하이 레벨로 되고, 셀 트랜지스터 TCa1가 통전될 때, 전압은 플레이트선 PLa1을 구동시키지 않으면서 강유전체 CFa1로 인가되어, 비트선 전압이 발생된다. 그 후, 센스 증폭기 SAa1가 0 또는 1 상태를 판정한다. 또한, 플레이트선 PLa1은 재기록을 위해 구동된다. 플레이트선 PLa1이 오직 재기록만을 위해 구동되므로, 액세스 속도가 향상될 수 있다.
또한, 도 5를 참조하여 일본 특허 공보 평8-8339호에 개시된 제3 종래 기술 방법을 설명한다. 이 도면에서는, 플레이트선 PLa1이 전위 VCC/2에 고정된다. 또한, 비트선 BLa1 및 BLa2은 대기 시간동안 VCC/2까지 미리 충전되고, 메모리 셀 MCa1이 선택되기 전에 접지 레벨까지 미리 충전된다. 그러므로, 워드선 WLa1이 메모리 셀 MCa1을 선택하고, 셀 트랜지스터 TCa1가 통전될 때, 전압은 플레이트선 PLa1을 구동시키지 않으면서 강유전체 FCa1에 인가되어, 비트선 전압이 발생된다.
그 후, 센스 증폭기 SAa1는 0 또는 1 상태를 판정하고, 재기록을 수행한다. 플레이트선 PLa1의 전압이 VCC/2이므로, 플레이트선 Pla1을 구동시키지 않으면서 재기록이 종료된다. 게다가, 셀 노드 NCa1의 전위가 대기 시간동안 VCC/2로 유지되므로, 모든 워드선이 하이 레벨로 설정되어, 셀 노드 NCa1의 전위가 보장된다. 따라서, 리프레시 동작이 필요하지 않다.
도 1에 있어서, DPL1은 더미 플레이선을 가리키고, DFCa1은 더미 강유전체를 가리키며, DTCa1은 더미 셀 트랜지스터를 가리키고, DNCa1은 더미 셀 노드를 가리킨다.
강유전체에 전압을 인가하는 방법에 있어서, 상기 설명한 종래의 휘발성의 강유전성 메모리 장치에는 문제가 있다. 즉, 플레이트선이 구동되는 제1 종래 기술 방법에서는, 액세스 시간이 연장된다. 이러한 문제점은, 충분한 레벨의 신호 전압을 획득하기 위해 구동 시간을 길게 만드는 플레이트선의 큰 시간 상수에 의해 유발된다.
또한, 플레이트선이 구동되지 않는 제2 종래 기술 방법에서는, 대기 시간동안 전압 소비가 증가한다. 이러한 문제점은 대기 시간동안 비트선 전압을 5볼트로 보장하기 위해 누설 전류가 보상되어야 한다는 점에 의해 유발된 것이다.
또한, 플레이트선이 구동되지 않는 제3 종래 기술 방법에서는, 제어가 복잡해지며, 전력 소비가 증가하고, 액세스 시간이 연장된다. 제3 방법에 있어서, 플레이트선의 전위는 VCC/2로 고정되고, 리프레시 동작은 요구되지 않는다. 그러므로, 대기 시간동안 비트선 전위는 플레이트선 전위와 동일한 VCC/2로 설정되고, 모든 워드선은 셀 트랜지스터를 통전시키기 위해 하이 레벨로 설정된다.
그러나, 메모리 액세스 동작 바로 전에, 선택된 워드선만을 하이 레벨로 재설정하기 위해, 모든 워드선을 접지 전위로 설정하고, 비트선을 접지 전위 또는 VCC로 미리 충전하는 것이 필요하다. 그러므로, 워드선의 제어 및 비트선 프리차지의 제어가 복잡하게 된다. 게다가, 워드선 및 비트선이 여러 번 구동되므로, 액세스 시간이 연장되고, 전력 소비는 증가한다.
상술한 문제점들을 해결하기 위해, 본 발명의 목적은, 간단한 제어로써 판독 및 기록 동작을 구현할 수 있는 센스 증폭기를 제공하고, 전력 소비 뿐만 아니라 동작 속도를 실질적으로 향상시킬 수 있는 센스 증폭기 회로, 이 회로를 사용한 메모리 장치, 및 이 메모리 장치를 판독하는 방법을 제공하는 것이다.
본 발명에 따른 센스 증폭기 회로는 정보를 기억시키기 위해 행 및 열들로 배치된 다수의 메모리 셀, 다수의 메모리 셀의 대응하는 열에 배치된 다수의 비트선, 및 다수의 메모리 셀에 접속된 플레이트선을 포함한 메모리 셀 어레이의 2개의 비트선에 접속된다. 센스 증폭기 회로는, 판독 시 플레이트선이 구동되지 않고 플레이트선 및 비트선들의 전위 레벨이 서로 동일한 상태에서 활성화된다.
본 발명에 따른 메모리 장치는, 정보를 기억시키기 위해 행 및 열들로 배치된 다수의 메모리 셀, 다수의 메모리 셀 어레이의 대응하는 열들에 배치된 다수의 비트선, 및 다수의 메모리 셀에 접속된 플레이트선을 포함하는 메모리 셀 어레이; 및 2개의 비트선에 접속된 차동형 센스 증폭기를 포함한다.
차동형 센스 증폭기는, 판독 시 플레이트선이 구동되지 않고 메모리 셀로부터 데이터를 판독하기 위해 플레이트선과 비트선의 전위 레벨이 서로 동일한 상태에서 활성화된다.
본 발명에 따른 메모리 장치로부터 데이터를 판독하는 방법은, 정보를 기억시키기 위해 행 및 열로 배치된 다수의 메모리 셀, 다수의 메모리 셀의 대응하는 열들에 배치된 다수의 비트선, 및 다수의 메모리 셀에 접속된 플레이트선을 포함하는 메모리 셀 어레이; 및 2개의 비트선에 접속된 다수의 차동형 센스 증폭기를 포함하는 메모리 장치에 적용된다. 이 방법은 판독 시 플레이트선이 구동되지 않고 메모리 셀로부터 데이터를 판독하기 위해 플레이트선과 비트선의 전위 레벨이 서로 동일한 상태에서 차동형 센스 증폭기를 활성화시키는 단계를 포함한다.
즉, 본 발명에 따른 메모리 장치는, 상술한 목적을 달성하기 위해, 비트선 상에 어떠한 신호 전압도 존재하지 않는다고 할지라도, 센스 증폭기가 메모리 셀로부터 데이터를 판독할 수 있도록 구성된다. 따라서, 플레이트선을 구동시킴으로서 또는 비트선을 미리 충전시킴으로써 미리 강유전체에 전압을 인가시키는 것은 필요하지 않다.
그러므로, 본 발명에 따른 메모리 장치는 종래 방법에서 비트선에 따른 충전 시간 및 방전 시간 뿐만 아니라 충전 전력 및 방전 전력을 감소시킬 수 있다. 따라서, 고속 및 저소비 전력의 강유전성 메모리 장치가 간단한 제어에 의해 구현될 수 있다. 즉, 본 발명에 따르면, 간단한 제어에 의해 판독 및 기록 동작이 수행될 수 있고, 전력 소비 뿐만 아니라 동작 속도가 실질적으로 향상되는 효과를 달성할 수 있다
도 1은 종래의 강유전성 메모리 장치의 판독 동작을 설명하기 위한 회로도.
도 2는 종래의 판독 동작을 설명하기 위한 제어 신호의 타이밍도.
도 3은 종래의 판독 동작을 설명하기 위한 도면.
도 4는 종래의 판독 동작을 설명하기 위한 제어 신호의 타이밍도.
도 5는 종래의 판독 동작을 설명하기 위한 제어 신호의 타이밍도.
도 6은 본 발명에 사용되는 센스 증폭기의 회로도.
도 7은 본 발명의 제1 실시예에 따른 강유전성 메모리 장치의 회로 구성도.
도 8은 본 발명의 제1 실시예에 따른 강유전성 메모리 장치의 동작 타이밍을 도시하는 타이밍도.
도 9는 본 발명의 제1 실시예에 따른 강유전성 메모리 장치의 동작을 설명하기 위한 도면.
도 10은 본 발명의 제2 실시예에 따른 강유전성 메모리 장치의 회로 구성도.
도 11은 본 발명의 제2 실시예에 따른 강유전성 메모리 장치의 동작 타이밍을 도시하는 타이밍도.
도 12는 본 발명의 제3 실시예에 따른 강유전성 메모리 장치의 회로 구성도.
도 13은 본 발명의 제3 실시예에 따른 강유전성 메모리 장치의 동작 타이밍을 도시하는 타이밍도.
도 14는 본 발명의 제4 실시예에 따른 강유전성 메모리 장치의 회로도.
도 15는 본 발명의 제4 실시예에 따른 강유전성 메모리 장치의 동작 타이밍을 도시하는 타이밍도.
도 16은 본 발명의 제5 실시예에 따른 강유전성 메모리 장치의 회로도.
도 17은 본 발명의 제5 실시예에 따른 강유전성 메모리 장치의 동작 타이밍을 도시하는 타이밍도.
도 18은 본 발명에 사용되는 센스 증폭기 타이밍 제어 회로의 일례를 도시하는 블럭도.
도 19는 본 발명에 사용되는 센스 증폭기 타이밍 제어 회로의 다른 예를 도시하는 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
BL1, BL2 : 비트선
PL1, PL2 : 플레이트선
WL1, WL2 : 워드선
MP1, MP2, MP3, MP4 : PMOS 트랜지스터
MN1, MN2, MN3, MN4 : NMOS 트랜지스터
MC1, MC2 : 메모리 셀
FC1, FC11, FC12 : 강유전성 커패시터
TC1, TC11, TC12 : 셀 트랜지스터
CB1, CB2 : 비트선 기생 커패시턴스
SA : 센스 증폭기
SAP, SAN : 센스 증폭기 인에이블 신호
YSW : Y 방향 선택 신호
PBL : 비트선 프리차지 신호
하기, 본 발명을 첨부된 도면을 참조하여 실시예에 따라 상세히 설명할 것이다. 도 6은 본 발명의 제1 실시예에 사용되는 센스 증폭기의 회로를 도시한 개략도이다. 도 6에서, 센스 증폭기 SA는 PMOS 트랜지스터 MP1, MP2, MP3, 및 MP4, 및 NMOS 트랜지스터 MN1, MN2, MN3, 및 MN4를 포함한다. 센스 증폭기 SA는 비트선 BL1 및 BL2 간의 차동 커패시턴스를 이용하여 데이터를 검출한다. 센스 증폭기 SA는 비활성 상태에서 센스 증폭기 제어 신호 SA0를 VCC 레벨로 설정하고, 센스 증폭기 제어 신호 SA1를 GND 레벨로 설정한다. 이러한 센스 증폭기 SA를 활성화할 때, 먼저 센스 증폭기 제어 신호 SA0가 GND 레벨로 설정되거나, 센스 증폭기 제어 신호 SA1가 VCC 레벨에 설정되어, PMOS 트랜지스터 MP3 및 MP4 또는 MNOS 트랜지스터 MN3 및 MN4는 통전된다.
비트선 상에 신호 전압으로서 100mA를 발생시킨 후 (즉, 10ns 이하), 다른 센스 증폭기 제어 신호 SA1 또는 센스 증폭기 제어 신호 SA0가 공급될 때, 센스 증폭기 SA는 완전하게 작동한다. 이와 달리, 활성 상태로부터 비활성 상태로의 센스 증폭기 SA의 천이는 센스 증폭기 제어 신호 SA0를 VCC 레벨로 재설정하고, 센스 증폭기 제어 신호 SA1를 GND 레벨로 재설정함으로써 수행된다.
도 7은 본 발명의 제1 실시예에 따른 강유전성 메모리 장치의 회로도이다. 이 도면에서, 본 발명의 제1 실시예에 따른 강유전성 메모리 장치의 2개의 인접한 비트선 BL1 및 BL2은, 기생 커패시턴스 CB1, CB2을 갖고 한 단부는 비트선 BL1 및 BL2 간의 차동 커패시턴스를 이용하여 데이터를 검출하는 센스 증폭기 SA에 접속된다. 본 발명에 사용되는 센스 증폭기 SA도 또한 이하 설명할 강유전성 메모리 장치 외에 사용될 수 있다.
메모리 셀 MC1은 2개의 강유전성 커패시터 FC11 및 FC22, 및 2개의 셀 트랜지스터 TC11 및 TC22를 포함한다. 각 강유전성 커패시터 FC11, FC12의 한 단자는 플레이트선 PL1에 접속되고, 강유전성 커패시터 FC11의 다른 단자는 셀 트랜지스터 TC11의 소스 단자에 접속된다. 강유전성 커패시터 FC12의 다른 단자는 셀 트랜지스터 TC12의 소스 단자에 접속된다.
각 셀 트랜지스터 TC11 또는 TC12의 게이트 단자는 워드선 WL1에 접속되고, 셀 트랜지스터 TC11의 드레인 단자는 비트선 BL1에 접속되며, 셀 트랜지스터 TC12의 드레인 단자는 비트선 BL2에 접속된다. 메모리 셀 MC2은 메모리 셀 MC1과 회로 구성이 유사하다. 또한, 구조 및 소자 크기도 메모리 셀 MC1과 유사하다.
참조 부호 WL2는 워드선을 표시하고, 참조 부호 PL2는 플레이트선을 표시하며, 참조 부호 PBL은 비트선 프리차지 신호를 표시하고, 참조 부호 SAP 및 SAN은 센스 증폭기 인에이블 신호를 표시하며, 참조 부호 MP1 및 MP2는 PMOS 트랜지스터를 표시하고, 참조 부호 YSW는 Y 방향 선택 신호를 표시한다. 상술한 Y 방향 선택 신호 YSW를 입력할 때, Y 방향의 메모리 셀들이 선택된다. 그러나, 이 Y 방향 선택 신호 YSW에 의한 동작은 본 발명에 직접적으로 관련되지 않으므로, 그 동작에 대한 설명은 생략한다.
도 8은 본 발명의 제1 실시예에 따른 강유전성 메모리 장치의 동작 타이밍을 도시하는 타이밍도이다. 도 9는 본 발명의 제1 실시예에 따른 강유전성 메모리 장치의 동작을 설명하기 위한 도면이다. 도 7 - 9를 참조하여, 본 발명의 제1 실시예에 따른 강유전성 메모리 장치의 판독 동작을 설명한다.
대기 시간동안, 비트선 BL1 및 BL2은 레벨 VCC/2까지 미리 충전되고, 플레이트선 PL1은 레벨 VCC/2로 설정되며, 강유전성 커패시턴스의 한 단자 및 셀 트랜지스터 TC11의 소스 단자 간의 접속 단자는, 모든 워드선 WL1 및 WL2을 하이 전위 레벨로 설정함으로써, 레벨 VCC/2로 유지된다. 그 후, 워드선 WL1을 제외한 모든 선들은 접지 전위로 설정된다.
이러한 상태에서, 센스 증폭기 인에이블 신호 SAN는 접지 전위에 설정되어, NMOS 트랜지스터 MN1 및 MN2가 통전되고, 비트선 커패시턴스 및 강유전성 커패시턴스의 전하는 접지 전위로 방전된다. NMOS 트랜지스터 MN1 및 MN2는 동일한 크기이며, 동일한 전류가 비트선 BL1 및 BL2로부터 흐른다.
게다가, 강유전성 커패시터 FC11 및 FC12는 비트선 BL1 및 BL2의 기생 커패시턴스와 동일한 순서로 큰 크기를 갖는다. 커패시턴스는 분극 방향에 따른다. 메모리 셀 MC1의 2개의 강유전성 커패시터는 분극 방향으로 서로 달리 있게 된다. 도 8에 도시된 바와 같이, 하나는 상태 A에 있고, 다른 하나는 상태 B에 있다. 그러므로, 신호 전압은 센스 증폭기 SA에 의해 검출될 수 있는 2개의 비트선 상에 발생된다. 그 후, 센스 증폭기 인에이블 신호 SAP를 VCC로 설정하여, 신호 전압을 증폭시키도록 PMOS 트랜지스터 MP1 및 MP2가 턴 온된다.
그러므로, 본 방법에 따르면, 센스 증폭기 SA가 작동하기 전에 플레이트선 PL1을 구동시키는 것은 불필요하다. 게다가, 비트선 BL1 및 BL2을 미리 충전시키는 제어 뿐만 아니라 워드선 WL1 및 WL2의 제어가 간소화되어, 액세스 시간이 단축된다.
더욱이, 플레이트선 PL1의 레벨이 VCC/2에 고정되어, 신호 전압이 센스 증폭기 SA에 의해 증폭될 때, 재기록 프로세스가 자동적으로 수행되므로, 사이클 시간도 또한 단축된다. 또한, 셀 노드의 레벨이 대기 시간동안 VCC/2로 유지될 수 있으므로, 리프레시 동작은 필요하지 않게 된다.
이 경우, 센스 증폭기 SA의 동작 방법에 관하여, NMOS 트랜지스터 MN1, MN2 및 PMOS 트랜지스터 MP1, MP2를 턴 온하기 위한 타이밍이 다를 수 있으므로, 신호 전압이 발생될 때까지, NMOS 트랜지스터 MN1, MN2 또는 PMOS 트랜지스터 MP1, MP2 중 하나가 작동하고, 센스 증폭기 SA가 완전하게 동작할 때 센스 증폭기 SA의 동작 마진을 초과하여 안정하게 될 수 있다. 따라서, 센스 증폭기 SA는 보다 확실하게 동작한다. 본 발명의 제1 실시예에서 사용되는 센스 증폭기가 도 6에 도시된 센스 증폭기와 다른 구성을 갖더라도, 그 동작은 도 6에 도시된 센스 증폭기와 유사하다.
도 10은 본 발명의 제2 실시예에 따른 강유전성 메모리 장치의 회로 구성도를 도시한다. 이 도면에서, 본 발명의 제2 실시예에 따른 강유전성 메모리 장치의 2개의 인접한 비트선 BL1 및 BL2은, 기생 커패시턴스 CB1, CB2를 갖고, 한 단부는 비트선 BL1 및 BL2 간의 차동 커패시턴스를 이용하여 데이터를 검출하는 센스 증폭기 SA에 접속된다.
메모리 셀 MC1은 2개의 강유전성 커패시터 FC11 및 FC12 및 2개의 셀 트랜지스터 TC11 및 TC12를 포함한다. 각 강유전성 커패시터 FC11, FC12의 한 단자는 플레이트선 PL1에 접속되고, 강유전성 커패시터 FC11의 다른 단자는 셀 트랜지스터 TC11의 소스 단자에 접속된다. 강유전성 커패시터 FC12의 다른 단자는 셀 트랜지스터 TC12의 소스 단자에 접속된다.
각 셀 트랜지스터 TC11 또는 TC12의 게이트 단자는 워드선 WL1에 접속되고, 셀 트랜지스터 TC11의 드레인 단자는 비트선 BL1에 접속되며, 셀 트랜지스터 TC12의 드레인 단자는 비트선 BL2에 접속된다. 메모리 셀 MC2은 메모리 셀 MC1과 회로 구성이 유사하다. 또한, 구조 및 소자 크기도 메모리 셀 MC1과 유사하다.
참조 부호 WL2는 워드선을 표시하고, 참조 부호 PL2는 플레이트선을 표시하며, 참조 부호 PBL는 비트선 프리차지 신호를 표시하고, 참조 부호 SA0 및 SA1는 센스 증폭기 제어 신호를 표시하며, 참조 부호 MP1, MP2, MP3, 및 MP4는 PMOS 트랜지스터를 표시하고, 참조 부호 MN1, MN2, MN3, 및 MN4는 MMOS 트랜지스터를 표시하며, 참조 부호 YSW는 Y 방향 선택 신호를 표시한다. 본 발명의 제2 실시예에 사용되는 센스 증폭기는 도 6에 도시된 센스 증폭기와 동일한 구성을 갖고 동일한 동작을 수행한다.
도 11은 본 발명의 제2 실시예에 따른 강유전성 메모리 장치의 동작 타이밍을 도시하는 타이밍도이다. 도 10 및 11을 참조하여, 본 발명의 제2 실시예에 따른 강유전성 메모리 장치의 판독 동작을 설명한다.
대기 시간동안, 비트선 BL1 및 BL2은 레벨 VCC/2까지 미리 충전되고, 플레이트선 PL1은 레벨 VCC/2로 설정되며, 강유전성 커패시턴스의 한 단자와 셀 트랜지스터 TC11의 소스 단자 간의 접속 노드는, 모든 워드선 WL1 및 WL2이 하이 전위 레벨로 설정됨으로써 레벨 VCC/2로 유지된다. 그 후, 워드선 WL1을 제외한 모든 선들이 접지 전위로 설정된다.
이러한 상태에서, 센스 증폭기 제어 신호 SA1가 전위 VCC에 설정되어, NMOS 트랜지스터 MN3 및 MN4는 통전되고, 비트선 커패시턴스 및 강유전성 커패시턴스의 전하는 접지 전위로 방전된다. NMOS 트랜지스터 MN1, MN2, MN3, 및 MN4는 크기가 동일하고, 동일한 전류가 비트선 BL1 및 BL2으로부터 흐른다.
게다가, 강유전성 커패시터 FC11 및 FC12는 비트선 BL1 및 BL2의 기생 커패시턴스와 동일한 순서로 큰 크기를 갖는다. 커패시턴스는 분극 방향에 따른다. 메모리 셀 MC1의 2개의 강유전성 커패시터는 서로 다른 분극 방향을 갖는다. 도 9에 도시된 바와 같이, 하나는 상태 A에 있고, 다른 하나는 상태 B에 있다.
그러므로, 비트선 BL1 및 BL2으로부터 흐르는 전류가 동일하므로, 센스 증폭기 SA에 의해 검출될 수 있는 신호 전압은 2개의 비트선 상에 발생한다. 그 후, 센스 정폭기 제어 신호 SA0가 접지 전위로 설정되어, PMOS 트랜지스터 MP3 및 MP4는 신호 전압을 증폭하기 위해 턴 온된다. 센스 증폭기 제어 신호 SA1의 상승 에지로부터 센스 증폭기 제어 신호 SA0의 하강 에지까지의 시간은 100mA의 신호 전압을 획득하기에 충분한 시간이다. 즉, 10ns 미만이 충분하다. 이러한 시간은 반도체의 설계 규칙에 따른다. 배선 폭이 적을수록, 시간이 단축된다.
따라서, 본 발명의 방법에서는, 센스 증폭기 SA가 동작하기 전에 플레이트선 PL1을 구동시키는 것은 필요하지 않다. 게다가, 비트선 BL1 및 BL2을 미리 충전하는 제어 뿐만 아니라 워드선 WS1 및 WS2의 제어가 간소화되므로, 액세스 시간이 단축된다.
더욱이, 플레이트선 PL1의 레벨이 VCC/2로 고정되어, 신호 전압이 센스 증폭기 SA에 의해 증폭될 때, 재기록 프로세스가 자동적으로 수행되어, 사이클 시간도 또한 단축된다. 또한, 셀 노드의 레벨이 대기 시간동안 VCC/2로 유지될 수 있으므로, 리프레시 동작이 요구되지 않는다.
도 12는 본 발명의 제3 실시예에 따른 강유전성 메모리 장치의 회로 구성도이다. 이 도면에서, 본 발명의 제3 실시예에 따른 강유전성 메모리 장치는, 강유전성 메모리 장치의 레벨 VCC/2이 접지 신호 GND로 대체된 점을 제외하면, 도 10에 도시된 본 발명의 제2 실시예에 따른 강유전성 메모리 장치와 유사한 구성을 갖는다. 동일한 소자는 동일한 참조 번호에 의해 표시된다. 게다가, 동일한 소자의 동작은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 동일한 소자의 동작과 동일하다.
도 13은 본 발명의 제3 실시예에 따른 강유전성 메모리 장치의 동작 타이밍을 도시하는 타이밍도이다. 도 12 및 13을 참조하여, 본 발명의 제3 실시예에 따른 강유전성 메모리 장치의 판독 동작을 설명한다.
대기 시간동안, 비트선 BL1 및 BL2은 접지 전위로 미리 충전되고, 플레이트선 PL1은 접지 전위로 설정된다. 그 후, 워드선 WL1은 메모리 셀 MC1을 선택하기 위해 하이 전위로 설정된다.
이러한 상태에서, GND 레벨이 센스 증폭기 제어 신호 SA0에 인가되어, 센스 증폭기 SA는 동작하고, PMOS 트랜지스터 MP3 및 MP4는 통전하게 된다. PMOS 트랜지스터 MP1, MP2, MP3, 및 MP4가 동일한 크기를 가지므로, 동일한 전류가 비트선 BL1 및 BL2으로 흐른다. 그러므로, 전류는 비트선 커패시턴스 및 강유전성 커패시턴스로 충전한다. 강유전성 커패시터 FC11 및 FC12가 상대적으로 큰 유전 상수를 갖는 물질로 이루어지므로, 그 커패시턴스는 비트선 BL1 및 BL2의 기생 커패시턴스와 유사한 값을 갖는다.
게다가, 메모리 셀 MC1의 2개의 강유전성 커패시터는 다른 분극 방향을 갖는다. 도 9에 도시된 바와 같이, 하나는 상태 A에 있고, 다른 하나는 상태 B에 있어, 결과적으로 다른 커패시턴스를 갖게 된다. 그러므로, PMOS 트랜지스터 MP3 및 MP4가 통전하게 될 때, 검출가능한 신호 전압은 센스 증폭기 SA에 의해 발생된다. 그 후, NMOS 트랜지스터 MN3 및 MN4가 턴 온되어 신호 전압이 증폭된다.
그러므로, 본 발명에 따르면, 센스 증폭기 SA가 작동하기 전에 , 플레이트선 PL1을 구동시키는 것이 필요하지 않게 된다. 또한, 비트선 BL1, BL2은 레벨 VCC 또는 VCC/2까지 미리 충전될 필요가 없으므로, 액세스 시간이 단축되고 전력 소비가 감소될 수 있다. 더욱이, 대기 시간동안, 비트선 BL1, BL2 및 플레이트선 PL1이 접지 전위에 있으므로, 리프레시 동작이 요구되지 않는다.
이 경우, 본 발명의 제3 실시예에 따른 센스 증폭기 SA의 동작 방법에 관하여, NMOS 트랜지스터 MN1, MN2, 및 PMOS 트랜지스터 MP1, MP2를 턴 온시키기 위한 타이밍은 본 발명의 제2 실시예에 따른 센스 증폭기 SA의 동작 방법과 동일한 방식과는 다를 수 있으므로, 센스 증폭기 SA는 보다 확살하게 동작할 수 있다. 본 실시예에서, 먼저 PMOS 트랜지스터 MP1 및 MP2가 활성화되고, 센스 증폭기 SA의 동작 마진으로서 약 100mV의 신호 전압을 발생시킨 후, NMOS 트랜지스터 MN1 및 MN2가 활성화된다. 센스 증폭기 제어 신호 SA0, SA1의 타이밍은 본 발명의 제2 실시예의 방식과 10ns 이하의 충분한 차이가 있다.
도 14는 본 발명의 제4 실시예에 따른 강유전성 메모리 장치의 회로 구성도이다. 이 도면에서, 본 발명의 제4 실시예에 따른 강유전성 메모리 장치는, 본 발명의 제2 실시예의 강유전성 메모리 장치의 전위 VCC/2가 전위 VCC로 대체된다는 점을 점을 제외하면, 도 10에 도시된 제2 실시예에 따른 비휘발성의 강유전성 메모리 장치와 유사한 회로 구성을 갖는다. 동일한 소자는 동일한 참조 번호에 의해 표시된다. 게다가, 동일한 소자의 동작은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치와 유사하다.
도 15는 본 발명의 제4 실시예에 따른 강유전성 메모리 장치의 동작 타이밍을 도시하는 타이밍도이다. 도 14 및 15를 참조하여, 본 발명의 제4 실시예에 따른 강유전성 메모리 장치의 판독 동작을 설명한다.
대기 시간동안, 비트선 BL1 및 BL2은 레벨 VCC로 미리 충전되고, 플레이트선 PL1은 레벨 VCC로 설정되며, 강유전성 커패시턴스의 한 단자 및 셀 트랜지스터 TC11, TC12의 소스 단자 간의 접속 노드는 모든 워드선 WL1 및 WL2을 하이 전위 레벨로 설정함으로써 레벨 VCC로 유지된다.
그 다음, 워드선 WL1을 제외한 모든 선이 접지 전위로 설정된다. 이러한 상태에서, 센스 증폭기 인에이블 신호 SA1는 전위 VCC로 설정되어, NMOS 트랜지스터 MN3 및 MN4가 통전되고, 비트선 커패시턴스 및 강유전성 커패시턴스의 전하는 접지 전위까지 방전된다.
NMOS 트랜지스터 MN1, MN2, MN3, 및 MN4는 동일한 크기를 가지므로, 동일한 전류가 비트선 BL1 및 BL2으로부터 흐른다. 게다가, 강유전성 커패시터 FC11 및 FC12는 비트선 BL1 및 BL2의 기생 커패시턴스와 동일한 순서로 큰 크기를 갖는다. 커패시턴스는 분극 방향에 따른다.
그러므로, 센스 증폭기 SA에 의해 검출될 수 있는 신호 전압은 2개의 비트선 BL1 및 BL2 상에 발생된다. 그 후, 센스 증폭기 제어 신호 SA0는 PMOS 트랜지스터 MP3 및 MP4를 통전하게 하여, 신호 전압이 증폭된다.
그러므로, 본 방법에 있어서, 센스 증폭기 SA가 작동하기 전에, 플레이트선 PL1을 구동시키는 것이 필요하지 않다. 게다가, 비트선 BL1 및 BL2를 미리 충전시키는 제어 뿐만 아니라 워드선 WL1의 제어가 간소화되어, 액세스 시간이 단축된다. 더욱이, 셀 노드가 대기 시간동안 전위 VCC로 유지되므로, 리프레시 동작이 필요하지 않다.
이 경우, 본 발명의 제4 실시예에 따른 센스 증폭기 SA의 동작 방법에 관하여, NMOS 트랜지스터 MN1, MN2 및 PMOS 트랜지스터 MP1, MP2를 턴 온시키기 위한 타이밍은 본 발명의 제2 실시예에 따른 센스 증폭기 SA의 동작 방법과 상이한 것으로, 센스 증폭기 SA는 보다 확실하게 동작할 수 있다. 본 실시예에서, 먼저 NMOS 트랜지스터 MN1 및 MN2가 활성화되고, 센스 증폭기 SA의 동작 마진으로써 약 100mA의 신호 전압을 발생시킨 후, PMOS 트랜지스터 MP1 및 MP2가 활성화된다. 센스 증폭기 제어 신호 SA0, SA1의 타이밍은 본 발명의 제2 실시예와 동일한 방식에서 10ns 이하의 충분한 차이를 갖는다.
본 발명은 메모리 셀이 하나의 강유전성 커패시터 및 하나의 MOS 트랜지스터로 이루어 지는 1T/1C형 강유전성 메모리에 적용될 수 있다. 도 16은 본 발명의 제5 실시예에 따른 강유전성 메모리 장치의 회로도를 도시한다.
2개의 인접한 비트선 BL1 및 BL2은 기생 커패시턴스 CB1, CB2를 갖는데, 한 단부는 비트선 BL1 및 BL2 간의 차동 커패시턴스를 이용하여 데이터를 검출하는 센스 증폭기 SA에 접속된다.
게다가, 메모리 셀 MC1은 강유전성 커패시터 FC1 및 셀 트랜지스터 TC1를 포함한다. 강유전성 커패시터 FC1의 한 단자는 플레이트선 PL1에 접속되고, 강유전성 커패시터 FC1의 다른 단자는 셀 트랜지스터 TC1의 소스 단자에 접속된다.
게다가, 셀 트랜지스터 TC1의 게이트 단자는 워드선 WL1에 접속되고, 셀 트랜지스터 TC1의 드레인 단자는 비트선 BL1에 접속된다. 또한, 센스 증폭기 SA가 비트선 BL1 및 BL2 간의 차동 커패시턴스를 이용하는 차동형이므로, 기준 커패시턴스 즉, 강유전체의 분극이 반전되는 경우와 강유전체를 반전하지 않은 경우의 중간 커패시턴스를 사용한다.
그러므로, 메모리 셀 MC1에 접속된 비트선 BL1과 쌍을 이루는 다른 비트선 BL2은 기준 커패시턴스 생성 회로 DMC1에 접속된다. 또한, 다른 메모리 셀 MC2은 회로 구성이 동일하며, 구조 및 소자 크기가 유사하다. 다수의 메모리 셀 (도시되지 않음)은 비트선 BL1 및 BL2에 접속된다. 기준 커패시턴스 생성 회로 DMC1 및 DMC2는 본 실시예에 도시된 회로 뿐만 아니라 기준 커패시턴스 즉, 강유전체의 분극이 반전되는 경우와 강유전체의 분극이 반전되지 않는 경우 간의 중간 커패시턴스를 생성할 수 있는 모든 기준 커패시턴스 생성 회로를 포함한다. 도 17은 본 발명의 제5 실시예에 따른 강유전성 메모리 장치의 동작 타이밍을 도시하는 타이밍도이다. 도 16 및 17을 참조하여, 본 발명의 제5 실시예에 따른 강유전성 메모리 장치의 판독 동작을 설명한다. 대기 시간동안, 비트선 BL1 및 BL2은 접지 전위로 미리 충전되고, 플레이트선 PL1은 접지 전위로 설정된다. 그 다음, 워드선 WL1이 메모리 셀 MC1을 선택하기 위한 하이 전위로 설정된다.
이러한 상태에서, GND 레벨이 센스 증폭기 제어 신호 SA0에 인가되어, 센스 증폭기 SA가 작동하고, PMOS 트랜지스터 MP3 및 MP4가 통전하게 된다. 기준 커패시턴스 생성 회로 DMC1는, 도 9에 도시된 바와 같이, 메모리 셀 MC1의 강유전성 커패시턴스의 분극이 상태 A에 있는 경우의 커패시턴스와, 상태 B에 있는 경우의 커패시턴스 사이의 중간값의 커패시턴스를 생성한다.
그러므로, PMOS 트랜지스터 MP3 및 MP4가 통전하게 되고, 센스 증폭기 SA에 의해 검출될 수 있는 신호 전압이 2개의 비트선 BL1 및 BL2 상에 발생하게 된다. 그 후, 센스 증폭기 제어 신호 SA1는 NMOS 트랜지스터 MN3 및 MN4를 통전시킴으로써, 신호 전압이 증폭된다.
그러므로, 본 방법으로는, 센스 증폭기 SA가 작동하기 전에 플레이트선 PL1을 구동시킬 필요가 없다. 게다가, 비트선 BL1 및 BL2은 전위 VCC 또는 VCC/2로 미리 충전시킬 필요가 없으므로, 액세스 시간이 단축되고, 전력 소비가 감소된다. 더욱이, 비트선 BL1, BL2 및 플레이트선 PL1이 대기 시간동안 접지 전위에 있으므로, 리프레시 동작이 요구되지 않는다. 또한, 메모리 셀 MC1이 1T/1C형이므로, 이 셀의 면적이 2T/2C형의 1/2까지 감소된다.
본 발명의 제2 및 제4 실시예의 동작 방법이 제5 실시예에 의해 구현될 수 있고, 본 발명의 제2 및 제4 실시예에서 보인 효과를 얻을 수 있다. 게다가, 메모리 셀 MC1이 1T/1C 구조이므로, 셀 면적이 1/2로 감소될 수 있다.
도 18은 본 발명에 사용되는 센스 증폭기 타이밍 제어 회로의 일례를 도시한 블럭도이다. 이 도면에서, 센스 증폭기 타이밍 제어 회로(1)는 인버터(11 및 12), 지연 회로(13), 및 NAND 회로(18)를 포함한다. 지연 회로(13)는 인버터(14 및 16), 및 커패시터(15 및 17)를 포함한다. 이러한 구성에서, 센스 증폭기 타이밍 제어 회로(1)는 센스 증폭기 인에이블 신호 SAE를 입력하고, 센스 증폭기 제어 신호 SA0 및 SA1를 센스 증폭기(2)에 출력한다. 센스 증폭기(2)는 메모리 셀 어레이(3)를 제어한다.
센스 증폭기 제어 신호 SA0 및 SA1는 동시에 다수의 센스 증폭기(2)에 공급된다. 센스 증폭기(2)가 비활성 상태일 때, 센스 증폭기 인에이블 신호 SAE는 접지 전위에 있다. 그러므로, 센스 증폭기 제어 신호 SA0는 VCC 레벨로 되고, 센스 증폭기 제어 신호 SA1는 접지 전위로 된다.
센스 증폭기(2)를 활성화시키기 위해 센스 증폭기 인에이블 신호 SAE가 VCC 레벨로 설정될 때, 센스 증폭기 제어 신호 SA1는 VCC 레벨로 되고, 센스 증폭기(2)의 NMOS 트랜지스터 측은 비트선 상에 신호 전압을 발생시키는 것을 개시하기 위해 통전된다.
지연 회로(13)에 의해 설정된 지연 시간 후에 센스 증폭기 제어 신호 SA1에 관하여 센스 증폭기 제어 신호 SA0가 접지 전위로 반전될 때, 충분한 신호 전압이 신호 전압을 증폭하기 위한 비트선 상에 발생된 후, 센스 증폭기(2)의 PMOS 측은 통전된다.
게다가, 센스 증폭기 인에이블 신호 SAE가 센스 증폭기(2)를 활성화시키기 위해 GND 레벨로 설정될 때, NAND 회로(18)는 지연 회로(13)에 의해 신호 지연을 무시한다. 따라서, 센스 증폭기 제어 신호 SA0의 VCC 레벨로의 반전 타이밍 및 센스 증폭기 제어 신호 SA1의 GND 레벨로의 반전 타이밍은 동일하게 된다.
그러므로, 센스 증폭기 타이밍 제어 회로(1)는 본 발명에 요구되는 센스 증폭기 제어 신호 SA0 및 SA1를 생성할 수 있다. 또한, 지연 시간은, 지연 회로(13)의 단계 수를 변경시킴으로써, 또는 지연 회로의 인버터(14 및 16)의 크기를 변경시킴으로써, 또는 커패시터(15 및 17)의 커패시턴스 값을 변경시킴으로써, 임의의 값으로 설정될 수 있다.
도 19는 본 발명에 사용되는 센스 증폭기 타이밍 제어 회로의 또 다른 예를 도시하는 블럭도이다. 이 도면에서, 센스 증폭기 타이밍 제어 회로(4)는 인버터(41), 지연 회로(42), 및 NOR 회로(47)를 포함한다. 지연 회로(42)는 인버터(43 및 45), 및 커패시터(44 및 46)를 포함한다. 이러한 구성에서, 센스 증폭기 타이밍 제어 회로(4)는 센스 증폭기 인에이블 신호 SAE를 입력하고, 센스 증폭기 제어 신호 SA0 및 SA1를 센스 증폭기(2)로 출력한다. 센스 증폭기(2)는 메모리 셀 어레이(3)를 제어한다.
본 발명의 제3 및 제5 실시예에 있어서, 센스 증폭기 제어 신호 SA0는 센스 증폭기 제어 신호 SA1로부터 지연되어, 상술한 센스 증폭기 타이밍 제어 회로(4)가 사용된다. 이러한 센스 증폭기 타이밍 제어 회로(4)는 본 발명의 제3 및 제5 실시예에 요구되는 동작을 구현할 수 있다. 또한, 지연 시간은, 지연 회로(42)의 단계 수를 변경시킴으로써, 인버터(43 및 45)의 크기를 변경시킴으로써, 또는 커패시터(44 및 46)의 커패시턴스 값을 변경시킴으로써, 임의의 값으로 설정될 수 있다.
따라서, 본 발명에 따르면, 메모리 셀 MC1 및 MC2의 판독 및 기록 동작이 종래의 방법보다 간단한 제어에 의해 구현될 수 있어서, 동작 속도 및 전력 소비가 실질적으로 향상될 수 있다.

Claims (19)

  1. 정보를 기억시키기 위해 행 및 열들에 배치된 다수의 메모리 셀, 상기 다수의 메모리 셀의 상기 열들에 대응하여 배치된 다수의 비트선, 및 상기 다수의 메모리 셀에 접속된 플레이트선을 포함하는 메모리 셀 어레이의 2개의 비트선에 접속된 센스 증폭기 회로에 있어서,
    상기 센스 증폭기 회로는, 판독 시 상기 플레이트선이 구동되지 않고 상기 플레이트선 및 상기 비트선들의 전위 레벨이 서로 동일한 상태에서 활성화되는 센스 증폭기 회로.
  2. 제1항에 있어서, 서로 다른 타이밍에서 턴 온되는 한 쌍의 PMOS 트랜지스터 및 한 쌍의 NMOS 트랜지스터를 포함하는 센스 증폭기 회로.
  3. 제2항에 있어서, 상기 한 쌍의 PMOS 트랜지스터 또는 상기 한 쌍의 NMOS 트랜지스터 중 어느 하나는, 상기 비트선 상에서 발생된 신호 전압이 상기 회로의 동작 마진 또는 그 이상이 될 때까지 활성화되는 센스 증폭기 회로.
  4. 메모리 장치에 있어서,
    정보를 기억시키기 위해 행 및 열들에 배치된 다수의 메모리 셀, 상기 다수의 메모리 셀의 상기 열들에 대응하여 배치된 다수의 비트선, 및 상기 다수의 메모리 셀에 접속된 플레이트선을 포함하는 메모리 셀 어레이; 및
    2개의 비트선에 접속된 다수의 차동형 센스 증폭기를 포함하며, 상기 차동형 센스 증폭기는, 판독 시 상기 플레이트선이 구동되지 않고 상기 메모리 셀로부터 데이터를 판독하기 위해 상기 플레이트선 및 상기 비트선들의 전위 레벨이 서로 동일한 상태에서 활성화되는 메모리 장치.
  5. 제4항에 있어서, 상기 차동형 센스 증폭기는, 서로 다른 타이밍에서 턴 온되는 한 쌍의 PMOS 트랜지스터 및 한 쌍의 NMOS 트랜지스터를 포함하는 메모리 장치.
  6. 제5항에 있어서, 상기 한 쌍의 PMOS 트랜지스터 및 상기 한 쌍의 NMOS 트랜지스터 중 어느 하나는, 상기 비트선 상에서 발생되고 상기 차동형 센스 증폭기에 의해 검출될 수 있는 신호 전압이 상기 회로의 동작 마진 또는 그 이상이 될 때까지 활성화되는 메모리 장치.
  7. 제4항에 있어서, 상기 메모리 셀의 데이터는 상기 2개의 비트선 사이의 차 커패시턴스를 검출하는 상기 차동형 센스 증폭기에 의해 판독되는 메모리 장치.
  8. 제7항에 있어서, 상기 비트선 및 상기 플레이트선의 상기 전위 레벨이, 상기 차동형 센스 증폭기가 활성화되기 바로 전에 접지 레벨에 있는 메모리 장치.
  9. 제7항에 있어서, 상기 비트선 및 상기 플레이트선의 상기 전위 레벨이, 상기 차동형 센스 증폭기가 활성화되기 바로 전에 소정의 레벨에 있는 메모리 장치.
  10. 제7항에 있어서, 상기 비트선 및 상기 플레이트선의 상기 전위 레벨이, 상기 차동형 센스 증폭기가 활성화되기 바로 전에 소정의 레벨의 1/2에 있는 메모리 장치.
  11. 제4항에 있어서, 상기 다수의 메모리 셀 각각은, 정보를 분극 상태로서 기억시키기 위해 2개의 대향하는 전극 사이에 강유전성막으로 이루어진 커패시턴스 소자, 및 소스 또는 드레인이 상기 커패시턴스 소자의 전극들 중 하나에 접속된 트랜지스터를 포함하고, 상기 다수의 워드선은 상기 대응하는 행 상의 상기 메모리 셀들의 상기 트랜지스터들의 게이트에 접속되며, 상기 다수의 비트선은 상기 트랜지스터의 나머지 소스 및 드레인에 접속되고, 상기 플레이트선은 상기 다수의 메모리 셀의 상기 커패시턴스 소자의 상기 전극들 중 나머지에 접속된 메모리 장치.
  12. 정보를 기억시키기 위해 행 및 열들에 배치된 다수의 메모리 셀, 상기 다수의 메모리 셀의 상기 행들에 대응하여 배치된 다수의 비트선, 및 상기 다수의 메모리 셀에 접속된 플레이트선을 포함하는 메모리 셀 어레이; 및 2개의 상기 비트선에 접속된 다수의 차동형 센스 증폭기를 포함하는 메모리 장치로부터 데이터를 판독하는 방법에 있어서,
    판독 시 상기 플레이트선이 구동되지 않고 상기 메모리 셀로부터 데이터를 판독하기 위해 상기 플레이트선 및 상기 비트선들이 서로 동일한 상태에서 상기 차동형 센스 증폭기를 활성화시키는 단계를 포함하는 방법.
  13. 제12항에 있어서, 서로 다른 타이밍에서 상기 차동형 센스 증폭기에 포함된 상기 한 쌍의 PMOS 트랜지스터 및 상기 한 쌍의 NMOS 트랜지스터를 턴 온시키는 단계를 더 포함하는 방법.
  14. 제12항에 있어서, 상기 비트선 상에서 발생된 신호 전압이 상기 회로의 동작 마진 또는 그 이상이 될 때까지, 상기 한 쌍의 PMOS 트랜지스터 또는 상기 한 쌍의 NMOS 트랜지스터 중 어느 하나를 활성화시키는 단계를 더 포함하는 방법.
  15. 제12항에 있어서, 상기 차동형 센스 증폭기에 의해 상기 2개의 비트선 간의 차 커패시턴스를 검출함으로써 상기 메모리 셀로부터 데이터를 판독하는 단계를 더 포함하는 방법.
  16. 제15항에 있어서, 상기 비트선 및 상기 플레이트선의 상기 전위 레벨은 상기 차동형 센스 증폭기가 활성화되기 바로 전에 접지 레벨에 있는 방법.
  17. 제15항에 있어서, 상기 비트선 및 상기 플레이트선의 상기 전위 레벨은 상기 차동형 센스 증폭기가 활성화되기 바로 전에 소정의 레벨에 있는 방법.
  18. 제15항에 있어서, 상기 비트선 및 상기 플레이트선의 상기 전위 레벨은 상기 차동형 센스 증폭기가 활성화되기 바로 전에 소정의 레벨의 1/2에 있는 방법.
  19. 제12항에 있어서, 상기 다수의 메모리 셀 각각은, 정보를 분극 상태로서 기억시키기 위해 2개의 대향하는 전극 사이의 강유전성막으로 이루어진 커패시턴스 소자, 및 소스 또는 드레인이 상기 커패시턴스 소자의 상기 전극들 중 하나에 접속된 트랜지스터를 포함하고, 상기 다수의 워드선은 상기 대응하는 행 상에 상기 메모리 셀들의 상기 트랜지스터들의 게이트들에 접속되며, 상기 다수의 비트선은 상기 트랜지스터의 나머지 소스 및 드레인에 접속되고, 상기 플레이트선은 상기 다수의 메모리 셀의 상기 커패시턴스 소자의 상기 전극들 중 다른 하나에 접속되는 방법.
KR1019990060725A 1998-12-24 1999-12-23 센스 증폭기 회로, 이 회로를 사용한 메모리 장치, 및 이메모리 장치를 판독하는 방법 KR20000048350A (ko)

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