JP2001319472A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000003990 capacitor Substances 0.000 claims abstract description 181
- 230000015654 memory Effects 0.000 claims abstract description 144
- 230000008878 coupling Effects 0.000 claims abstract description 12
- 238000010168 coupling process Methods 0.000 claims abstract description 12
- 238000005859 coupling reaction Methods 0.000 claims abstract description 12
- 230000010287 polarization Effects 0.000 abstract description 18
- 210000004027 cell Anatomy 0.000 description 109
- 238000010586 diagram Methods 0.000 description 40
- 230000000694 effects Effects 0.000 description 19
- 238000000034 method Methods 0.000 description 9
- 102100033458 26S proteasome non-ATPase regulatory subunit 4 Human genes 0.000 description 7
- 101150001079 PSMD4 gene Proteins 0.000 description 7
- 101150006293 Rpn10 gene Proteins 0.000 description 7
- 230000004913 activation Effects 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000006731 degradation reaction Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 210000003771 C cell Anatomy 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000028161 membrane depolarization Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】
【課題】 残留分極情報を十分に読み出すことを可能と
した強誘電体メモリを提供する。 【解決手段】 強誘電体キャパシタとトランジスタとか
らなるメモリセルＭＣが配列され、メモリセルＭＣを選
択するワード線ＷＬ、強誘電体キャパシタの一端に駆動
電圧を印加するためのプレート線ＰＬ及び、強誘電体キ
ャパシタの他端が選択的に接続されるビット線ＢＬ，／
ＢＬが配設されたメモリセルアレイ１と、強誘電体キャ
パシタからビット線ＢＬ，／Ｂｌに読み出される信号を
検知増幅するセンスアンプ回路２とを備えた強誘電体メ
モリにおいて、データ読み出し時センスアンプ回路２の
動作前に、信号が読み出されるビット線の電圧を、カッ
プリング用キャパシタＣによって引き下げる制御を行う
ビット線電圧制御回路３を設けた。
した強誘電体メモリを提供する。 【解決手段】 強誘電体キャパシタとトランジスタとか
らなるメモリセルＭＣが配列され、メモリセルＭＣを選
択するワード線ＷＬ、強誘電体キャパシタの一端に駆動
電圧を印加するためのプレート線ＰＬ及び、強誘電体キ
ャパシタの他端が選択的に接続されるビット線ＢＬ，／
ＢＬが配設されたメモリセルアレイ１と、強誘電体キャ
パシタからビット線ＢＬ，／Ｂｌに読み出される信号を
検知増幅するセンスアンプ回路２とを備えた強誘電体メ
モリにおいて、データ読み出し時センスアンプ回路２の
動作前に、信号が読み出されるビット線の電圧を、カッ
プリング用キャパシタＣによって引き下げる制御を行う
ビット線電圧制御回路３を設けた。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に強誘電体キャパシタとトランジスタを用い
て構成されるメモリセルを用いて不揮発にデータを記憶
する強誘電体メモリに関する。
に係り、特に強誘電体キャパシタとトランジスタを用い
て構成されるメモリセルを用いて不揮発にデータを記憶
する強誘電体メモリに関する。
【０００２】
【従来の技術】今日、半導体メモリは、大型コンピュー
タの主記憶から、パソコン、各種家電製品、携帯電話等
の多くの分野で利用されている。半導体メモリの種類と
しては、揮発性のＤＲＡＭやＳＲＡＭ、不揮発性のマス
クＲＯＭやＥＥＰＲＯＭ等が市場に出回っている。特に
ＤＲＡＭは、揮発性であるにも拘わらず、低コスト性や
高速性の点で優れており、メモリ市場の多くを占めてい
る。電気的書き換えが可能な不揮発性メモリであるＥＥ
ＰＲＯＭフラッシュメモリは、書き換え回数が１０6回
程度に制限されていること、書き込み時間がマイクロ秒
の単位で必要であること、書き込み等に高電圧が必要で
あること、等の難点があるため、ＤＲＡＭ程には市場が
開けていない。
タの主記憶から、パソコン、各種家電製品、携帯電話等
の多くの分野で利用されている。半導体メモリの種類と
しては、揮発性のＤＲＡＭやＳＲＡＭ、不揮発性のマス
クＲＯＭやＥＥＰＲＯＭ等が市場に出回っている。特に
ＤＲＡＭは、揮発性であるにも拘わらず、低コスト性や
高速性の点で優れており、メモリ市場の多くを占めてい
る。電気的書き換えが可能な不揮発性メモリであるＥＥ
ＰＲＯＭフラッシュメモリは、書き換え回数が１０6回
程度に制限されていること、書き込み時間がマイクロ秒
の単位で必要であること、書き込み等に高電圧が必要で
あること、等の難点があるため、ＤＲＡＭ程には市場が
開けていない。
【０００３】これに対して、強誘電体キャパシタ（Ｆｅ
ｒｒｏｅｌｅｃｔｒｉｃ Ｃａｐａｃｉｔｏｒ）を用い
た強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡ
Ｍ）は、１８９０年に提案されて以来、不揮発性で且つ
高速性能が得られるものとして注目されている。即ち強
誘電体メモリは、二値データを残留分極の大きさにより
不揮発に記憶し、書き換え回数が１０１２回程度であ
り、書き込み／読み出し時間がＤＲＡＭと同程度である
といった利点を有し、半導体メモリの市場を大きく書き
換える可能性を持つ。このため各メーカが開発を競って
おり、学会レベルでは４Ｍビット強誘電体メモリが発表
されている。
ｒｒｏｅｌｅｃｔｒｉｃ Ｃａｐａｃｉｔｏｒ）を用い
た強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡ
Ｍ）は、１８９０年に提案されて以来、不揮発性で且つ
高速性能が得られるものとして注目されている。即ち強
誘電体メモリは、二値データを残留分極の大きさにより
不揮発に記憶し、書き換え回数が１０１２回程度であ
り、書き込み／読み出し時間がＤＲＡＭと同程度である
といった利点を有し、半導体メモリの市場を大きく書き
換える可能性を持つ。このため各メーカが開発を競って
おり、学会レベルでは４Ｍビット強誘電体メモリが発表
されている。
【０００４】図３５は、従来の強誘電体メモリの回路構
成を示す。メモリセルは、ＤＲＡＭと同様に、一つのＮ
ＭＯＳトランジスタと一つの強誘電体キャパシタを直列
接続して構成される。このメモリセル構成を１Ｔ１Ｃ構
成という。ＤＲＡＭとの違いは、強誘電体キャパシタの
残留分極を利用することによりデータを不揮発に記憶す
る点である。セルアレイ構成もＤＲＡＭと同様に、図３
５に示すような折り返しビット線構成をとることができ
る。最小セルサイズの理論的下限は、ＤＲＡＭと同様
に、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ2とな
る。
成を示す。メモリセルは、ＤＲＡＭと同様に、一つのＮ
ＭＯＳトランジスタと一つの強誘電体キャパシタを直列
接続して構成される。このメモリセル構成を１Ｔ１Ｃ構
成という。ＤＲＡＭとの違いは、強誘電体キャパシタの
残留分極を利用することによりデータを不揮発に記憶す
る点である。セルアレイ構成もＤＲＡＭと同様に、図３
５に示すような折り返しビット線構成をとることができ
る。最小セルサイズの理論的下限は、ＤＲＡＭと同様
に、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ2とな
る。
【０００５】図３６は、図３５の強誘電体メモリの動作
波形を示している。スタンバイ時、ビット線ＢＬ，／Ｂ
ＬはＶｓｓにプリチャージされており、プレート線ＰＬ
０，ＰＬ１もＶｓｓである。アクティブ時、まずビット
線ＢＬ，／ＢＬをフローティングにし、選択ワード線Ｗ
ＬにＨレベル電圧Ｖｐｐを与え、選択プレート線ＰＬ０
をＶｓｓからＶａａに上げる。ここで、Ｖａａは、アレ
イ内部共通電源であり、通常は外部電源電圧Ｖｄｄ、或
いはこれを降圧した電圧である。
波形を示している。スタンバイ時、ビット線ＢＬ，／Ｂ
ＬはＶｓｓにプリチャージされており、プレート線ＰＬ
０，ＰＬ１もＶｓｓである。アクティブ時、まずビット
線ＢＬ，／ＢＬをフローティングにし、選択ワード線Ｗ
ＬにＨレベル電圧Ｖｐｐを与え、選択プレート線ＰＬ０
をＶｓｓからＶａａに上げる。ここで、Ｖａａは、アレ
イ内部共通電源であり、通常は外部電源電圧Ｖｄｄ、或
いはこれを降圧した電圧である。
【０００６】このとき、選択されたセルの強誘電体キャ
パシタには、ビット線容量Ｃｂを負荷容量として電圧が
印加されて、信号電荷がビット線に読み出される。セル
データの“１”，“０”によりビット線に読み出される
電位は異なる。データが“１”のときは、分極反転を生
じてビット線に大きな電位が発生し、データが“０”の
ときは、分極反転を生ぜず、小さな電位変化がビット線
に現れる。１Ｔ１Ｃ構成の場合、“０”，“１”データ
のビット線電位の中間に参照電位を設定して、センスア
ンプでデータをセンスする。即ち、ビット線へのデータ
読み出し後、センスアンプ活性化信号ＳＥＮをＨにする
ことにより、“１”データはＶａａに、“０”データは
Ｖｓｓにそれぞれ増幅される。
パシタには、ビット線容量Ｃｂを負荷容量として電圧が
印加されて、信号電荷がビット線に読み出される。セル
データの“１”，“０”によりビット線に読み出される
電位は異なる。データが“１”のときは、分極反転を生
じてビット線に大きな電位が発生し、データが“０”の
ときは、分極反転を生ぜず、小さな電位変化がビット線
に現れる。１Ｔ１Ｃ構成の場合、“０”，“１”データ
のビット線電位の中間に参照電位を設定して、センスア
ンプでデータをセンスする。即ち、ビット線へのデータ
読み出し後、センスアンプ活性化信号ＳＥＮをＨにする
ことにより、“１”データはＶａａに、“０”データは
Ｖｓｓにそれぞれ増幅される。
【０００７】“１”データは分極反転を生じる破壊読み
出しとなる。“１”データのセルでは、読み出しデータ
センス後ビット線がＶａａであり、強誘電体キャパシタ
の端子間電圧はほぼゼロとなり、その後プレート線をＶ
ｓｓに戻すと誘電体キャパシタには読み出し時と逆極性
の電圧Ｖａａがかかって、破壊読み出しされたデータ
“１”の再書き込みが行われる。“０”データのセルで
は、ビット線がＶｓｓであるため、強誘電体キャパシタ
にはプレート線側から電圧Ｖａａがかかり、プレート線
をＶｓｓに戻すと強誘電体キャパシタの端子間電圧はゼ
ロとなり、元の残留分極状態に戻る。その後、ワード線
ＷＬ０を下げ、ビット線ＢＬ，／ＢＬをＶｓｓに戻し
て、スタンバイ状態に戻る。
出しとなる。“１”データのセルでは、読み出しデータ
センス後ビット線がＶａａであり、強誘電体キャパシタ
の端子間電圧はほぼゼロとなり、その後プレート線をＶ
ｓｓに戻すと誘電体キャパシタには読み出し時と逆極性
の電圧Ｖａａがかかって、破壊読み出しされたデータ
“１”の再書き込みが行われる。“０”データのセルで
は、ビット線がＶｓｓであるため、強誘電体キャパシタ
にはプレート線側から電圧Ｖａａがかかり、プレート線
をＶｓｓに戻すと強誘電体キャパシタの端子間電圧はゼ
ロとなり、元の残留分極状態に戻る。その後、ワード線
ＷＬ０を下げ、ビット線ＢＬ，／ＢＬをＶｓｓに戻し
て、スタンバイ状態に戻る。
【０００８】図３９は、Ｖａａ＝２．５Ｖの場合の上記
動作における強誘電体キャパシタの電圧印加軌跡を、読
み出し動作と書き込み動作について示している。図の電
圧軸は、プレート線側端子が正の場合を正軸、ビット線
側端子が正の場合を負軸で示している。ビット線への読
み出し電圧は、強誘電体キャパシタのヒステリシス曲線
上にビット線容量ＣＢの負荷直線を示したように、
“０”，“１”データそれぞれについて、ヒステリシス
曲線と負荷直線の交点の電圧（但し、−２．５Ｖを基準
とする）として求められる。これは、強誘電体キャパシ
タの軌跡の出発点と負荷直線の出発点のＹ軸（分極量の
軸）の位置を同じとしたとき、強誘電体キャパシタに電
圧が印加されて分極変化によりビット線に出力される電
荷と、ビット線電位が上昇するに必要な電荷（ＣＢ×電
圧）が等しいことから、求められる訳である。
動作における強誘電体キャパシタの電圧印加軌跡を、読
み出し動作と書き込み動作について示している。図の電
圧軸は、プレート線側端子が正の場合を正軸、ビット線
側端子が正の場合を負軸で示している。ビット線への読
み出し電圧は、強誘電体キャパシタのヒステリシス曲線
上にビット線容量ＣＢの負荷直線を示したように、
“０”，“１”データそれぞれについて、ヒステリシス
曲線と負荷直線の交点の電圧（但し、−２．５Ｖを基準
とする）として求められる。これは、強誘電体キャパシ
タの軌跡の出発点と負荷直線の出発点のＹ軸（分極量の
軸）の位置を同じとしたとき、強誘電体キャパシタに電
圧が印加されて分極変化によりビット線に出力される電
荷と、ビット線電位が上昇するに必要な電荷（ＣＢ×電
圧）が等しいことから、求められる訳である。
【０００９】具体的に図３９の例では、ＣＢ＝２０００
ｆＦ、Ｖａａ＝２．５Ｖであり、“１”データのときに
ビット線に読み出される電圧は約１．５Ｖ、“０”デー
タのときにビット線に読み出される電圧は約０．７Ｖと
なる。図３５に示した１Ｔ１Ｃ構成のメモリセルの場
合、これらの中間値を参照電圧とするから、実質的信号
量は、０．３５Ｖとなる。二つのＮＭＯＳトランジスタ
と二つの強誘電体キャパシタにより１メモリセルを構成
する場合（これを２Ｔ２Ｃ構成という）、信号量は０．
７Ｖとなる。
ｆＦ、Ｖａａ＝２．５Ｖであり、“１”データのときに
ビット線に読み出される電圧は約１．５Ｖ、“０”デー
タのときにビット線に読み出される電圧は約０．７Ｖと
なる。図３５に示した１Ｔ１Ｃ構成のメモリセルの場
合、これらの中間値を参照電圧とするから、実質的信号
量は、０．３５Ｖとなる。二つのＮＭＯＳトランジスタ
と二つの強誘電体キャパシタにより１メモリセルを構成
する場合（これを２Ｔ２Ｃ構成という）、信号量は０．
７Ｖとなる。
【００１０】この様に強誘電体メモリでは、強誘電体キ
ャパシタに印加される電圧は、ビット線容量に対する、
強誘電体キャパシタの分極を含む容量比により制限され
るという問題がある。具体的に図３９の例では、読み出
し時、強誘電体キャパシタにかかる電圧は、“１”デー
タの場合で、２．５Ｖ−１．５Ｖ＝１．０Ｖである。
“０”データの場合は、２．５Ｖ−０．７Ｖ＝１．８Ｖ
である。セルアレイ電源電圧Ｖａａがそのまま強誘電体
キャパシタに印加されれば、“１”，“０”の残留分極
量の差（２Ｐｒ＝２×２００ｆＦ）に対応するだけの信
号差が得られるのであるが、ビット線容量ＣＢが有限で
あるため、Ｖａａ未満の電圧しか強誘電体キャパシタに
印加されない。言い換えれば、残留分極の一部しか信号
に寄与していない。
ャパシタに印加される電圧は、ビット線容量に対する、
強誘電体キャパシタの分極を含む容量比により制限され
るという問題がある。具体的に図３９の例では、読み出
し時、強誘電体キャパシタにかかる電圧は、“１”デー
タの場合で、２．５Ｖ−１．５Ｖ＝１．０Ｖである。
“０”データの場合は、２．５Ｖ−０．７Ｖ＝１．８Ｖ
である。セルアレイ電源電圧Ｖａａがそのまま強誘電体
キャパシタに印加されれば、“１”，“０”の残留分極
量の差（２Ｐｒ＝２×２００ｆＦ）に対応するだけの信
号差が得られるのであるが、ビット線容量ＣＢが有限で
あるため、Ｖａａ未満の電圧しか強誘電体キャパシタに
印加されない。言い換えれば、残留分極の一部しか信号
に寄与していない。
【００１１】これに対して、（再）書き込みの場合は、
プレート線の容量が十分に大きいものとすれば、ビット
線の増幅された電圧電が強誘電キャパシタにそのまま与
えられ、図３９（Ｂ）に示したように、電源電圧Ｖａａ
がほぼ１００％強誘電体キャパシタに印加される。強誘
電体キャパシタに印加される電圧が低いことは、疲労に
よる劣化が少ないという点でメリットがあるが、疲労は
Ｖａａが印加される（再）書き込み動作で決まってしま
う（強誘電体メモリの疲労スペックは、読み出し／書き
込みの合計サイクル数で決まる）。
プレート線の容量が十分に大きいものとすれば、ビット
線の増幅された電圧電が強誘電キャパシタにそのまま与
えられ、図３９（Ｂ）に示したように、電源電圧Ｖａａ
がほぼ１００％強誘電体キャパシタに印加される。強誘
電体キャパシタに印加される電圧が低いことは、疲労に
よる劣化が少ないという点でメリットがあるが、疲労は
Ｖａａが印加される（再）書き込み動作で決まってしま
う（強誘電体メモリの疲労スペックは、読み出し／書き
込みの合計サイクル数で決まる）。
【００１２】以上の問題は、図３９に示したような十分
に読み出し信号量が得られる標準条件での強誘電体キャ
パシタでは、実際上大きな問題にならない。しかし、
１）各セルでのヒステリシス特性にばらつきがある場
合、２）脱分極による劣化が大きい場合、３）インプリ
ント（Ｉｍｐｒｉｎｔ）による信号減少が大きい場合、
５）疲労による劣化が大きい場合、６）電源電圧が低下
した場合、等には深刻な問題になる。特に、Ｉｍｐｒｉ
ｎｔによるヒステリシス曲線のシフトの影響は、Ｖａａ
−（Ｉｍｐｒｉｎｔ後の抗電圧Ｖｃ）の値が小さくなる
場合、顕著になるため、深刻である。
に読み出し信号量が得られる標準条件での強誘電体キャ
パシタでは、実際上大きな問題にならない。しかし、
１）各セルでのヒステリシス特性にばらつきがある場
合、２）脱分極による劣化が大きい場合、３）インプリ
ント（Ｉｍｐｒｉｎｔ）による信号減少が大きい場合、
５）疲労による劣化が大きい場合、６）電源電圧が低下
した場合、等には深刻な問題になる。特に、Ｉｍｐｒｉ
ｎｔによるヒステリシス曲線のシフトの影響は、Ｖａａ
−（Ｉｍｐｒｉｎｔ後の抗電圧Ｖｃ）の値が小さくなる
場合、顕著になるため、深刻である。
【００１３】図４０は、電源電圧Ｖａａが３Ｖから２．
５Ｖに低下した場合の信号劣化の様子を示している。抗
電圧をＶｃとすると、信号量はほぼ、Ｖａａ−Ｖｃに比
例するため、Ｖａａの低下により信号が大きく減少す
る。のみならず、図４０に“１”データの読み出し時の
軌跡に示すように、分極量変化が小さくなり、残留分極
が更に有効利用されない状態に陥る。
５Ｖに低下した場合の信号劣化の様子を示している。抗
電圧をＶｃとすると、信号量はほぼ、Ｖａａ−Ｖｃに比
例するため、Ｖａａの低下により信号が大きく減少す
る。のみならず、図４０に“１”データの読み出し時の
軌跡に示すように、分極量変化が小さくなり、残留分極
が更に有効利用されない状態に陥る。
【００１４】以上のように、ビット線容量ＣＢが比較的
小さい場合には、データ読み出し時に強誘電体キャパシ
タにかかる電圧が小さくなる。逆に、ビット線容量ＣＢ
が十分に大きい場合には、強誘電体キャパシタには大き
な電圧が印加されるが、読み出し信号量が小さくなって
しまう。
小さい場合には、データ読み出し時に強誘電体キャパシ
タにかかる電圧が小さくなる。逆に、ビット線容量ＣＢ
が十分に大きい場合には、強誘電体キャパシタには大き
な電圧が印加されるが、読み出し信号量が小さくなって
しまう。
【００１５】以上の問題の他、従来の強誘電体メモリに
は、セルサイズがＤＲＡＭより小さくはならない、プレ
ート線をワード線毎に分割して配設する必要があるた
め、プレート線の抵抗が大きくなる、プレート線駆動回
路をワード線ピッチで配置する必要があり、十分な駆動
能力が得られず、従ってＤＲＡＭより低速になる、とい
った難点があった。本発明者等は、これらの難点を解消
することができる、チェーン型強誘電体メモリを既に提
案している（特願平８−１４７４５２号、特願平９−０
０１１１５号、特願平９−１５３１３７号、特願平９−
３４６４０４号等）。
は、セルサイズがＤＲＡＭより小さくはならない、プレ
ート線をワード線毎に分割して配設する必要があるた
め、プレート線の抵抗が大きくなる、プレート線駆動回
路をワード線ピッチで配置する必要があり、十分な駆動
能力が得られず、従ってＤＲＡＭより低速になる、とい
った難点があった。本発明者等は、これらの難点を解消
することができる、チェーン型強誘電体メモリを既に提
案している（特願平８−１４７４５２号、特願平９−０
０１１１５号、特願平９−１５３１３７号、特願平９−
３４６４０４号等）。
【００１６】図３７は、チェーン型強誘電体メモリの回
路構成を示している。一つのメモリセルはＮＭＯＳトラ
ンジスタと強誘電体キャパシタの並列接続回路で構成さ
れ、この並列接続回路が複数個直列にチェーン接続され
てメモリブロック構成している。メモリセルブロックの
一端はブロック選択ＮＭＯＳトランジスタを介してビッ
ト線に接続され、他端はプレート線に接続されている。
この様な構成により、１）４Ｆ2という小さい単位メモ
リセルサイズが得られる、２）製造が容易な平面トラン
ジスタが用いられる、３）汎用性のあるランダムアクセ
スが可能になる、４）高速読み出し／書き込みが可能に
なる、といった利点が得られる。
路構成を示している。一つのメモリセルはＮＭＯＳトラ
ンジスタと強誘電体キャパシタの並列接続回路で構成さ
れ、この並列接続回路が複数個直列にチェーン接続され
てメモリブロック構成している。メモリセルブロックの
一端はブロック選択ＮＭＯＳトランジスタを介してビッ
ト線に接続され、他端はプレート線に接続されている。
この様な構成により、１）４Ｆ2という小さい単位メモ
リセルサイズが得られる、２）製造が容易な平面トラン
ジスタが用いられる、３）汎用性のあるランダムアクセ
スが可能になる、４）高速読み出し／書き込みが可能に
なる、といった利点が得られる。
【００１７】図３８は、この様なチェーン型強誘電体メ
モリの動作波形を示している。スタンバイ時、ワード線
は全てＨ、ブロック選択信号ＢＳはＬに保ち、強誘電体
キャパシタの両端を短絡してデータを安定に保持する。
アクティブ時、選択ワード線例えばＷＬ０をＬとし、Ｖ
ｓｓにプリチャージされたビット線をフローティングと
し、ブロック選択信号例えばＢＳ０をＨとして、選択プ
レート線ＰＬ０にＶａａを与える。これにより、通常の
強誘電体メモリと同様に選択されたメモリセルの強誘電
体キャパシタに電圧が印加され、読み出しが行われる。
選択ブロック内の非選択メモリセルのトランジスタはオ
ンのままあり、強誘電体キャパシタには電圧が印加され
ず、データが保持される。しかし、このチェーン型強誘
電体メモリも基本動作は従来の強誘電体メモリと同様で
あり、読み出し時に強誘電体キャパシタに十分な電圧が
印加されないという問題が残る。
モリの動作波形を示している。スタンバイ時、ワード線
は全てＨ、ブロック選択信号ＢＳはＬに保ち、強誘電体
キャパシタの両端を短絡してデータを安定に保持する。
アクティブ時、選択ワード線例えばＷＬ０をＬとし、Ｖ
ｓｓにプリチャージされたビット線をフローティングと
し、ブロック選択信号例えばＢＳ０をＨとして、選択プ
レート線ＰＬ０にＶａａを与える。これにより、通常の
強誘電体メモリと同様に選択されたメモリセルの強誘電
体キャパシタに電圧が印加され、読み出しが行われる。
選択ブロック内の非選択メモリセルのトランジスタはオ
ンのままあり、強誘電体キャパシタには電圧が印加され
ず、データが保持される。しかし、このチェーン型強誘
電体メモリも基本動作は従来の強誘電体メモリと同様で
あり、読み出し時に強誘電体キャパシタに十分な電圧が
印加されないという問題が残る。
【００１８】
【発明が解決しようとする課題】以上のように従来の強
誘電体メモリでは、書き込み動作に比べて読み出し動作
において強誘電体キャパシタに十分な電圧が印加され
ず、従って蓄積された残留分極情報が十分には読み出さ
れず、読み出し信号量が小さいという問題があった。こ
の問題は特に低電圧動作を行う場合に深刻になり、また
Ｉｍｐｒｉｎｔによる信号劣化も著しくなる。
誘電体メモリでは、書き込み動作に比べて読み出し動作
において強誘電体キャパシタに十分な電圧が印加され
ず、従って蓄積された残留分極情報が十分には読み出さ
れず、読み出し信号量が小さいという問題があった。こ
の問題は特に低電圧動作を行う場合に深刻になり、また
Ｉｍｐｒｉｎｔによる信号劣化も著しくなる。
【００１９】この発明は、上記事情を考慮してなされた
もので、残留分極情報を十分に読み出すことを可能とし
た強誘電体メモリを提供することを目的としている。
もので、残留分極情報を十分に読み出すことを可能とし
た強誘電体メモリを提供することを目的としている。
【００２０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、強誘電体キャパシタとトランジスタとからな
るメモリセルが配列され、前記メモリセルを選択するワ
ード線、前記メモリセルの強誘電体キャパシタの一端に
駆動電圧を印加するためのプレート線及び、前記メモリ
セルの強誘電体キャパシタの他端からセルデータが読み
出されるビット線が配設されたメモリセルアレイと、前
記強誘電体キャパシタから前記ビット線に読み出される
信号を検知増幅するセンスアンプ回路と、データ読み出
し時前記センスアンプ回路の動作前に、信号が読み出さ
れる前記ビット線の電圧を引き下げる制御を行うビット
線電圧制御回路とを備えたことを特徴とする。
憶装置は、強誘電体キャパシタとトランジスタとからな
るメモリセルが配列され、前記メモリセルを選択するワ
ード線、前記メモリセルの強誘電体キャパシタの一端に
駆動電圧を印加するためのプレート線及び、前記メモリ
セルの強誘電体キャパシタの他端からセルデータが読み
出されるビット線が配設されたメモリセルアレイと、前
記強誘電体キャパシタから前記ビット線に読み出される
信号を検知増幅するセンスアンプ回路と、データ読み出
し時前記センスアンプ回路の動作前に、信号が読み出さ
れる前記ビット線の電圧を引き下げる制御を行うビット
線電圧制御回路とを備えたことを特徴とする。
【００２１】この発明によると、データ読み出し時にビ
ット線電圧の引き下げ制御を行うことにより、データ読
み出し時に強誘電体キャパシタに印加される電圧を大き
くして、残留電極情報を効果的に読み出すことが可能に
なる。具体的にこの発明において、ビット線電圧制御回
路は、ビット線との容量結合によりビット線の電圧引き
下げを行うため少なくとも一つのキャパシタを有するも
のとする。或いは、ビット線電圧制御回路は、一対のビ
ット線に対応してその選択されたビット線に結合される
ように駆動される一対のキャパシタを有するものとす
る。
ット線電圧の引き下げ制御を行うことにより、データ読
み出し時に強誘電体キャパシタに印加される電圧を大き
くして、残留電極情報を効果的に読み出すことが可能に
なる。具体的にこの発明において、ビット線電圧制御回
路は、ビット線との容量結合によりビット線の電圧引き
下げを行うため少なくとも一つのキャパシタを有するも
のとする。或いは、ビット線電圧制御回路は、一対のビ
ット線に対応してその選択されたビット線に結合される
ように駆動される一対のキャパシタを有するものとす
る。
【００２２】更に具体的に、上述のようなビット線電圧
制御回路は、次のようないくつかの構成が用いられる。 （ａ）ビット線電圧制御回路は、一対のビット線にそれ
ぞれ対応して設けられ、第１の端子が一対のビット線に
それぞれ接続され、第２の端子が一対の駆動信号線にそ
れぞれ接続された一対のキャパシタを有し、データ読み
出し前は、前記一対の駆動信号線に第１の電位を与え、
データ読み出し時に、前記一対の駆動信号線の一方に第
１の電位より低い第２の電位を与えるようにする。
制御回路は、次のようないくつかの構成が用いられる。 （ａ）ビット線電圧制御回路は、一対のビット線にそれ
ぞれ対応して設けられ、第１の端子が一対のビット線に
それぞれ接続され、第２の端子が一対の駆動信号線にそ
れぞれ接続された一対のキャパシタを有し、データ読み
出し前は、前記一対の駆動信号線に第１の電位を与え、
データ読み出し時に、前記一対の駆動信号線の一方に第
１の電位より低い第２の電位を与えるようにする。
【００２３】（ｂ）ビット線電圧制御回路は、一対のビ
ット線にそれぞれのドレインが接続された第１及び第２
のトランジスタと、一端が前記第１及び第２のトランジ
スタのソースに接続され他端が駆動信号線に接続された
キャパシタとを有し、データ読み出し前は、前記駆動信
号線に第１の電位を与えると共に、前記第１及び第２の
トランジスタをオンにし、データ読み出し時に、前記第
１及び第２のトランジスタのうち非選択ビット線側をオ
フにして前記駆動信号線に第１の電位より低い第２の電
位を与えるようにする。
ット線にそれぞれのドレインが接続された第１及び第２
のトランジスタと、一端が前記第１及び第２のトランジ
スタのソースに接続され他端が駆動信号線に接続された
キャパシタとを有し、データ読み出し前は、前記駆動信
号線に第１の電位を与えると共に、前記第１及び第２の
トランジスタをオンにし、データ読み出し時に、前記第
１及び第２のトランジスタのうち非選択ビット線側をオ
フにして前記駆動信号線に第１の電位より低い第２の電
位を与えるようにする。
【００２４】（ｃ）ビット線電圧制御回路は、ドレイン
が前記ビット線に接続された第１のトランジスタと、一
端が前記第１のトランジスタのソースに接続され他端が
駆動信号線に接続されたキャパシタと、前記第１のトラ
ンジスタとキャパシタの接続ノードと第１の電位の電源
線との間に介在させた第２のトランジスタとを有し、デ
ータ読み出し前は、前記駆動信号線に第１の電位より高
い第２の電位を与えると共に、第１のトランジスタをオ
フ、第２のトランジスタをオンとし、データ読み出し時
に、前記第２のトランジスタをオフ、前記第１のトラン
ジスタをオンとして、前記駆動信号線に第２の電位より
低い第３の電位を与えるようにする。
が前記ビット線に接続された第１のトランジスタと、一
端が前記第１のトランジスタのソースに接続され他端が
駆動信号線に接続されたキャパシタと、前記第１のトラ
ンジスタとキャパシタの接続ノードと第１の電位の電源
線との間に介在させた第２のトランジスタとを有し、デ
ータ読み出し前は、前記駆動信号線に第１の電位より高
い第２の電位を与えると共に、第１のトランジスタをオ
フ、第２のトランジスタをオンとし、データ読み出し時
に、前記第２のトランジスタをオフ、前記第１のトラン
ジスタをオンとして、前記駆動信号線に第２の電位より
低い第３の電位を与えるようにする。
【００２５】また、上述した各ビット線電圧制御回路に
用いられるカップリング用のキャパシタは、好ましく
は、ビット線の容量１０％以上の容量を持つものとす
る。
用いられるカップリング用のキャパシタは、好ましく
は、ビット線の容量１０％以上の容量を持つものとす
る。
【００２６】この発明に係る半導体記憶装置はまた、強
誘電体強誘電体キャパシタとトランジスタとからなるメ
モリセルが配列され、メモリセルを選択するワード線、
強誘電体キャパシタの一端に駆動電圧を印加するための
プレート線及び、強誘電体キャパシタの他端が選択的に
接続されるビット線が配設されたメモリセルアレイと、
前記強誘電体キャパシタから前記ビット線に読み出され
る信号を検知増幅するセンスアンプ回路と、前記プレー
ト線に対して、データ読み出し時前記センスアンプ回路
の動作前に、前記ビット線の振幅電圧より大きい振幅の
電圧を与えるようにしたプレート線駆動回路とを備えた
ことを特徴とする。
誘電体強誘電体キャパシタとトランジスタとからなるメ
モリセルが配列され、メモリセルを選択するワード線、
強誘電体キャパシタの一端に駆動電圧を印加するための
プレート線及び、強誘電体キャパシタの他端が選択的に
接続されるビット線が配設されたメモリセルアレイと、
前記強誘電体キャパシタから前記ビット線に読み出され
る信号を検知増幅するセンスアンプ回路と、前記プレー
ト線に対して、データ読み出し時前記センスアンプ回路
の動作前に、前記ビット線の振幅電圧より大きい振幅の
電圧を与えるようにしたプレート線駆動回路とを備えた
ことを特徴とする。
【００２７】このように、データ読み出し時にプレート
線に対して大きな振幅電圧を与えることにより、ビット
線の電圧引き下げを行う場合と同様に、データ読み出し
時の強誘電体キャパシタに添加される電圧を大きくする
ことができ、残留電極情報を効果的に読み出すことが可
能になる。
線に対して大きな振幅電圧を与えることにより、ビット
線の電圧引き下げを行う場合と同様に、データ読み出し
時の強誘電体キャパシタに添加される電圧を大きくする
ことができ、残留電極情報を効果的に読み出すことが可
能になる。
【００２８】この場合好ましくは、プレート線駆動回路
は、センスアンプ回路の動作時にはビット線の振幅電圧
と同じ振幅の電圧をプレート線に与えるものとする。プ
レート線駆動回路は例えば、プレート線を基準電圧にリ
セットするためのリセット用トランジスタと、プレート
線に選択的に前記ビット線の振幅電圧と同じ振幅の電圧
を与えるための第１のドライブ用トランジスタと、プレ
ート線に選択的に前記ビット線の振幅電圧より大きい振
幅の電圧を与えるための第２のドライブ用トランジスタ
とを備えて構成される。
は、センスアンプ回路の動作時にはビット線の振幅電圧
と同じ振幅の電圧をプレート線に与えるものとする。プ
レート線駆動回路は例えば、プレート線を基準電圧にリ
セットするためのリセット用トランジスタと、プレート
線に選択的に前記ビット線の振幅電圧と同じ振幅の電圧
を与えるための第１のドライブ用トランジスタと、プレ
ート線に選択的に前記ビット線の振幅電圧より大きい振
幅の電圧を与えるための第２のドライブ用トランジスタ
とを備えて構成される。
【００２９】或いはまた、プレート腺駆動回路は、プレ
ート線に一端が接続されたキャパシタと、プレート線を
基準電圧にリセットするためのリセット用トランジスタ
と、前記キャパシタにビット線の振幅電圧と同じ振幅の
電圧をプリチャージするためのプリチャージ用トランジ
スタと、前記キャパシタの他端を選択的に駆動して前記
プレート線に前記ビット線の振幅電圧より大きい振幅の
電圧を与えるための昇圧駆動回路とを備えて構成され
る。
ート線に一端が接続されたキャパシタと、プレート線を
基準電圧にリセットするためのリセット用トランジスタ
と、前記キャパシタにビット線の振幅電圧と同じ振幅の
電圧をプリチャージするためのプリチャージ用トランジ
スタと、前記キャパシタの他端を選択的に駆動して前記
プレート線に前記ビット線の振幅電圧より大きい振幅の
電圧を与えるための昇圧駆動回路とを備えて構成され
る。
【００３０】この発明が適用される半導体記憶装置のメ
モリセルアレイは、強誘電体キャパシタとトランジスタ
を直列接続して単位メモリセルが構成されるものでもよ
いし、強誘電体キャパシタとトランジスタの並列接続回
路をビット線とプレート線の間に複数個直列接続してメ
モリセルブロックが構成されるものでもよい。
モリセルアレイは、強誘電体キャパシタとトランジスタ
を直列接続して単位メモリセルが構成されるものでもよ
いし、強誘電体キャパシタとトランジスタの並列接続回
路をビット線とプレート線の間に複数個直列接続してメ
モリセルブロックが構成されるものでもよい。
【００３１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の方式によ
る強誘電体メモリでの読み出し動作及び書き込み動作に
おけるヒステリシス曲線上での印加電圧軌跡を、図３９
に示した従来方式の場合と重ねて示している。ビット線
振幅２．５Ｖ時、プレート線駆動方式の強誘電体メモリ
においては、“１”データの（再）書き込み時、ビット
線電圧ＢＬ＝２．５Ｖ、プレート線電圧ＰＬ＝０Ｖとな
り、図１（Ｂ）に示すように、強誘電体キャパシタには
２．５Ｖが印加される。また“０”データ（再）書き込
み時は、ＢＬ＝０Ｖ、ＰＬ＝０Ｖとなり、強誘電体キャ
パシタには“１”書き込み時とは逆電圧であるが、２．
５Ｖが印加される。この（再）書き込み動作は従来と同
様である。
の実施の形態を説明する。図１は、この発明の方式によ
る強誘電体メモリでの読み出し動作及び書き込み動作に
おけるヒステリシス曲線上での印加電圧軌跡を、図３９
に示した従来方式の場合と重ねて示している。ビット線
振幅２．５Ｖ時、プレート線駆動方式の強誘電体メモリ
においては、“１”データの（再）書き込み時、ビット
線電圧ＢＬ＝２．５Ｖ、プレート線電圧ＰＬ＝０Ｖとな
り、図１（Ｂ）に示すように、強誘電体キャパシタには
２．５Ｖが印加される。また“０”データ（再）書き込
み時は、ＢＬ＝０Ｖ、ＰＬ＝０Ｖとなり、強誘電体キャ
パシタには“１”書き込み時とは逆電圧であるが、２．
５Ｖが印加される。この（再）書き込み動作は従来と同
様である。
【００３２】これに対して、読み出し動作では、図１
（Ａ）に示したように、書き込み時とと異なり、プレー
ト線電圧として２．５Ｖではなく、これより高い電圧、
図１（Ａ）の例では３Ｖを用いる点で従来方式と異な
る。即ち、“１”データ読み出し時、強誘電体キャパシ
タには３Ｖの電圧が印加され、強誘電体キャパシタの容
量（残留分極成分＋常誘電体容量成分）とビット線容量
ＣＢの容量比だけビット線電圧が上昇し、これが“１”
読み出し信号となる。“０”データ読み出し時も同様に
強誘電体キャパシタには３Ｖがかかり、強誘電体キャパ
シタの容量とビット線容量ＣＢの容量比だけビット線電
圧が上昇し、これが“０”読み出し信号となる。
（Ａ）に示したように、書き込み時とと異なり、プレー
ト線電圧として２．５Ｖではなく、これより高い電圧、
図１（Ａ）の例では３Ｖを用いる点で従来方式と異な
る。即ち、“１”データ読み出し時、強誘電体キャパシ
タには３Ｖの電圧が印加され、強誘電体キャパシタの容
量（残留分極成分＋常誘電体容量成分）とビット線容量
ＣＢの容量比だけビット線電圧が上昇し、これが“１”
読み出し信号となる。“０”データ読み出し時も同様に
強誘電体キャパシタには３Ｖがかかり、強誘電体キャパ
シタの容量とビット線容量ＣＢの容量比だけビット線電
圧が上昇し、これが“０”読み出し信号となる。
【００３３】この様にこの発明の方式では、読み出し
時、従来方式より大きな電圧が強誘電体キャパシタに印
加されるようにしており、この結果読み出し信号量も従
来方式より大きくなる。具体的にビット線容量がＣＢ＝
２０００ｆＦの場合について、従来方式とこの発明の方
式を比較する。強誘電体キャパシタに印加される電圧が
２．５Ｖの従来方式では、前述のように、“１”データ
のときにビット線に読み出される信号電圧は約１．５
Ｖ、“０”データのときにビット線に読み出される信号
電圧は約０．７Ｖとなる。１Ｔ１Ｃ構成のメモリセルの
場合、これらの中間を参照電圧とするから、実質的信号
量は、０．３５Ｖとなる。２Ｔ２Ｃ構成の場合は、信号
量は０．７Ｖとなる。
時、従来方式より大きな電圧が強誘電体キャパシタに印
加されるようにしており、この結果読み出し信号量も従
来方式より大きくなる。具体的にビット線容量がＣＢ＝
２０００ｆＦの場合について、従来方式とこの発明の方
式を比較する。強誘電体キャパシタに印加される電圧が
２．５Ｖの従来方式では、前述のように、“１”データ
のときにビット線に読み出される信号電圧は約１．５
Ｖ、“０”データのときにビット線に読み出される信号
電圧は約０．７Ｖとなる。１Ｔ１Ｃ構成のメモリセルの
場合、これらの中間を参照電圧とするから、実質的信号
量は、０．３５Ｖとなる。２Ｔ２Ｃ構成の場合は、信号
量は０．７Ｖとなる。
【００３４】これに対して、強誘電体キャパシタに印加
される電圧を３Ｖとするこの発明の方式では、図１
（Ａ）に示すように、“１”データのときにビット線に
読み出される電圧は約１Ｖ、“０”データのときにビッ
ト線に読み出される電圧はほぼ０Ｖとなる。１Ｔ１Ｃ構
成のメモリセルの場合、これらの中間電圧を参照電圧と
するから、実質的信号量は、０．５５Ｖ、２Ｔ２Ｃ構成
の場合は、信号量は１Ｖとなる。
される電圧を３Ｖとするこの発明の方式では、図１
（Ａ）に示すように、“１”データのときにビット線に
読み出される電圧は約１Ｖ、“０”データのときにビッ
ト線に読み出される電圧はほぼ０Ｖとなる。１Ｔ１Ｃ構
成のメモリセルの場合、これらの中間電圧を参照電圧と
するから、実質的信号量は、０．５５Ｖ、２Ｔ２Ｃ構成
の場合は、信号量は１Ｖとなる。
【００３５】以上のようにこの発明においては、データ
読み出し時、強誘電体キャパシタに印加される電圧を大
きくして、大きな信号量を得ることがポイントである。
この様に読み出し時の印加電圧を大きくしても、データ
センス後の強誘電体キャパシタの端子間電圧は、“１”
データの場合で１．４Ｖ、“０”データの場合で２．５
Ｖであり、書き込み時の電圧を越えることはない。強誘
電体メモリの読み出し／書き込みサイクル数の仕様は、
読み出し回数と書き込み回数の合計で決まり、信頼性劣
化は殆ど書き込み動作で決まるため、従来方式と変わら
ない。この発明の方式により、読み出し信号量が大きく
なる効果は、特に強誘電体キャパシタに電圧が印加され
難くなる低電圧動作時に有効である。また、Ｉｍｐｒｉ
ｎｔにより強誘電体キャパシタのヒステリシスが図１の
左側にシフトして、強誘電体キャパシタに電圧がかかり
難くなった場合にも、有効となる。いずれも場合も、実
質的にプレート線とビット線間の電圧が減少するから、
読み出し時にプレート線電圧を上げるこの発明の方式が
効果的となる。
読み出し時、強誘電体キャパシタに印加される電圧を大
きくして、大きな信号量を得ることがポイントである。
この様に読み出し時の印加電圧を大きくしても、データ
センス後の強誘電体キャパシタの端子間電圧は、“１”
データの場合で１．４Ｖ、“０”データの場合で２．５
Ｖであり、書き込み時の電圧を越えることはない。強誘
電体メモリの読み出し／書き込みサイクル数の仕様は、
読み出し回数と書き込み回数の合計で決まり、信頼性劣
化は殆ど書き込み動作で決まるため、従来方式と変わら
ない。この発明の方式により、読み出し信号量が大きく
なる効果は、特に強誘電体キャパシタに電圧が印加され
難くなる低電圧動作時に有効である。また、Ｉｍｐｒｉ
ｎｔにより強誘電体キャパシタのヒステリシスが図１の
左側にシフトして、強誘電体キャパシタに電圧がかかり
難くなった場合にも、有効となる。いずれも場合も、実
質的にプレート線とビット線間の電圧が減少するから、
読み出し時にプレート線電圧を上げるこの発明の方式が
効果的となる。
【００３６】以下にこの発明の具体的な実施の形態を説
明する。 ［実施の形態１］図２は、実施の形態１による強誘電体
メモリの回路構成を示している。メモリセルアレイ１
は、この例では１Ｔ１Ｃ構成としており、ビット線対Ｂ
Ｌ，／ＢＬに接続される一つずつのメモリセルＭＣ０，
ＭＣ１を示している。強誘電体キャパシタＦＣ０，ＦＣ
１の一端はそれぞれプレート線ＰＬ０，ＰＬ１に接続さ
れ、他端はＮＭＯＳトランジスタＭＱ０，ＭＱ１を介し
てそれぞれビット線／ＢＬ，ＢＬに接続されている。Ｎ
ＭＯＳトランジスタＭＱ０，ＭＱ１のゲートはワード線
ＷＬ０，ＷＬ１に接続されている。
明する。 ［実施の形態１］図２は、実施の形態１による強誘電体
メモリの回路構成を示している。メモリセルアレイ１
は、この例では１Ｔ１Ｃ構成としており、ビット線対Ｂ
Ｌ，／ＢＬに接続される一つずつのメモリセルＭＣ０，
ＭＣ１を示している。強誘電体キャパシタＦＣ０，ＦＣ
１の一端はそれぞれプレート線ＰＬ０，ＰＬ１に接続さ
れ、他端はＮＭＯＳトランジスタＭＱ０，ＭＱ１を介し
てそれぞれビット線／ＢＬ，ＢＬに接続されている。Ｎ
ＭＯＳトランジスタＭＱ０，ＭＱ１のゲートはワード線
ＷＬ０，ＷＬ１に接続されている。
【００３７】ビット線対ＢＬ，／ＢＬは選択ＮＭＯＳト
ランジスタＱ０１，Ｑ０２を介してセンスアンプ回路
（ＳＡ）２に接続されている。但しこの選択トランジス
タＱ０１，Ｑ０２は共有センスアンプ方式の場合に必要
となるもので、共有センスアンプ方式でない場合には必
要がない。
ランジスタＱ０１，Ｑ０２を介してセンスアンプ回路
（ＳＡ）２に接続されている。但しこの選択トランジス
タＱ０１，Ｑ０２は共有センスアンプ方式の場合に必要
となるもので、共有センスアンプ方式でない場合には必
要がない。
【００３８】センスアンプ回路２のセンスノードＢＬＳ
Ａ，／ＢＬＳＡには、データ読み出し時にビット線電圧
をコントロールするためのビット線電圧制御回路３が設
けられている。ビット線電圧制御回路３は、読み出し時
に選択ビット線に結合されてその電位を引き下げるため
のカップリング用キャパシタＣ（容量Ｃ）と、その一端
Ｎを選択的にセンスノード／ＢＬＳＡ，ＢＬＳＡに接続
するためのＮＭＯＳトランジスタＱ１１，Ｑ１２を有す
る。キャパシタＣの他端は駆動信号線ＣＳＤＲＶに接続
されている。ＭＯＳトランジスタＱ１１，Ｑ１２は制御
信号線ＯＳＷＬ０，ＯＳＷＬ１により制御される。キャ
パシタＣのノードＮにはまた、このノードＮをリセット
するためのリセット用ＮＭＯＳトランジスタＱ１３が設
けられている。キャパシタＣの容量Ｃは好ましくは、ビ
ット線容量ＣＢの１０％以上とする。この条件は、後に
説明する全ての実施の形態について同様である。
Ａ，／ＢＬＳＡには、データ読み出し時にビット線電圧
をコントロールするためのビット線電圧制御回路３が設
けられている。ビット線電圧制御回路３は、読み出し時
に選択ビット線に結合されてその電位を引き下げるため
のカップリング用キャパシタＣ（容量Ｃ）と、その一端
Ｎを選択的にセンスノード／ＢＬＳＡ，ＢＬＳＡに接続
するためのＮＭＯＳトランジスタＱ１１，Ｑ１２を有す
る。キャパシタＣの他端は駆動信号線ＣＳＤＲＶに接続
されている。ＭＯＳトランジスタＱ１１，Ｑ１２は制御
信号線ＯＳＷＬ０，ＯＳＷＬ１により制御される。キャ
パシタＣのノードＮにはまた、このノードＮをリセット
するためのリセット用ＮＭＯＳトランジスタＱ１３が設
けられている。キャパシタＣの容量Ｃは好ましくは、ビ
ット線容量ＣＢの１０％以上とする。この条件は、後に
説明する全ての実施の形態について同様である。
【００３９】図３は、この実施の形態での強誘電体メモ
リの動作波形を示している。この動作波形は、ワード線
ＷＬ０とプレート線ＰＬ０を選択して、メモリセルＭＣ
０の読み出し、再書き込みを行う場合である。スタンバ
イ時、リセット信号線ＯＳＲＳＴは“Ｈ”（＝Ｖａ
ａ）、駆動信号線ＯＳＤＲＶは“Ｈ”（＝Ｖａａ）、制
御信号線ＯＳＷＬ０，ＯＳＷＬ１は“Ｌ”（＝Ｖｓｓ）
である。これによりビット線電圧制御回路３では、キャ
パシタＣには、ノードＮを０Ｖに保持してＶａａ・Ｃな
る電荷が充電される。
リの動作波形を示している。この動作波形は、ワード線
ＷＬ０とプレート線ＰＬ０を選択して、メモリセルＭＣ
０の読み出し、再書き込みを行う場合である。スタンバ
イ時、リセット信号線ＯＳＲＳＴは“Ｈ”（＝Ｖａ
ａ）、駆動信号線ＯＳＤＲＶは“Ｈ”（＝Ｖａａ）、制
御信号線ＯＳＷＬ０，ＯＳＷＬ１は“Ｌ”（＝Ｖｓｓ）
である。これによりビット線電圧制御回路３では、キャ
パシタＣには、ノードＮを０Ｖに保持してＶａａ・Ｃな
る電荷が充電される。
【００４０】リセット信号ＯＳＲＳＴを“Ｌ”として、
リセット用トランジスタＱ１３をオフにすることで、ア
クティブ動作に入り、ほぼ同時に選択ワード線ＷＬ０を
“Ｈ”（＝Ｖｐｐ）、選択プレート線ＰＬ０を“Ｈ”
（＝Ｖａａ）、制御信号線ＯＳＷＬ０を“Ｈ”（＝Ｖａ
ａ又はＶｐｐ）にする（時刻ｔ１）。これにより、トラ
ンジスタＱ１１がオンになって、キャパシタＣのノード
Ｎは、選択されたデータが読み出されるセンスノード／
ＢＬＳＡ、従ってビット線／ＢＬに接続される。これに
僅かに遅れて、駆動信号線ＯＳＤＲＶを“Ｌ”にする
（時刻ｔ２）。
リセット用トランジスタＱ１３をオフにすることで、ア
クティブ動作に入り、ほぼ同時に選択ワード線ＷＬ０を
“Ｈ”（＝Ｖｐｐ）、選択プレート線ＰＬ０を“Ｈ”
（＝Ｖａａ）、制御信号線ＯＳＷＬ０を“Ｈ”（＝Ｖａ
ａ又はＶｐｐ）にする（時刻ｔ１）。これにより、トラ
ンジスタＱ１１がオンになって、キャパシタＣのノード
Ｎは、選択されたデータが読み出されるセンスノード／
ＢＬＳＡ、従ってビット線／ＢＬに接続される。これに
僅かに遅れて、駆動信号線ＯＳＤＲＶを“Ｌ”にする
（時刻ｔ２）。
【００４１】リセット用トランジスタＱ１３をオフにし
て駆動信号線ＯＣＤＲＶを基準電圧（０Ｖ）にすると、
ノードＮの電圧は−Ｖａａとなる。このノードＮが、選
択セルデータが読み出されるビット線／ＢＬに接続され
るから、Ｖｓｓにプリチャージされていたビット線／Ｂ
Ｌ（容量ＣＢ）は、データ読み出しによる電圧上昇が開
始し、その直後にはキャパシタＣによる電圧引き下げが
行われる。別の方法としては、ビット線へのデータ読み
出しとキャパシタＣによるそのビット線電圧の引き下げ
とを同じタイミングで行うようにしてもよい。
て駆動信号線ＯＣＤＲＶを基準電圧（０Ｖ）にすると、
ノードＮの電圧は−Ｖａａとなる。このノードＮが、選
択セルデータが読み出されるビット線／ＢＬに接続され
るから、Ｖｓｓにプリチャージされていたビット線／Ｂ
Ｌ（容量ＣＢ）は、データ読み出しによる電圧上昇が開
始し、その直後にはキャパシタＣによる電圧引き下げが
行われる。別の方法としては、ビット線へのデータ読み
出しとキャパシタＣによるそのビット線電圧の引き下げ
とを同じタイミングで行うようにしてもよい。
【００４２】読み出し初期の上述したキャパシタＣのビ
ット線への接続は、言い換えれば、実質的にビット線容
量がＣＢ＋Ｃであって、これが、−ＣＶａａ／（ＣＢ＋
Ｃ）にプリチャージされたと等価の動作になる。従っ
て、選択プレート線ＰＬ０とビット線／ＢＬの間の電圧
は、Ｖａａ＋ＣＶａａ／（ＣＢ＋Ｃ）となる。即ち、従
来方式に比べて、選択された強誘電体キャパシタに印加
される電圧が、ＣＶａａ／（ＣＢ＋Ｃ）だけ大きくな
る。
ット線への接続は、言い換えれば、実質的にビット線容
量がＣＢ＋Ｃであって、これが、−ＣＶａａ／（ＣＢ＋
Ｃ）にプリチャージされたと等価の動作になる。従っ
て、選択プレート線ＰＬ０とビット線／ＢＬの間の電圧
は、Ｖａａ＋ＣＶａａ／（ＣＢ＋Ｃ）となる。即ち、従
来方式に比べて、選択された強誘電体キャパシタに印加
される電圧が、ＣＶａａ／（ＣＢ＋Ｃ）だけ大きくな
る。
【００４３】ビット線にデータ信号を読み出した後の動
作は、センスアンプ活性化信号ＳＥＮを“Ｈ”にして読
み出し信号をセンスアンプ回路２により増幅し（時刻ｔ
３）、その後プレート線ＰＬ０を“Ｌ”に戻して、再書
き込みを行う。プレート線ＰＬ０を“Ｌ”に戻す前に、
センス動作と前後して、制御信号線ＯＳＷＬ０を“Ｌ”
に戻し、キャパシタＣをビット線から切り離し、リセッ
ト信号線ＯＳＲＳＴ及びプリチャージ信号線ＯＳＤＲＶ
を“Ｈ”にしてプリチャージ状態に戻る。
作は、センスアンプ活性化信号ＳＥＮを“Ｈ”にして読
み出し信号をセンスアンプ回路２により増幅し（時刻ｔ
３）、その後プレート線ＰＬ０を“Ｌ”に戻して、再書
き込みを行う。プレート線ＰＬ０を“Ｌ”に戻す前に、
センス動作と前後して、制御信号線ＯＳＷＬ０を“Ｌ”
に戻し、キャパシタＣをビット線から切り離し、リセッ
ト信号線ＯＳＲＳＴ及びプリチャージ信号線ＯＳＤＲＶ
を“Ｈ”にしてプリチャージ状態に戻る。
【００４４】以上のようにこの実施の形態によると、ビ
ット線電圧制御回路３により、プレート線に電圧を与え
てデータ読み出しを行う際に、データが読み出されるビ
ット線の電圧を強制的に引き下げている。これにより、
読み出しが行われる強誘電体キャパシタには従来より大
きな電圧が印加され、従って蓄積残留分極を効果的に読
み出すことができる。強誘電体キャパシタに印加される
電圧はＶａａを超えることはなく、信頼性も確保され
る。この発明においては、読み出し時のセンスアンプ動
作前のビット線の電圧振幅は、プレート線の電圧振幅に
比べて小さくなる。具体的に、Ｖａａ＝２．５Ｖで、キ
ャパシタＣの容量Ｃがビット線容量ＣＢの約１／１０と
して、ビット線電圧振幅がプレート線電圧振幅に比べて
０．３Ｖ程度以上小さくなる。
ット線電圧制御回路３により、プレート線に電圧を与え
てデータ読み出しを行う際に、データが読み出されるビ
ット線の電圧を強制的に引き下げている。これにより、
読み出しが行われる強誘電体キャパシタには従来より大
きな電圧が印加され、従って蓄積残留分極を効果的に読
み出すことができる。強誘電体キャパシタに印加される
電圧はＶａａを超えることはなく、信頼性も確保され
る。この発明においては、読み出し時のセンスアンプ動
作前のビット線の電圧振幅は、プレート線の電圧振幅に
比べて小さくなる。具体的に、Ｖａａ＝２．５Ｖで、キ
ャパシタＣの容量Ｃがビット線容量ＣＢの約１／１０と
して、ビット線電圧振幅がプレート線電圧振幅に比べて
０．３Ｖ程度以上小さくなる。
【００４５】この実施の形態において、キャパシタＣを
選択ビット線に接続することにより、ビット線容量が大
きくなるため、その分ビット線の信号振幅が小さくなる
ように思われる。しかし、ビット線容量の増大の影響に
ついては、図１（Ａ）から明らかなように、太線の破線
で示した容量ＣＢの傾きの増加の影響に比べて、強誘電
体キャパシタに印加される電圧の増加の影響の方が大き
く、実質的に信号量は増大する。これは、ビット線容量
ＣＢが強誘電体キャパシタの容量に比べて極めて大きい
場合を除き、信号量は、（プレート線・ビット線間電
圧）−（抗電圧）に比例し、従って印加電圧増加の影響
が大きいためである。
選択ビット線に接続することにより、ビット線容量が大
きくなるため、その分ビット線の信号振幅が小さくなる
ように思われる。しかし、ビット線容量の増大の影響に
ついては、図１（Ａ）から明らかなように、太線の破線
で示した容量ＣＢの傾きの増加の影響に比べて、強誘電
体キャパシタに印加される電圧の増加の影響の方が大き
く、実質的に信号量は増大する。これは、ビット線容量
ＣＢが強誘電体キャパシタの容量に比べて極めて大きい
場合を除き、信号量は、（プレート線・ビット線間電
圧）−（抗電圧）に比例し、従って印加電圧増加の影響
が大きいためである。
【００４６】この実施の形態によれば、更に次のような
効果も得られる。 プレート線・ビット線間電圧をＶａａより大きくして
いるにも拘わらず、ビット線、プレート線、センスアン
プ回路等にＶａａ以上の電位がかかることはない。従っ
て、トランジスタ等の耐圧にとって有利である。 ビット線電圧制御回路３のキャパシタＣは、大きな面
積が必要としても、これをビット線対ＢＬ，／ＢＬで共
有して、いずれのビット線にも接続できるようにしてい
るため、チップ占有面積の増大の影響は比較的小さい。
効果も得られる。 プレート線・ビット線間電圧をＶａａより大きくして
いるにも拘わらず、ビット線、プレート線、センスアン
プ回路等にＶａａ以上の電位がかかることはない。従っ
て、トランジスタ等の耐圧にとって有利である。 ビット線電圧制御回路３のキャパシタＣは、大きな面
積が必要としても、これをビット線対ＢＬ，／ＢＬで共
有して、いずれのビット線にも接続できるようにしてい
るため、チップ占有面積の増大の影響は比較的小さい。
【００４７】１Ｔ１Ｃ構成の場合、参照電位は
“０”，“１”データの中間電位を発生させる必要があ
り、比較的面積の大きなダミーセル（例えば変動の大き
な強誘電体キャパシタを用いたダミーセル、或いはＭＯ
Ｓキャパシタを用いたダミーセル）が必要となる。これ
に対してこの発明では、読み出し側のビット線電圧を下
げるため、参照電位を低くすることができ、ダミーセル
の面積も小さくすることができる。なお、ビット線電圧
制御回路３のキャパシタＣを追加することは、実質的に
ダミーセル面積を大きくしたと等価に見えるかもしれな
いが、実際に参照電位を僅かに上げるにはダミーセル面
積の大きな増加が必要であり、決して等価ではない。即
ち、この発明の方式により、読み出し側のビット線電圧
を下げ、ダミーセル面積を小さくして参照ビット線に小
さい電圧を与えることは有効である。 ビット線電圧制御回路３のキャパシタＣの面積をより
大きくして、ビット線電圧をより下げると、図３のセン
スノード／ＢＬＳＡの電圧変化を破線のようにすること
ができ、このとき参照ビット線電圧はほぼ０Ｖに設定す
ることができる。この場合には、ダミーセルを省略する
ことが可能である。
“０”，“１”データの中間電位を発生させる必要があ
り、比較的面積の大きなダミーセル（例えば変動の大き
な強誘電体キャパシタを用いたダミーセル、或いはＭＯ
Ｓキャパシタを用いたダミーセル）が必要となる。これ
に対してこの発明では、読み出し側のビット線電圧を下
げるため、参照電位を低くすることができ、ダミーセル
の面積も小さくすることができる。なお、ビット線電圧
制御回路３のキャパシタＣを追加することは、実質的に
ダミーセル面積を大きくしたと等価に見えるかもしれな
いが、実際に参照電位を僅かに上げるにはダミーセル面
積の大きな増加が必要であり、決して等価ではない。即
ち、この発明の方式により、読み出し側のビット線電圧
を下げ、ダミーセル面積を小さくして参照ビット線に小
さい電圧を与えることは有効である。 ビット線電圧制御回路３のキャパシタＣの面積をより
大きくして、ビット線電圧をより下げると、図３のセン
スノード／ＢＬＳＡの電圧変化を破線のようにすること
ができ、このとき参照ビット線電圧はほぼ０Ｖに設定す
ることができる。この場合には、ダミーセルを省略する
ことが可能である。
【００４８】［実施の形態２］図４は、実施の形態２に
よる強誘電体メモリの回路構成を示している。この例で
は、メモリセルアレイ１は、２Ｔ２Ｃ構成であり、ワー
ド線ＷＬ０に沿って対をなすメモリセルＭＣ０１，ＭＣ
０２と、別のワード線ＷＬ１に沿って対をなすメモリセ
ルＭＣ１１，ＭＣ１２を示している。メモリセルＭＣ０
１，ＭＣ０２のＮＭＯＳトランジスタのゲートは共通に
ワード線ＷＬ０により駆動され、強誘電体キャパシタの
プレート端子も共通にプレート線ＰＬ０により駆動され
る。メモリセルＭＣ１１，ＭＣ１２についても同様に、
ワード線ＷＬ１、プレート線ＰＬ１により共通に駆動さ
れる。
よる強誘電体メモリの回路構成を示している。この例で
は、メモリセルアレイ１は、２Ｔ２Ｃ構成であり、ワー
ド線ＷＬ０に沿って対をなすメモリセルＭＣ０１，ＭＣ
０２と、別のワード線ＷＬ１に沿って対をなすメモリセ
ルＭＣ１１，ＭＣ１２を示している。メモリセルＭＣ０
１，ＭＣ０２のＮＭＯＳトランジスタのゲートは共通に
ワード線ＷＬ０により駆動され、強誘電体キャパシタの
プレート端子も共通にプレート線ＰＬ０により駆動され
る。メモリセルＭＣ１１，ＭＣ１２についても同様に、
ワード線ＷＬ１、プレート線ＰＬ１により共通に駆動さ
れる。
【００４９】２Ｔ２Ｃ構成の場合、ビット線対に対をな
して設けられたメモリセルは逆データが記憶されて、同
時に読み出しが行われる。このため、ビット線電圧制御
回路３は、各ビット線ＢＬ，／ＢＬ側にそれぞれ容量カ
ップリング用のキャパシタＣ１，Ｃ２が設けられる。こ
れらのキャパシタＣ１，Ｃ２のノードＮ１，Ｎ２はそれ
ぞれＮＭＯＳトランジスタＱ４１，Ｑ４２を介してセン
スノードＢＬＳＡ，／ＢＬＳＡに接続される。これらの
トランジスタＱ４１，Ｑ４２は同じ制御信号線ＯＳＷＬ
により同時にオンオフ制御される。またノードＮ１，Ｎ
２にはそれぞれリセット用ＮＭＯＳトランジスタＱ４
３，Ｑ４４が設けられ、これらも同じ制御信号線ＯＳＲ
ＳＴにより同時にオンオフ制御される。更にキャパシタ
Ｃ１，Ｃ１の基準端子も同様に共通の駆動信号線ＯＳＤ
ＲＶにより駆動される。キャパシタＣ１，Ｃ２のビット
線に対する容量比は、好ましくは実施の形態１と同様と
する。
して設けられたメモリセルは逆データが記憶されて、同
時に読み出しが行われる。このため、ビット線電圧制御
回路３は、各ビット線ＢＬ，／ＢＬ側にそれぞれ容量カ
ップリング用のキャパシタＣ１，Ｃ２が設けられる。こ
れらのキャパシタＣ１，Ｃ２のノードＮ１，Ｎ２はそれ
ぞれＮＭＯＳトランジスタＱ４１，Ｑ４２を介してセン
スノードＢＬＳＡ，／ＢＬＳＡに接続される。これらの
トランジスタＱ４１，Ｑ４２は同じ制御信号線ＯＳＷＬ
により同時にオンオフ制御される。またノードＮ１，Ｎ
２にはそれぞれリセット用ＮＭＯＳトランジスタＱ４
３，Ｑ４４が設けられ、これらも同じ制御信号線ＯＳＲ
ＳＴにより同時にオンオフ制御される。更にキャパシタ
Ｃ１，Ｃ１の基準端子も同様に共通の駆動信号線ＯＳＤ
ＲＶにより駆動される。キャパシタＣ１，Ｃ２のビット
線に対する容量比は、好ましくは実施の形態１と同様と
する。
【００５０】図５は、この実施の形態２の動作波形を示
している。ワード線ＷＬ０とプレート線ＰＬ０を選択し
て、メモリセルＭＣ０１，ＭＣ０２の読み出し、再書き
込みを行う場合である。スタンバイ時、リセット信号線
ＯＳＲＳＴは“Ｈ”（＝Ｖａａ）、駆動信号線ＯＳＤＲ
Ｖは“Ｈ”（＝Ｖａａ）、制御信号線ＯＳＷＬは“Ｌ”
（＝Ｖｓｓ）である。これによりビット線電圧制御回路
３では、キャパシタＣ１，Ｃ２にＶａａが充電される。
している。ワード線ＷＬ０とプレート線ＰＬ０を選択し
て、メモリセルＭＣ０１，ＭＣ０２の読み出し、再書き
込みを行う場合である。スタンバイ時、リセット信号線
ＯＳＲＳＴは“Ｈ”（＝Ｖａａ）、駆動信号線ＯＳＤＲ
Ｖは“Ｈ”（＝Ｖａａ）、制御信号線ＯＳＷＬは“Ｌ”
（＝Ｖｓｓ）である。これによりビット線電圧制御回路
３では、キャパシタＣ１，Ｃ２にＶａａが充電される。
【００５１】リセット信号ＯＳＲＳＴを“Ｌ”として、
リセット用トランジスタＱ４３，Ｑ４４をオフにした後
（ｔ０）、アクティブ動作に入り、選択ワード線ＷＬ０
が“Ｈ”（＝Ｖｐｐ）、選択プレート線ＰＬ０が“Ｈ”
（＝Ｖａａ）になる（ｔ２）。同時に、制御信号線ＯＳ
ＷＬを“Ｈ”（＝Ｖａａ又はＶｐｐ）にして、トランジ
スタＱ４１，Ｑ４２をオンにし、キャパシタＣ１，Ｃ２
のノードＮ１，Ｎ２をそれぞれセンスノードＢＬＳＡ，
／ＢＬＳＡ、従ってビット線ＢＬ，／ＢＬに接続する。
そして、駆動信号線ＯＳＤＲＶを“Ｌ”にすることによ
り（ｔ３）、キャパシタＣ１，Ｃ２の負電圧によって信
号が読み出されたビット線の電圧引き下げを行う。
リセット用トランジスタＱ４３，Ｑ４４をオフにした後
（ｔ０）、アクティブ動作に入り、選択ワード線ＷＬ０
が“Ｈ”（＝Ｖｐｐ）、選択プレート線ＰＬ０が“Ｈ”
（＝Ｖａａ）になる（ｔ２）。同時に、制御信号線ＯＳ
ＷＬを“Ｈ”（＝Ｖａａ又はＶｐｐ）にして、トランジ
スタＱ４１，Ｑ４２をオンにし、キャパシタＣ１，Ｃ２
のノードＮ１，Ｎ２をそれぞれセンスノードＢＬＳＡ，
／ＢＬＳＡ、従ってビット線ＢＬ，／ＢＬに接続する。
そして、駆動信号線ＯＳＤＲＶを“Ｌ”にすることによ
り（ｔ３）、キャパシタＣ１，Ｃ２の負電圧によって信
号が読み出されたビット線の電圧引き下げを行う。
【００５２】これにより、実施の形態１の場合と同様
に、同時に読み出されるメモリセルＭＣ０１，ＭＣ０２
の強誘電体キャパシタには従来より大きな電圧が印加さ
れ、大きな読み出し信号量が得られる。
に、同時に読み出されるメモリセルＭＣ０１，ＭＣ０２
の強誘電体キャパシタには従来より大きな電圧が印加さ
れ、大きな読み出し信号量が得られる。
【００５３】［実施の形態３］図６は、実施の形態３に
よる強誘電体メモリの回路構成を示している。メモリセ
ルアレイ１は、図２の実施の形態と同様の１Ｔ１Ｃ構成
である。これに対してビット線電圧制御回路３は、図２
と異なり、図４の実施の形態と同様の構成としている。
これは、ワード線ＷＬ０，ＷＬ１を同時に選択し、プレ
ート線ＰＬ０，ＰＬ１を同時に選択して、二つのメモリ
セルＭＣ０，ＭＣ１を同時に選択することにより、２Ｔ
２Ｃ構成の場合と同様の動作を可能とするためである。
キャパシタＣ１，Ｃ２のビット線に対する容量比は好ま
しくは、実施の形態１と同様とする。
よる強誘電体メモリの回路構成を示している。メモリセ
ルアレイ１は、図２の実施の形態と同様の１Ｔ１Ｃ構成
である。これに対してビット線電圧制御回路３は、図２
と異なり、図４の実施の形態と同様の構成としている。
これは、ワード線ＷＬ０，ＷＬ１を同時に選択し、プレ
ート線ＰＬ０，ＰＬ１を同時に選択して、二つのメモリ
セルＭＣ０，ＭＣ１を同時に選択することにより、２Ｔ
２Ｃ構成の場合と同様の動作を可能とするためである。
キャパシタＣ１，Ｃ２のビット線に対する容量比は好ま
しくは、実施の形態１と同様とする。
【００５４】但し、１Ｔ１Ｃセルとして使用する場合に
は、読み出し時、キャパシタＣ１，Ｃ２のいずれか一方
のみが利用される。従ってトランジスタＱ４１，Ｑ４２
の制御信号線ＯＳＷＬ１，ＯＳＷＬ０は別々の用意され
る。リセット用トランジスタＱ４３，Ｑ４４の制御信号
線ＯＳＲＳＴ１，ＯＳＲＳＴ０及び、駆動信号線ＯＳＤ
ＲＶ１，ＯＳＤＲＶ０も別々に用意される。
は、読み出し時、キャパシタＣ１，Ｃ２のいずれか一方
のみが利用される。従ってトランジスタＱ４１，Ｑ４２
の制御信号線ＯＳＷＬ１，ＯＳＷＬ０は別々の用意され
る。リセット用トランジスタＱ４３，Ｑ４４の制御信号
線ＯＳＲＳＴ１，ＯＳＲＳＴ０及び、駆動信号線ＯＳＤ
ＲＶ１，ＯＳＤＲＶ０も別々に用意される。
【００５５】図７は、この実施の形態の場合の動作波形
である。１Ｔ１Ｃセルとして動作させる場合には、ワー
ド線ＷＬ０及びプレート線ＰＬ０が選択されたとき、こ
れらと同期して、実施の形態１の場合と同様に、制御信
号線ＯＳＷＬ０、リセット信号線ＯＳＲＳＴ０、駆動信
号線ＯＳＤＲＶ０が選択される。このとき、キャパシタ
Ｃ２により選択ビット線／ＢＬ電位の引き下げ制御がな
され、キャパシタＣ１はプリチャージ状態のまま保持さ
れる。２Ｔ２Ｃセルとして動作させる場合には、図７の
括弧内に示したように、ワード線ＷＬ０，ＷＬ１、プレ
ート線ＰＬ０，ＰＬ１が同時に選択され、これに応じて
ビット線電圧制御回路３の各制御信号も二つのキャパシ
タＣ１，Ｃ２について同時に同期制御される。この実施
の形態によっても実施の形態１，２と同様の効果が得ら
れる。
である。１Ｔ１Ｃセルとして動作させる場合には、ワー
ド線ＷＬ０及びプレート線ＰＬ０が選択されたとき、こ
れらと同期して、実施の形態１の場合と同様に、制御信
号線ＯＳＷＬ０、リセット信号線ＯＳＲＳＴ０、駆動信
号線ＯＳＤＲＶ０が選択される。このとき、キャパシタ
Ｃ２により選択ビット線／ＢＬ電位の引き下げ制御がな
され、キャパシタＣ１はプリチャージ状態のまま保持さ
れる。２Ｔ２Ｃセルとして動作させる場合には、図７の
括弧内に示したように、ワード線ＷＬ０，ＷＬ１、プレ
ート線ＰＬ０，ＰＬ１が同時に選択され、これに応じて
ビット線電圧制御回路３の各制御信号も二つのキャパシ
タＣ１，Ｃ２について同時に同期制御される。この実施
の形態によっても実施の形態１，２と同様の効果が得ら
れる。
【００５６】［実施の形態４］図８は、実施の形態４に
よる強誘電体メモリの回路構成である。図１の実施の形
態１とほぼ同様であり、異なる点は、ビット線電圧制御
回路３のリセット用トランジスタを省略したことであ
る。キャパシタＣのビット線に対する容量比は好ましく
は実施の形態１と同様とする。
よる強誘電体メモリの回路構成である。図１の実施の形
態１とほぼ同様であり、異なる点は、ビット線電圧制御
回路３のリセット用トランジスタを省略したことであ
る。キャパシタＣのビット線に対する容量比は好ましく
は実施の形態１と同様とする。
【００５７】この実施の形態の場合の動作波形は、図９
のようになる。この実施の形態の場合、スタンバイ状態
において、制御信号線ＯＳＷＬ０，ＯＳＷＬ１を“Ｈ”
として、ＭＯＳトランジスタＱ１１，Ｑ１２をオンと
し、キャパシタＣのノードＮをビット線ＢＬ，／ＢＬと
共にＶｓｓにプリチャージする。この間、駆動信号線Ｏ
ＳＤＲＶは“Ｈ”とする。アクティブ動作に入るとき
は、非選択ビット線ＢＬ側の制御信号線ＯＳＷＬ１を
“Ｌ”、従ってトランジスタＱ１２をオフとし、ほぼ同
時に駆動用信号線ＯＳＤＲＶを“Ｌ”にする。
のようになる。この実施の形態の場合、スタンバイ状態
において、制御信号線ＯＳＷＬ０，ＯＳＷＬ１を“Ｈ”
として、ＭＯＳトランジスタＱ１１，Ｑ１２をオンと
し、キャパシタＣのノードＮをビット線ＢＬ，／ＢＬと
共にＶｓｓにプリチャージする。この間、駆動信号線Ｏ
ＳＤＲＶは“Ｈ”とする。アクティブ動作に入るとき
は、非選択ビット線ＢＬ側の制御信号線ＯＳＷＬ１を
“Ｌ”、従ってトランジスタＱ１２をオフとし、ほぼ同
時に駆動用信号線ＯＳＤＲＶを“Ｌ”にする。
【００５８】これにより、実施の形態１と同様の動作に
より、データが読み出されるビット線のみ電圧を引き下
げて、選択されたメモリセルの強誘電体キャパシタに対
して、読み出し時に大きな電圧を印加することができ
る。従って実施の形態１と同様の効果が得られる。ま
た、ビット線電圧制御回路３は素子数が少なくなり、回
路面積を小さくすることができる。
より、データが読み出されるビット線のみ電圧を引き下
げて、選択されたメモリセルの強誘電体キャパシタに対
して、読み出し時に大きな電圧を印加することができ
る。従って実施の形態１と同様の効果が得られる。ま
た、ビット線電圧制御回路３は素子数が少なくなり、回
路面積を小さくすることができる。
【００５９】［実施の形態５］図１０は、実施の形態５
による強誘電体メモリの回路構成である。この実施の形
態は、チェーン型強誘電体メモリであり、メモリセルア
レイ１は、並列接続されたＮＭＯＳトランジスタと強誘
電体キャパシタからなるメモリセルが複数個直列接続さ
れてメモリセルブロックを構成する。図１０では、ビッ
ト線対ＢＬ，／ＢＬに接続される二つのメモリセルブロ
ックＭＣＢ０，ＭＣＢ１を示している。また図の例は、
各メモリセルブロックＭＣＢ０，ＭＣＢ１が４個のメモ
リセルの直列接続から構成された場合を示している。
による強誘電体メモリの回路構成である。この実施の形
態は、チェーン型強誘電体メモリであり、メモリセルア
レイ１は、並列接続されたＮＭＯＳトランジスタと強誘
電体キャパシタからなるメモリセルが複数個直列接続さ
れてメモリセルブロックを構成する。図１０では、ビッ
ト線対ＢＬ，／ＢＬに接続される二つのメモリセルブロ
ックＭＣＢ０，ＭＣＢ１を示している。また図の例は、
各メモリセルブロックＭＣＢ０，ＭＣＢ１が４個のメモ
リセルの直列接続から構成された場合を示している。
【００６０】メモリセルブロックＭＣＢ０，ＭＣＢ１の
一端にある強誘電体キャパシタのプレート電極はプレー
ト線ＰＬ０，ＰＬ１に接続され、他端は、ブロック選択
信号ＢＳ０，ＢＳ１により制御されるブロック選択ＮＭ
ＯＳトランジスタＱ１０１，Ｑ１０２を介してそれぞれ
ビット線／ＢＬ，ＢＬに接続される。その他の構成は、
図２の実施の形態と同様であり、ビット線電圧制御回路
３も図２と同じ回路構成としている。キャパシタＣのビ
ット線に対する容量比は好ましくは実施の形態１と同様
とする。
一端にある強誘電体キャパシタのプレート電極はプレー
ト線ＰＬ０，ＰＬ１に接続され、他端は、ブロック選択
信号ＢＳ０，ＢＳ１により制御されるブロック選択ＮＭ
ＯＳトランジスタＱ１０１，Ｑ１０２を介してそれぞれ
ビット線／ＢＬ，ＢＬに接続される。その他の構成は、
図２の実施の形態と同様であり、ビット線電圧制御回路
３も図２と同じ回路構成としている。キャパシタＣのビ
ット線に対する容量比は好ましくは実施の形態１と同様
とする。
【００６１】チェーン型強誘電体メモリの場合、ブロッ
ク選択信号ＢＳ０，ＢＳ１のいずれか一方を“Ｈ”にす
ることにより、メモリセルブロックＭＣＢ０，ＭＣＢ１
の一方のみをビット線に接続することができる。従っ
て、ビット線対ＢＬ，／ＢＬの一方をデータ読み出しに
利用し、ダミーセルによる参照データを用いて、１Ｔ１
Ｃセルと同様の動作が可能になる。
ク選択信号ＢＳ０，ＢＳ１のいずれか一方を“Ｈ”にす
ることにより、メモリセルブロックＭＣＢ０，ＭＣＢ１
の一方のみをビット線に接続することができる。従っ
て、ビット線対ＢＬ，／ＢＬの一方をデータ読み出しに
利用し、ダミーセルによる参照データを用いて、１Ｔ１
Ｃセルと同様の動作が可能になる。
【００６２】図１１は、この実施の形態での動作波形で
ある。ここでは、メモリセルブロックＭＣＢ０が選択さ
れ、またワード線ＷＬ０とプレート線ＰＬ０が選択され
て、メモリセルＭＣ０の読み出し、再書き込みを行う場
合について示している。スタンバイ時、リセット信号線
ＯＳＲＳＴは“Ｈ”（＝Ｖａａ）、駆動信号線ＯＳＤＲ
Ｖは“Ｈ”（＝Ｖａａ）、制御信号線ＯＳＷＬ０，ＯＳ
ＷＬ１は“Ｌ”（＝Ｖｓｓ）である。これによりビット
線電圧制御回路３では、キャパシタＣにＶａａ・Ｃなる
電荷が充電される。
ある。ここでは、メモリセルブロックＭＣＢ０が選択さ
れ、またワード線ＷＬ０とプレート線ＰＬ０が選択され
て、メモリセルＭＣ０の読み出し、再書き込みを行う場
合について示している。スタンバイ時、リセット信号線
ＯＳＲＳＴは“Ｈ”（＝Ｖａａ）、駆動信号線ＯＳＤＲ
Ｖは“Ｈ”（＝Ｖａａ）、制御信号線ＯＳＷＬ０，ＯＳ
ＷＬ１は“Ｌ”（＝Ｖｓｓ）である。これによりビット
線電圧制御回路３では、キャパシタＣにＶａａ・Ｃなる
電荷が充電される。
【００６３】リセット信号ＯＳＲＳＴを“Ｌ”として、
リセット用トランジスタＱ１３をオフにした後、アクテ
ィブ動作に入り、選択ワード線ＷＬ０が“Ｈ”（＝Ｖｐ
ｐ）、選択プレート線ＰＬ０が“Ｈ”（＝Ｖａａ）にな
る。これとほぼ同時に、或いは僅かに遅れて、駆動信号
線ＯＳＤＲＶを“Ｌ”にする。同時に、制御信号線ＯＳ
ＷＬ０を“Ｈ”（＝Ｖａａ又はＶｐｐ）にして、トラン
ジスタＱ１１をオンにし、キャパシタＣのノードＮを選
択されたデータが読み出されるセンスノード／ＢＬＳ
Ａ、従ってビット線／ＢＬに接続する。
リセット用トランジスタＱ１３をオフにした後、アクテ
ィブ動作に入り、選択ワード線ＷＬ０が“Ｈ”（＝Ｖｐ
ｐ）、選択プレート線ＰＬ０が“Ｈ”（＝Ｖａａ）にな
る。これとほぼ同時に、或いは僅かに遅れて、駆動信号
線ＯＳＤＲＶを“Ｌ”にする。同時に、制御信号線ＯＳ
ＷＬ０を“Ｈ”（＝Ｖａａ又はＶｐｐ）にして、トラン
ジスタＱ１１をオンにし、キャパシタＣのノードＮを選
択されたデータが読み出されるセンスノード／ＢＬＳ
Ａ、従ってビット線／ＢＬに接続する。
【００６４】キャパシタＣのプリチャージ動作を停止す
ると、ノードＮの電圧は−Ｖａａとなる。このノードＮ
が、選択セルデータが読み出されるビット線／ＢＬに接
続されるから、Ｖｓｓにプリチャージされていたビット
線／ＢＬ（容量ＣＢ）は、信号読み出しによる電圧上昇
と同時に、キャパシタＣによる電圧引き下げが行われ
る。言い換えれば、実質的にビット線容量がＣＢ＋Ｃで
あり、これが、−ＣＶａａ／（ＣＢ＋Ｃ）にプリチャー
ジされたと等価の動作になる。従って、選択プレート線
ＰＬ０とビット線／ＢＬの間の電圧は、Ｖａａ＋ＣＶａ
ａ／（ＣＢ＋Ｃ）となる。即ち、従来方式に比べて、選
択された強誘電体キャパシタに印加される電圧が、ＣＶ
ａａ／（ＣＢ＋Ｃ）だけ大きくなる。
ると、ノードＮの電圧は−Ｖａａとなる。このノードＮ
が、選択セルデータが読み出されるビット線／ＢＬに接
続されるから、Ｖｓｓにプリチャージされていたビット
線／ＢＬ（容量ＣＢ）は、信号読み出しによる電圧上昇
と同時に、キャパシタＣによる電圧引き下げが行われ
る。言い換えれば、実質的にビット線容量がＣＢ＋Ｃで
あり、これが、−ＣＶａａ／（ＣＢ＋Ｃ）にプリチャー
ジされたと等価の動作になる。従って、選択プレート線
ＰＬ０とビット線／ＢＬの間の電圧は、Ｖａａ＋ＣＶａ
ａ／（ＣＢ＋Ｃ）となる。即ち、従来方式に比べて、選
択された強誘電体キャパシタに印加される電圧が、ＣＶ
ａａ／（ＣＢ＋Ｃ）だけ大きくなる。
【００６５】ビット線にデータ信号を読み出した後の動
作は、センスアンプ活性化信号ＳＥＮを“Ｈ”にして読
み出し信号をセンスアンプ回路２により増幅し、その後
プレート線ＰＬ０を“Ｌ”に戻して、再書き込みを行
う。センス動作と前後して、制御信号線ＯＳＷＬ０を
“Ｌ”に戻し、キャパシタＣをビット線から切り離し、
リセット信号線ＯＳＲＳＴ及び駆動信号線ＯＳＤＲＶを
“Ｈ”にしてプリチャージ状態に戻る。
作は、センスアンプ活性化信号ＳＥＮを“Ｈ”にして読
み出し信号をセンスアンプ回路２により増幅し、その後
プレート線ＰＬ０を“Ｌ”に戻して、再書き込みを行
う。センス動作と前後して、制御信号線ＯＳＷＬ０を
“Ｌ”に戻し、キャパシタＣをビット線から切り離し、
リセット信号線ＯＳＲＳＴ及び駆動信号線ＯＳＤＲＶを
“Ｈ”にしてプリチャージ状態に戻る。
【００６６】この実施の形態によっても、先の各実施の
形態と同様の効果が得られる。また実施の形態１につい
て説明したと同様に、ビット線電圧制御回路３のキャパ
シタＣの面積をより大きくして、ビット線電圧をより下
げると、図１１のセンスノード／ＢＬＳＡの電圧変化を
破線のようにすることができ、このとき参照ビット線電
圧はほぼ０Ｖに設定することができる。このときには、
ダミーセルを省略することが可能である。
形態と同様の効果が得られる。また実施の形態１につい
て説明したと同様に、ビット線電圧制御回路３のキャパ
シタＣの面積をより大きくして、ビット線電圧をより下
げると、図１１のセンスノード／ＢＬＳＡの電圧変化を
破線のようにすることができ、このとき参照ビット線電
圧はほぼ０Ｖに設定することができる。このときには、
ダミーセルを省略することが可能である。
【００６７】［実施の形態６］図１２は、実施の形態６
による強誘電体メモリの回路構成である。メモリセルア
レイ１は、図１０の実施の形態と同様にチェーン型強誘
電体メモリ構成であるが、二つのメモリセルブロックＭ
ＣＢ０，ＭＣＢ１について、プレート線は共通にプレー
ト線ＰＬに接続され、またブロック選択トランジスタＱ
１０１，Ｑ１０２は共通のブロック選択信号ＢＳにより
同時に選択される。従って、ビット線対ＢＬ，／ＢＬの
一方をデータ読み出しに利用し、他方を参照ビット線と
して、２Ｔ２Ｃセルの動作を行う。
による強誘電体メモリの回路構成である。メモリセルア
レイ１は、図１０の実施の形態と同様にチェーン型強誘
電体メモリ構成であるが、二つのメモリセルブロックＭ
ＣＢ０，ＭＣＢ１について、プレート線は共通にプレー
ト線ＰＬに接続され、またブロック選択トランジスタＱ
１０１，Ｑ１０２は共通のブロック選択信号ＢＳにより
同時に選択される。従って、ビット線対ＢＬ，／ＢＬの
一方をデータ読み出しに利用し、他方を参照ビット線と
して、２Ｔ２Ｃセルの動作を行う。
【００６８】従って、ビット線電圧制御回路３は、２Ｔ
２Ｃセルの構成を用いた図４の実施の形態と同様の構成
としており、各ビット線ＢＬ，／ＢＬ側にそれぞれカッ
プリング用のキャパシタＣ１，Ｃ２が設けられる。これ
らのキャパシタＣ１，Ｃ２のノードＮ１，Ｎ２はそれぞ
れＮＭＯＳトランジスタＱ４１，Ｑ４２を介してセンス
ノードＢＬＳＡ，／ＢＬＳＡに接続される。これらのト
ランジスタＱ４１，Ｑ４２は同じ制御信号線ＯＳＷＬに
より同時にオンオフ制御される。またノードＮ１，Ｎ２
にはそれぞれリセット用ＮＭＯＳトランジスタＱ４３，
Ｑ４４が設けられ、これらも同じ制御信号線ＯＳＲＳＴ
により同時にオンオフ制御される。更にキャパシタＣ
１，Ｃ１の基準端子も同様に共通の駆動信号線ＯＳＤＲ
Ｖにより駆動される。キャパシタＣ１，Ｃ２のビット線
に対する容量比は好ましくは実施の形態１と同様とす
る。
２Ｃセルの構成を用いた図４の実施の形態と同様の構成
としており、各ビット線ＢＬ，／ＢＬ側にそれぞれカッ
プリング用のキャパシタＣ１，Ｃ２が設けられる。これ
らのキャパシタＣ１，Ｃ２のノードＮ１，Ｎ２はそれぞ
れＮＭＯＳトランジスタＱ４１，Ｑ４２を介してセンス
ノードＢＬＳＡ，／ＢＬＳＡに接続される。これらのト
ランジスタＱ４１，Ｑ４２は同じ制御信号線ＯＳＷＬに
より同時にオンオフ制御される。またノードＮ１，Ｎ２
にはそれぞれリセット用ＮＭＯＳトランジスタＱ４３，
Ｑ４４が設けられ、これらも同じ制御信号線ＯＳＲＳＴ
により同時にオンオフ制御される。更にキャパシタＣ
１，Ｃ１の基準端子も同様に共通の駆動信号線ＯＳＤＲ
Ｖにより駆動される。キャパシタＣ１，Ｃ２のビット線
に対する容量比は好ましくは実施の形態１と同様とす
る。
【００６９】図１３は、この実施の形態での動作波形で
ある。スタンバイ時、ワード線は“Ｈ”に保持され、デ
ータ読み出し時選択されたワード線ＷＬ０が“Ｌ”とさ
れることは、先に説明したチェーン型強誘電体メモリと
同様である。そしてプレート線ＰＬとブロック選択信号
ＢＳが“Ｈ”となり、二つのメモリセルブロックＭＣＢ
０，ＭＣＢ１の互いに補である選択メモリセルデータが
ビット線／ＢＬ，ＢＬに読み出される。これとほぼ同時
に、ビット線電圧制御回路３のキャパシタＣ１，Ｃ２を
それぞれビット線／ＢＬ，ＢＬに接続して、電圧引き下
げを行う。この実施の形態によっても先の各実施の形態
と同様の効果が得られる。
ある。スタンバイ時、ワード線は“Ｈ”に保持され、デ
ータ読み出し時選択されたワード線ＷＬ０が“Ｌ”とさ
れることは、先に説明したチェーン型強誘電体メモリと
同様である。そしてプレート線ＰＬとブロック選択信号
ＢＳが“Ｈ”となり、二つのメモリセルブロックＭＣＢ
０，ＭＣＢ１の互いに補である選択メモリセルデータが
ビット線／ＢＬ，ＢＬに読み出される。これとほぼ同時
に、ビット線電圧制御回路３のキャパシタＣ１，Ｃ２を
それぞれビット線／ＢＬ，ＢＬに接続して、電圧引き下
げを行う。この実施の形態によっても先の各実施の形態
と同様の効果が得られる。
【００７０】［実施の形態７］図１４は、実施の形態７
による強誘電体メモリの回路構成である。メモリセルア
レイ１はチェーン型強誘電体メモリ構成であり、メモリ
セルブロックＭＣＢ０，ＭＣＢ１に対して別々にプレー
ト線ＰＬ０，ＰＬ１が設けられ、ブロック選択トランジ
スタＱ１０１，Ｑ１０２に別々のブロック選択信号線Ｂ
Ｓ０，ＢＳ１が用意されている。従って１Ｔ１Ｃ構成の
動作が可能であるが、プレート線ＰＬ０，ＰＬ１を共通
接続し、ブロック選択信号線ＢＳ０，ＢＳ１を共通接続
すれば、２Ｔ２Ｃ構成の動作も可能となる。
による強誘電体メモリの回路構成である。メモリセルア
レイ１はチェーン型強誘電体メモリ構成であり、メモリ
セルブロックＭＣＢ０，ＭＣＢ１に対して別々にプレー
ト線ＰＬ０，ＰＬ１が設けられ、ブロック選択トランジ
スタＱ１０１，Ｑ１０２に別々のブロック選択信号線Ｂ
Ｓ０，ＢＳ１が用意されている。従って１Ｔ１Ｃ構成の
動作が可能であるが、プレート線ＰＬ０，ＰＬ１を共通
接続し、ブロック選択信号線ＢＳ０，ＢＳ１を共通接続
すれば、２Ｔ２Ｃ構成の動作も可能となる。
【００７１】そこで、ビット線電圧制御回路３について
は、２Ｔ２Ｃ動作に必要とされる図１２と同様の構成と
している。キャパシタＣ１，Ｃ２のビット線に対する容
量比は好ましくは、実施の形態１と同様とする。１Ｔ１
Ｃセルとして使用する場合には、読み出し時、キャパシ
タＣ１，Ｃ２のいずれか一方のみが利用される。従って
トランジスタＱ４１，Ｑ４２の制御信号線ＯＳＷＬ１，
ＯＳＷＬ０は別々の用意される。リセット用トランジス
タＱ４３，Ｑ４４の制御信号線ＯＳＲＳＴ１，ＯＳＲＳ
Ｔ０及び、駆動信号線ＯＳＤＲＶ１，ＯＳＤＲＶ０も別
々に用意される。
は、２Ｔ２Ｃ動作に必要とされる図１２と同様の構成と
している。キャパシタＣ１，Ｃ２のビット線に対する容
量比は好ましくは、実施の形態１と同様とする。１Ｔ１
Ｃセルとして使用する場合には、読み出し時、キャパシ
タＣ１，Ｃ２のいずれか一方のみが利用される。従って
トランジスタＱ４１，Ｑ４２の制御信号線ＯＳＷＬ１，
ＯＳＷＬ０は別々の用意される。リセット用トランジス
タＱ４３，Ｑ４４の制御信号線ＯＳＲＳＴ１，ＯＳＲＳ
Ｔ０及び、駆動信号線ＯＳＤＲＶ１，ＯＳＤＲＶ０も別
々に用意される。
【００７２】図１５は、この実施の形態の場合の動作波
形である。１Ｔ１Ｃセルとして動作させる場合には、ワ
ード線ＷＬ０及びプレート線ＰＬ０が選択されたとき、
これらと同期して、実施の形態１の場合と同様に、制御
信号線ＯＳＷＬ０、リセット信号線ＯＳＲＳＴ０、駆動
信号線ＯＳＤＲＶ０が選択される。このとき、キャパシ
タＣ２により選択ビット線／ＢＬ電圧の引き下げ制御が
なされ、キャパシタＣ１はプリチャージ状態のまま保持
される。２Ｔ２Ｃセルとして動作させる場合には、図１
５の括弧内に示したように、ワード線ＷＬ０，ＷＬ１、
プレート線ＰＬ０，ＰＬ１が同時に選択され、これに応
じてビット線電圧制御回路３の各制御信号も二つのキャ
パシタＣ１，Ｃ２について同時に同期制御される。この
実施の形態によっても先の各実施の形態と同様の効果が
得られる。
形である。１Ｔ１Ｃセルとして動作させる場合には、ワ
ード線ＷＬ０及びプレート線ＰＬ０が選択されたとき、
これらと同期して、実施の形態１の場合と同様に、制御
信号線ＯＳＷＬ０、リセット信号線ＯＳＲＳＴ０、駆動
信号線ＯＳＤＲＶ０が選択される。このとき、キャパシ
タＣ２により選択ビット線／ＢＬ電圧の引き下げ制御が
なされ、キャパシタＣ１はプリチャージ状態のまま保持
される。２Ｔ２Ｃセルとして動作させる場合には、図１
５の括弧内に示したように、ワード線ＷＬ０，ＷＬ１、
プレート線ＰＬ０，ＰＬ１が同時に選択され、これに応
じてビット線電圧制御回路３の各制御信号も二つのキャ
パシタＣ１，Ｃ２について同時に同期制御される。この
実施の形態によっても先の各実施の形態と同様の効果が
得られる。
【００７３】［実施の形態８］図１６は、実施の形態８
による強誘電体メモリ回路構成を示している。この回路
構成は、図１４の回路構成を基本とし、ビット線電圧制
御回路３におけるリセット用トランジスタＱ４３，Ｑ４
４を省略したものである。キャパシタＣ１，Ｃ２は図１
４の実施の形態と同様に、１Ｔ１Ｃセル動作と２Ｔ２Ｃ
セル動作を可能とするために設けられているが、これら
のビット線に対する容量比は好ましくは実施の形態１と
同様とする。
による強誘電体メモリ回路構成を示している。この回路
構成は、図１４の回路構成を基本とし、ビット線電圧制
御回路３におけるリセット用トランジスタＱ４３，Ｑ４
４を省略したものである。キャパシタＣ１，Ｃ２は図１
４の実施の形態と同様に、１Ｔ１Ｃセル動作と２Ｔ２Ｃ
セル動作を可能とするために設けられているが、これら
のビット線に対する容量比は好ましくは実施の形態１と
同様とする。
【００７４】この実施の形態の場合の動作波形は、図１
７のようになる。１Ｔ１Ｃセルの動作の場合、キャパシ
タＣ１，Ｃ２のいずれか一方のみが用いられ、２Ｔ２Ｃ
セル動作の場合両方が用いられることは、図１４の実施
の形態と同様である。１Ｔ１Ｃセル動作の場合、スタン
バイ状態において、制御信号線ＯＳＷＬ０及びＯＳＷＬ
１を“Ｈ”として、ＭＯＳトランジスタＱ４２及びＱ４
１をオンとし、キャパシタＣ２及びＣ１のノードＮ２及
びＮ１をビット線／ＢＬ及びＢＬと共にＶｓｓにプリチ
ャージする。この間、駆動信号線ＯＳＤＲＶ０及びＯＳ
ＤＲＶ１は“Ｈ”とする。アクティブ動作に入るとき
は、非選択ビット線ＢＬ（又は／ＢＬ）側の制御信号線
ＯＳＷＬ１（又はＯＳＷＬ０）を“Ｌ”、従ってトラン
ジスタＱ４１（又はＱ４２）をオフとし、ほぼ同時に駆
動信号線ＯＳＤＲＶ０（又はＣＳＤＲＶ１）を“Ｌ”に
する。
７のようになる。１Ｔ１Ｃセルの動作の場合、キャパシ
タＣ１，Ｃ２のいずれか一方のみが用いられ、２Ｔ２Ｃ
セル動作の場合両方が用いられることは、図１４の実施
の形態と同様である。１Ｔ１Ｃセル動作の場合、スタン
バイ状態において、制御信号線ＯＳＷＬ０及びＯＳＷＬ
１を“Ｈ”として、ＭＯＳトランジスタＱ４２及びＱ４
１をオンとし、キャパシタＣ２及びＣ１のノードＮ２及
びＮ１をビット線／ＢＬ及びＢＬと共にＶｓｓにプリチ
ャージする。この間、駆動信号線ＯＳＤＲＶ０及びＯＳ
ＤＲＶ１は“Ｈ”とする。アクティブ動作に入るとき
は、非選択ビット線ＢＬ（又は／ＢＬ）側の制御信号線
ＯＳＷＬ１（又はＯＳＷＬ０）を“Ｌ”、従ってトラン
ジスタＱ４１（又はＱ４２）をオフとし、ほぼ同時に駆
動信号線ＯＳＤＲＶ０（又はＣＳＤＲＶ１）を“Ｌ”に
する。
【００７５】これにより、実施の形態１と同様の動作に
より、データが読み出されるビット線のみ電位を引き下
げて、選択されたメモリセルの強誘電体キャパシタに対
して、読み出し時に大きな電圧を印加することができ
る。従って実施の形態１と同様の効果が得られる。ま
た、ビット線電圧制御回路３は図１４の場合に比べて素
子数が少なくなり、回路面積を小さくすることができ
る。２Ｔ２Ｃセルの動作の場合は、図１４の実施の形態
で説明したように、キャパシタＣ１，Ｃ２によるビット
線ＢＬ，／ＢＬの電位引き下げ制御が同時に行われる。
より、データが読み出されるビット線のみ電位を引き下
げて、選択されたメモリセルの強誘電体キャパシタに対
して、読み出し時に大きな電圧を印加することができ
る。従って実施の形態１と同様の効果が得られる。ま
た、ビット線電圧制御回路３は図１４の場合に比べて素
子数が少なくなり、回路面積を小さくすることができ
る。２Ｔ２Ｃセルの動作の場合は、図１４の実施の形態
で説明したように、キャパシタＣ１，Ｃ２によるビット
線ＢＬ，／ＢＬの電位引き下げ制御が同時に行われる。
【００７６】［実施の形態９］図１８は、実施の形態９
による強誘電体メモリ回路構成である。この実施の形態
は、図１６の構成を基本として、ビット線電圧制御回路
３におけるトランジスタＱ４１，Ｑ４２を削除して、キ
ャパシタＣ１，Ｃ２のノードＮ１，Ｎ２をそれぞれセン
スノードＢＬＳＡ，／ＢＬＳＡ、従ってビット線ＢＬ，
／ＢＬに直結している。この場合も、キャパシタＣ１，
Ｃ２のビット線に対する好ましい容量比は実施の形態１
と同様とする。
による強誘電体メモリ回路構成である。この実施の形態
は、図１６の構成を基本として、ビット線電圧制御回路
３におけるトランジスタＱ４１，Ｑ４２を削除して、キ
ャパシタＣ１，Ｃ２のノードＮ１，Ｎ２をそれぞれセン
スノードＢＬＳＡ，／ＢＬＳＡ、従ってビット線ＢＬ，
／ＢＬに直結している。この場合も、キャパシタＣ１，
Ｃ２のビット線に対する好ましい容量比は実施の形態１
と同様とする。
【００７７】図１９は、この実施の形態での動作波形を
示している。１Ｔ１Ｃ構成の動作を行う場合、読み出し
時、ブロック選択信号ＢＳ０，ＢＳ１の一方が“Ｈ”、
またプレート線ＰＬ０，ＰＬ１の一方が“Ｈ”になる。
その後、センスアンプ回路の活性化前に、スタンバイ時
“Ｈ”であるキャパシタＣ１，Ｃ２のプリチャージ信号
線ＯＳＤＲＶ１，ＯＳＤＲＶ０の一方が“Ｌ”になる。
これにより、データ読み出しが行われるビット線の電圧
引き下げがなされ、実施の形態１で説明したと同様の効
果が得られる。
示している。１Ｔ１Ｃ構成の動作を行う場合、読み出し
時、ブロック選択信号ＢＳ０，ＢＳ１の一方が“Ｈ”、
またプレート線ＰＬ０，ＰＬ１の一方が“Ｈ”になる。
その後、センスアンプ回路の活性化前に、スタンバイ時
“Ｈ”であるキャパシタＣ１，Ｃ２のプリチャージ信号
線ＯＳＤＲＶ１，ＯＳＤＲＶ０の一方が“Ｌ”になる。
これにより、データ読み出しが行われるビット線の電圧
引き下げがなされ、実施の形態１で説明したと同様の効
果が得られる。
【００７８】なお、２Ｔ２Ｃ構成の動作を行わせる場合
には、ブロック選択信号ＢＳ０，ＢＳ１を同時に
“Ｈ”、またプレート線ＰＬ０，ＰＬ１も同時に“Ｈ”
とし、駆動信号線ＯＳＤＲＶ１，ＯＳＤＲＶ０も同時に
“Ｌ”とする。また、１Ｔ１Ｃ構成の動作を行う場合
に、駆動信号線ＯＳＤＲＶ１，ＯＳＤＲＶ０を同時に
“Ｌ”とする制御を行ってもよい。この場合、参照側の
ビット線電圧も引き下げられるが、これはダミーセルに
より必要電圧に引き上げれば問題ない。
には、ブロック選択信号ＢＳ０，ＢＳ１を同時に
“Ｈ”、またプレート線ＰＬ０，ＰＬ１も同時に“Ｈ”
とし、駆動信号線ＯＳＤＲＶ１，ＯＳＤＲＶ０も同時に
“Ｌ”とする。また、１Ｔ１Ｃ構成の動作を行う場合
に、駆動信号線ＯＳＤＲＶ１，ＯＳＤＲＶ０を同時に
“Ｌ”とする制御を行ってもよい。この場合、参照側の
ビット線電圧も引き下げられるが、これはダミーセルに
より必要電圧に引き上げれば問題ない。
【００７９】［実施の形態１０］図２０は、図１８に示
すビット線電圧制御回路３の構成を、通常の１Ｔ１Ｃセ
ルのメモリセルアレイ１に適用した実施の形態である。
即ち、キャパシタＣ１，Ｃ２のノードＮ１，Ｎ２はそれ
ぞれセンスノードＢＬＳＡ，／ＢＬＳＡ、従ってビット
線ＢＬ，／ＢＬに直結させている。この場合も、キャパ
シタＣ１，Ｃ２のビット線に対する好ましい容量比は実
施の形態１と同様とする。
すビット線電圧制御回路３の構成を、通常の１Ｔ１Ｃセ
ルのメモリセルアレイ１に適用した実施の形態である。
即ち、キャパシタＣ１，Ｃ２のノードＮ１，Ｎ２はそれ
ぞれセンスノードＢＬＳＡ，／ＢＬＳＡ、従ってビット
線ＢＬ，／ＢＬに直結させている。この場合も、キャパ
シタＣ１，Ｃ２のビット線に対する好ましい容量比は実
施の形態１と同様とする。
【００８０】図２１は、この実施の形態の場合の動作波
形である。スタンバイ時、駆動信号線ＯＳＤＲＶ０，Ｏ
ＳＤＲＶ１は“Ｈ”に保つ。データ読み出し時、選択ワ
ード線ＷＬ０及び選択プレート線ＰＬ０を“Ｈ”とし
（ｔ０）、これとほぼ同時に又は少し遅れて駆動信号線
ＯＳＤＲＶ０を“Ｌ”にする（ｔ１）。その後センスア
ンプ回路を活性化する（ｔ２）。これにより、実施の形
態１と同様に、キャパシタＣ２のカップリングにより強
誘電体キャパシタに大きな電圧が印加され、実施の形態
１と同様の効果が得られる。
形である。スタンバイ時、駆動信号線ＯＳＤＲＶ０，Ｏ
ＳＤＲＶ１は“Ｈ”に保つ。データ読み出し時、選択ワ
ード線ＷＬ０及び選択プレート線ＰＬ０を“Ｈ”とし
（ｔ０）、これとほぼ同時に又は少し遅れて駆動信号線
ＯＳＤＲＶ０を“Ｌ”にする（ｔ１）。その後センスア
ンプ回路を活性化する（ｔ２）。これにより、実施の形
態１と同様に、キャパシタＣ２のカップリングにより強
誘電体キャパシタに大きな電圧が印加され、実施の形態
１と同様の効果が得られる。
【００８１】［実施の形態１１］図２２は、図１４の実
施の形態について、１Ｔ１Ｃセル構成により動作させる
場合に必要なダミーセル４を追加した詳細構成を示して
いる。ダミーセル４は、ダミーセルキャパシタＣＤと、
これをビット線／ＢＬ，ＢＬに選択的に接続するための
ダミーワード線ＤＷＬ０，ＤＷＬ１により駆動されるＮ
ＭＯＳトランジスタＱ５１，Ｑ５２と、リセット信号Ｄ
ＲＳＴにより駆動されるリセット用ＮＭＯＳトランジス
タＱ５３とから構成されている。ダミーセルキャパシタ
ＣＤの一端はダミープレート線ＤＰＬに接続されてい
る。
施の形態について、１Ｔ１Ｃセル構成により動作させる
場合に必要なダミーセル４を追加した詳細構成を示して
いる。ダミーセル４は、ダミーセルキャパシタＣＤと、
これをビット線／ＢＬ，ＢＬに選択的に接続するための
ダミーワード線ＤＷＬ０，ＤＷＬ１により駆動されるＮ
ＭＯＳトランジスタＱ５１，Ｑ５２と、リセット信号Ｄ
ＲＳＴにより駆動されるリセット用ＮＭＯＳトランジス
タＱ５３とから構成されている。ダミーセルキャパシタ
ＣＤの一端はダミープレート線ＤＰＬに接続されてい
る。
【００８２】図２３は、この実施の形態の動作波形であ
る。図１５と基本的に同様であるが、ダミーセル４の動
作を併せて示している。即ち、１Ｔ１Ｃセル構成の動作
の場合、メモリセルデータが選択ビット線、例えばＢＬ
に読み出されるとき、同時にダミーセル４のデータが参
照電位として非選択ビット線側のセンスノード／ＢＬＳ
Ａに読み出されるようにしている。なお図２３では、セ
ンスアンプ回路２とメモリセルアレイ１の間にあるＮＭ
ＯＳトランジスタＱ０１，Ｑ０２が通常はＶａａより昇
圧された電圧Ｖｐｐが与えられ、センスアンプ活性化と
同期してこれがＶａａとされる様子を示している。これ
は、データ読み出し時はビット線電圧が低下することな
くセンスノードに転送されるようにし、センスアンプ活
性化時には、選択ビット線をセンスノードから切り離す
ことより、高速センスを可能とするためである。
る。図１５と基本的に同様であるが、ダミーセル４の動
作を併せて示している。即ち、１Ｔ１Ｃセル構成の動作
の場合、メモリセルデータが選択ビット線、例えばＢＬ
に読み出されるとき、同時にダミーセル４のデータが参
照電位として非選択ビット線側のセンスノード／ＢＬＳ
Ａに読み出されるようにしている。なお図２３では、セ
ンスアンプ回路２とメモリセルアレイ１の間にあるＮＭ
ＯＳトランジスタＱ０１，Ｑ０２が通常はＶａａより昇
圧された電圧Ｖｐｐが与えられ、センスアンプ活性化と
同期してこれがＶａａとされる様子を示している。これ
は、データ読み出し時はビット線電圧が低下することな
くセンスノードに転送されるようにし、センスアンプ活
性化時には、選択ビット線をセンスノードから切り離す
ことより、高速センスを可能とするためである。
【００８３】この実施の形態によつても、先の各実施の
形態と同様の効果が得られる。そしてダミーセル４のセ
ルキャパシタＣＤは、ビット線電圧制御回路３を設けた
ことにより、従来より面積を小さいものとすることが可
能となる。ここまでの各実施の形態では、プレート線に
より駆動されてデータが読み出されるビット線の電位を
引き下げることにより、強誘電体キャパシタに大きな電
圧が印加されるようにした。同等の効果は、読み出し時
にプレート線の電圧を通常より引き上げることにより実
現することが可能である。その様な実施の形態を以下に
説明する。
形態と同様の効果が得られる。そしてダミーセル４のセ
ルキャパシタＣＤは、ビット線電圧制御回路３を設けた
ことにより、従来より面積を小さいものとすることが可
能となる。ここまでの各実施の形態では、プレート線に
より駆動されてデータが読み出されるビット線の電位を
引き下げることにより、強誘電体キャパシタに大きな電
圧が印加されるようにした。同等の効果は、読み出し時
にプレート線の電圧を通常より引き上げることにより実
現することが可能である。その様な実施の形態を以下に
説明する。
【００８４】［実施の形態１２］図２４は、その様な実
施の形態１２による強誘電体メモリ構成を示している。
メモリセルアレイ１は、通常の１Ｔ１Ｃセル構成であ
る。ここまでの実施の形態で説明した、カップリングキ
ャパシタを持つビット線電圧制御回路は用いない。図２
５はこの実施の形態の動作波形である。
施の形態１２による強誘電体メモリ構成を示している。
メモリセルアレイ１は、通常の１Ｔ１Ｃセル構成であ
る。ここまでの実施の形態で説明した、カップリングキ
ャパシタを持つビット線電圧制御回路は用いない。図２
５はこの実施の形態の動作波形である。
【００８５】データ読み出し時、選択ワード線ＷＬ０に
は昇圧された電圧Ｖｐｐが与えられる（ｔ０）。これと
同時に選択されたプレート線ＰＬ０には、ビット線の振
幅電圧である電源電圧Ｖａａよりαだけ昇圧された電圧
Ｖａａ＋αが与えられる。これにより、先の各実施の形
態におけると同様に選択された強誘電体キャパシタには
従来より大きな電圧が印加され、読み出し信号量が大き
くなる。
は昇圧された電圧Ｖｐｐが与えられる（ｔ０）。これと
同時に選択されたプレート線ＰＬ０には、ビット線の振
幅電圧である電源電圧Ｖａａよりαだけ昇圧された電圧
Ｖａａ＋αが与えられる。これにより、先の各実施の形
態におけると同様に選択された強誘電体キャパシタには
従来より大きな電圧が印加され、読み出し信号量が大き
くなる。
【００８６】選択されたプレート線ＰＬ０はその後、電
源電圧Ｖａａに戻し（ｔ１）、その後に、センスアンプ
活性化信号ＳＥＮを“Ｈ”にする（ｔ２）。これによ
り、“１”，“０”データに応じて選択ビット線をＶａ
ａ，Ｖｓｓに増幅する。そして選択プレート線ＰＬ０を
ＶａａからＶｓｓに戻すことにより、読み出しデータの
再書き込みが行われる。
源電圧Ｖａａに戻し（ｔ１）、その後に、センスアンプ
活性化信号ＳＥＮを“Ｈ”にする（ｔ２）。これによ
り、“１”，“０”データに応じて選択ビット線をＶａ
ａ，Ｖｓｓに増幅する。そして選択プレート線ＰＬ０を
ＶａａからＶｓｓに戻すことにより、読み出しデータの
再書き込みが行われる。
【００８７】この実施の形態の場合、プレート線電圧を
上げることにより、メモリセルトランジスタの信頼性が
劣化するおそれがあるが、カップリングキャパシタをビ
ット線に接続する実施の形態と異なり、ビット線容量の
増大に伴う信号量低下がないという利点がある。また、
ビット線電圧を上げることがないから、ビット線の充放
電による消費電流を低減することができる。
上げることにより、メモリセルトランジスタの信頼性が
劣化するおそれがあるが、カップリングキャパシタをビ
ット線に接続する実施の形態と異なり、ビット線容量の
増大に伴う信号量低下がないという利点がある。また、
ビット線電圧を上げることがないから、ビット線の充放
電による消費電流を低減することができる。
【００８８】［実施の形態１３］図２６は、図２４の回
路構成に対して、図２５の動作波形を変形した例であ
る。図２５と異なる点は、選択プレート線ＰＬ０に時刻
ｔ０でＶａａ＋αなる読み出し電圧を与えた後、時刻ｔ
１で一旦プレート線ＰＬ０をＶｓｓに戻す。その後セン
スアンプ回路を活性化し（ｔ２）、読み出し信号を増幅
した後、改めて再書き込みのために選択プレート線ＰＬ
０にＶａａを与える（ｔ３）。この方法は、図２５の場
合に比べてプレート線電圧制御が容易である。また読み
出し時、常誘電体容量分の影響をキャンセルでき、参照
電位を低く設定でき、ダミーキャパシタの容量を小さく
できるといった利点を有する。
路構成に対して、図２５の動作波形を変形した例であ
る。図２５と異なる点は、選択プレート線ＰＬ０に時刻
ｔ０でＶａａ＋αなる読み出し電圧を与えた後、時刻ｔ
１で一旦プレート線ＰＬ０をＶｓｓに戻す。その後セン
スアンプ回路を活性化し（ｔ２）、読み出し信号を増幅
した後、改めて再書き込みのために選択プレート線ＰＬ
０にＶａａを与える（ｔ３）。この方法は、図２５の場
合に比べてプレート線電圧制御が容易である。また読み
出し時、常誘電体容量分の影響をキャンセルでき、参照
電位を低く設定でき、ダミーキャパシタの容量を小さく
できるといった利点を有する。
【００８９】［実施の形態１４］図２７は、別の実施の
形態１４による強誘電体メモリ構成を示している。メモ
リセルアレイ１は、チェーン強誘電体メモリ構成であ
る。この実施の形態でも、カップリングキャパシタを持
つビット線電圧制御回路は用いない。図２８はこの実施
の形態の動作波形である。
形態１４による強誘電体メモリ構成を示している。メモ
リセルアレイ１は、チェーン強誘電体メモリ構成であ
る。この実施の形態でも、カップリングキャパシタを持
つビット線電圧制御回路は用いない。図２８はこの実施
の形態の動作波形である。
【００９０】データ読み出し時、スタンバイ状態でオー
ル“Ｈ”（＝Ｖｐｐ）であるワード線のうち、選択ワー
ド線ＷＬ０をＶｓｓとする（ｔ０）。次いでブロック選
択信号ＢＳ０を“Ｈ”（＝Ｖｐｐ）とし、同時に選択さ
れたプレート線ＰＬ０には、電源電圧Ｖａａより僅かに
αだけ昇圧された電圧Ｖａａ＋αを与える（ｔ１）。こ
れにより、先の各実施の形態におけると同様に選択され
た強誘電体キャパシタには従来より大きな電圧が印加さ
れ、読み出し信号量が大きくなる。
ル“Ｈ”（＝Ｖｐｐ）であるワード線のうち、選択ワー
ド線ＷＬ０をＶｓｓとする（ｔ０）。次いでブロック選
択信号ＢＳ０を“Ｈ”（＝Ｖｐｐ）とし、同時に選択さ
れたプレート線ＰＬ０には、電源電圧Ｖａａより僅かに
αだけ昇圧された電圧Ｖａａ＋αを与える（ｔ１）。こ
れにより、先の各実施の形態におけると同様に選択され
た強誘電体キャパシタには従来より大きな電圧が印加さ
れ、読み出し信号量が大きくなる。
【００９１】選択されたプレート線ＰＬ０はその後、電
源電圧Ｖａａに戻し、その後に、センスアンプ活性化信
号ＳＥＮを“Ｈ”にする（ｔ２）。これにより、
“１”，“０”データに応じて選択ビット線をＶａａ，
Ｖｓｓに増幅する。そして選択プレート線ＰＬ０をＶａ
ａからＶｓｓに戻すことにより、読み出しデータの再書
き込みが行われる。この実施の形態によっても、先の実
施の形態１２で説明したと同様の効果が得られる。
源電圧Ｖａａに戻し、その後に、センスアンプ活性化信
号ＳＥＮを“Ｈ”にする（ｔ２）。これにより、
“１”，“０”データに応じて選択ビット線をＶａａ，
Ｖｓｓに増幅する。そして選択プレート線ＰＬ０をＶａ
ａからＶｓｓに戻すことにより、読み出しデータの再書
き込みが行われる。この実施の形態によっても、先の実
施の形態１２で説明したと同様の効果が得られる。
【００９２】［実施の形態１５］図２９は、図２７の回
路構成に対して、図２８の動作波形を変形した実施の形
態１５の動作波形である。図２８と異なる点は、選択プ
レート線ＰＬ０に時刻ｔ１でＶａａ＋αなる読み出し電
圧を与えた後、時刻ｔ２で一旦プレート線ＰＬ０をＶｓ
ｓに戻す。その後センスアンプ回路を活性化し（ｔ
３）、読み出し信号を増幅した後、改めて再書き込みの
ために選択プレート線ＰＬ０にＶａａを与える（ｔ
４）。この方法は、先の図２５に対する図２６の場合と
同様であり、図２６で説明したと同様の効果が得られ
る。
路構成に対して、図２８の動作波形を変形した実施の形
態１５の動作波形である。図２８と異なる点は、選択プ
レート線ＰＬ０に時刻ｔ１でＶａａ＋αなる読み出し電
圧を与えた後、時刻ｔ２で一旦プレート線ＰＬ０をＶｓ
ｓに戻す。その後センスアンプ回路を活性化し（ｔ
３）、読み出し信号を増幅した後、改めて再書き込みの
ために選択プレート線ＰＬ０にＶａａを与える（ｔ
４）。この方法は、先の図２５に対する図２６の場合と
同様であり、図２６で説明したと同様の効果が得られ
る。
【００９３】［実施の形態１６］図３０は、図２５及び
図２８の動作波形を得るためのプレート線駆動回路５ａ
の構成例を示している。プレート線ＰＬ０を駆動するた
めに電圧Ｖａａが与えられたＮＭＯＳトランジスタＱＮ
５１と、電圧Ｖａａ＋αが与えられたＰＭＯＳトランジ
スタＱＰ５１とが併設されている。プレート線ＰＬ０に
はまたリセット用のＮＭＯＳトランジスタＱＮ５０が設
けられている。
図２８の動作波形を得るためのプレート線駆動回路５ａ
の構成例を示している。プレート線ＰＬ０を駆動するた
めに電圧Ｖａａが与えられたＮＭＯＳトランジスタＱＮ
５１と、電圧Ｖａａ＋αが与えられたＰＭＯＳトランジ
スタＱＰ５１とが併設されている。プレート線ＰＬ０に
はまたリセット用のＮＭＯＳトランジスタＱＮ５０が設
けられている。
【００９４】図３２に示すように、リセット信号ＰＬＬ
が“Ｈ”のとき、リセットトランジスタＱＮ５０がオン
であり、プレート線ＰＬ０はＶｓｓに保持される。リセ
ットが解除され、制御信号ＰＬＭ，／ＰＬＨかそれぞれ
“Ｈ”，“Ｌ”になると、ＮＭＯＳトランジスタＱＮ５
１，ＰＭＯＳトランジスタＱＰ５１が共にオンして、プ
レート線ＰＬ０に、ビット線の振幅電圧Ｖａより大きい
Ｖａａ＋αが与えられる。その後、制御信号／ＰＬＨが
“Ｈ”になると、ＰＭＯＳトランジスタＱＰ５１がオフ
となり、ＮＭＯＳトランジスタＱＮ５１のみにより、プ
レート線ＰＬ０にＶａａが与えられる。
が“Ｈ”のとき、リセットトランジスタＱＮ５０がオン
であり、プレート線ＰＬ０はＶｓｓに保持される。リセ
ットが解除され、制御信号ＰＬＭ，／ＰＬＨかそれぞれ
“Ｈ”，“Ｌ”になると、ＮＭＯＳトランジスタＱＮ５
１，ＰＭＯＳトランジスタＱＰ５１が共にオンして、プ
レート線ＰＬ０に、ビット線の振幅電圧Ｖａより大きい
Ｖａａ＋αが与えられる。その後、制御信号／ＰＬＨが
“Ｈ”になると、ＰＭＯＳトランジスタＱＰ５１がオフ
となり、ＮＭＯＳトランジスタＱＮ５１のみにより、プ
レート線ＰＬ０にＶａａが与えられる。
【００９５】［実施の形態１７］図３１は別のプレート
線駆動回路５ｂである。これは、図３０におけるＮＭＯ
ＳトランジスタＱＮ５１の部分をＰＭＯＳトランジスタ
ＱＰ５２に置き換えて、これを図３０とは相補の制御信
号／ＰＬＭにより制御するようにしたものである。この
場合も図３２に示したように同様のプレート線駆動電圧
が得られる。
線駆動回路５ｂである。これは、図３０におけるＮＭＯ
ＳトランジスタＱＮ５１の部分をＰＭＯＳトランジスタ
ＱＰ５２に置き換えて、これを図３０とは相補の制御信
号／ＰＬＭにより制御するようにしたものである。この
場合も図３２に示したように同様のプレート線駆動電圧
が得られる。
【００９６】［実施の形態１８］図３３は更に別の実施
の形態によるプレート線駆動回路５ｃである。この実施
の形態では、一端がプレート線ＰＬ０に接続され、他端
がＰＭＯＳトランジスタＱＰ５３とＮＭＯＳトランジス
タＱＮ５４からなる昇圧駆動回路３３０に接続されたキ
ャパシタＣ５を用いている。プレート線ＰＬ０にはリセ
ット用ＮＭＯＳトランジスタＱＮ５０が接続され、また
プレート線ＰＬ０に電圧Ｖａａを供給するためのＮＭＯ
ＳトランジスタＱＮ５３が設けられている。ＮＭＯＳト
ランジスタＱＮ５３は、キャパシタＣ４にＶａａをプリ
チャージするためのプリチャージ用トランジスタであ
る。
の形態によるプレート線駆動回路５ｃである。この実施
の形態では、一端がプレート線ＰＬ０に接続され、他端
がＰＭＯＳトランジスタＱＰ５３とＮＭＯＳトランジス
タＱＮ５４からなる昇圧駆動回路３３０に接続されたキ
ャパシタＣ５を用いている。プレート線ＰＬ０にはリセ
ット用ＮＭＯＳトランジスタＱＮ５０が接続され、また
プレート線ＰＬ０に電圧Ｖａａを供給するためのＮＭＯ
ＳトランジスタＱＮ５３が設けられている。ＮＭＯＳト
ランジスタＱＮ５３は、キャパシタＣ４にＶａａをプリ
チャージするためのプリチャージ用トランジスタであ
る。
【００９７】図３４に示すように、リセット信号ＫＩＬ
Ｌが“Ｈ”のとき、プレート線ＰＬ０はＶｓｓに保持さ
れる。このリセット状態では、駆動回路３３０のＮＭＯ
ＳトランジスタＱＮ５４がオン、ＰＭＯＳトランジスタ
ＱＰ５３がオフである。リセット状態を解除して、制御
信号Ｐｓを“Ｈ”にすると、ＮＭＯＳトランジスタＱＮ
５３を介してプレート線ＰＬ０にＶａａ−Ｖｔ（Ｖｔは
ＮＭＯＳトランジスタＱＮ５３のしきい値電圧）なる電
圧が与えられ、これがキャパシタＣ５に充電される。制
御信号Ｐｓを“Ｌ”にして駆動回路３３０の制御信号／
ＢＴを“Ｌ”にすると、キャパシタＣ５の端子にＶａａ
が与えられて、プレート線ＰＬ０の電圧は２Ｖａａ−Ｖ
ｔにプルアップされる。従って、実施の形態１６，１７
と類似のプレート線駆動電圧波形が得られる。
Ｌが“Ｈ”のとき、プレート線ＰＬ０はＶｓｓに保持さ
れる。このリセット状態では、駆動回路３３０のＮＭＯ
ＳトランジスタＱＮ５４がオン、ＰＭＯＳトランジスタ
ＱＰ５３がオフである。リセット状態を解除して、制御
信号Ｐｓを“Ｈ”にすると、ＮＭＯＳトランジスタＱＮ
５３を介してプレート線ＰＬ０にＶａａ−Ｖｔ（Ｖｔは
ＮＭＯＳトランジスタＱＮ５３のしきい値電圧）なる電
圧が与えられ、これがキャパシタＣ５に充電される。制
御信号Ｐｓを“Ｌ”にして駆動回路３３０の制御信号／
ＢＴを“Ｌ”にすると、キャパシタＣ５の端子にＶａａ
が与えられて、プレート線ＰＬ０の電圧は２Ｖａａ−Ｖ
ｔにプルアップされる。従って、実施の形態１６，１７
と類似のプレート線駆動電圧波形が得られる。
【００９８】
【発明の効果】以上述べたようにこの発明によれば、デ
ータ読み出し時に（再）書き込み時と同様の大きな電圧
を強誘電体キャパシタに印加して大きな信号量を得るこ
とを可能とした強誘電体記憶装置が得られる。
ータ読み出し時に（再）書き込み時と同様の大きな電圧
を強誘電体キャパシタに印加して大きな信号量を得るこ
とを可能とした強誘電体記憶装置が得られる。
【図１】この発明による強誘電体メモリでの強誘電体キ
ャパシタの電圧印加軌跡を示す図である。
ャパシタの電圧印加軌跡を示す図である。
【図２】この発明の実施の形態１による強誘電体メモリ
の回路構成を示す図である。
の回路構成を示す図である。
【図３】同実施の形態の動作波形を示す図である。
【図４】この発明の実施の形態２による強誘電体メモリ
の回路構成を示す図である。
の回路構成を示す図である。
【図５】同実施の形態の動作波形を示す図である。
【図６】この発明の実施の形態３による強誘電体メモリ
の回路構成を示す図である。
の回路構成を示す図である。
【図７】同実施の形態の動作波形を示す図である。
【図８】この発明の実施の形態４による強誘電体メモリ
の回路構成を示す図である。
の回路構成を示す図である。
【図９】同実施の形態の動作波形を示す図である。
【図１０】この発明の実施の形態５による強誘電体メモ
リの回路構成を示す図である。
リの回路構成を示す図である。
【図１１】同実施の形態の動作波形を示す図である。
【図１２】この発明の実施の形態６による強誘電体メモ
リの回路構成を示す図である。
リの回路構成を示す図である。
【図１３】同実施の形態の動作波形を示す図である。
【図１４】この発明の実施の形態７による強誘電体メモ
リの回路構成を示す図である。
リの回路構成を示す図である。
【図１５】同実施の形態の動作波形を示す図である。
【図１６】この発明の実施の形態８による強誘電体メモ
リの回路構成を示す図である。
リの回路構成を示す図である。
【図１７】同実施の形態の動作波形を示す図である。
【図１８】この発明の実施の形態９による強誘電体メモ
リの回路構成を示す図である。
リの回路構成を示す図である。
【図１９】同実施の形態の動作波形を示す図である。
【図２０】この発明の実施の形態１０による強誘電体メ
モリの回路構成を示す図である。
モリの回路構成を示す図である。
【図２１】同実施の形態の動作波形を示す図である。
【図２２】この発明の実施の形態１１による強誘電体メ
モリの回路構成を示す図である。
モリの回路構成を示す図である。
【図２３】同実施の形態の動作波形を示す図である。
【図２４】この発明の実施の形態１２による強誘電体メ
モリの回路構成を示す図である。
モリの回路構成を示す図である。
【図２５】同実施の形態の動作波形を示す図である。
【図２６】この発明の実施の形態１３の動作波形を示す
図である。
図である。
【図２７】この発明の実施の形態１４による強誘電体メ
モリの回路構成を示す図である。
モリの回路構成を示す図である。
【図２８】同実施の形態の動作波形を示す図である。
【図２９】この発明の実施の形態１５の動作波形を示す
図である。
図である。
【図３０】この発明の実施の形態１６による強誘電体メ
モリのプレート線駆動回路構成を示す図である。
モリのプレート線駆動回路構成を示す図である。
【図３１】この発明の実施の形態１７による強誘電体メ
モリのプレート線駆動回路構成を示す図である。
モリのプレート線駆動回路構成を示す図である。
【図３２】実施の形態１６，１７の動作波形を示す図で
ある。
ある。
【図３３】この発明の実施の形態１８による強誘電体メ
モリのプレート線駆動回路構成を示す図である。
モリのプレート線駆動回路構成を示す図である。
【図３４】同実施の形態の動作波形を示す図である。
【図３５】従来の強誘電体メモリの回路構成を示す図で
ある。
ある。
【図３６】同従来例の動作波形を示す図である。
【図３７】従来の強誘電体メモリの他の回路構成を示す
図である。
図である。
【図３８】同従来例の動作波形を示す図である。
【図３９】従来の強誘電体メモリでの強誘電体キャパシ
タの電圧印加軌跡を示す図である。
タの電圧印加軌跡を示す図である。
【図４０】従来の強誘電体メモリの信号劣化の様子を示
す図である。
す図である。
１…メモリセルアレイ、２…センスアンプ回路、３…ビ
ット線電圧制御回路、Ｃ，Ｃ１，Ｃ２…カップリング用
キャパシタ。
ット線電圧制御回路、Ｃ，Ｃ１，Ｃ２…カップリング用
キャパシタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６８１Ｆ
Claims (13)
- 【請求項１】 強誘電体キャパシタとトランジスタとか
らなるメモリセルが配列され、前記メモリセルを選択す
るワード線、前記メモリセルの強誘電体キャパシタの一
端に駆動電圧を印加するためのプレート線及び、前記メ
モリセルの強誘電体キャパシタの他端からセルデータが
読み出されるビット線が配設されたメモリセルアレイ
と、 前記強誘電体キャパシタから前記ビット線に読み出され
る信号を検知増幅するセンスアンプ回路と、 データ読み出し時前記センスアンプ回路の動作前に、信
号が読み出される前記ビット線の電圧を引き下げる制御
を行うビット線電圧制御回路とを備えたことを特徴とす
る半導体記憶装置。 - 【請求項２】 前記ビット線電圧制御回路は、ビット線
との容量結合によりビット線の電圧引き下げを行うため
少なくとも一つのキャパシタを有することを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 前記ビット線電圧制御回路は、一対のビ
ット線に対応してその選択されたビット線に結合される
ように駆動される一対のキャパシタを有することを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記ビット線電圧制御回路は、一対のビ
ット線にそれぞれ対応して設けられ、第１の端子が一対
のビット線にそれぞれ接続され、第２の端子が一対の駆
動信号線にそれぞれ接続された一対のキャパシタを有
し、 データ読み出し前は、前記一対の駆動信号線に第１の電
位を与え、 データ読み出し時に、前記一対の駆動信号線の一方に第
１の電位より低い第２の電位を与えるようにしたことを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 前記ビット線電圧制御回路は、一対のビ
ット線にそれぞれのドレインが接続された第１及び第２
のトランジスタと、一端が前記第１及び第２のトランジ
スタのソースに接続され他端が駆動信号線に接続された
キャパシタとを有し、 データ読み出し前は、前記駆動信号線に第１の電位を与
えると共に、前記第１及び第２のトランジスタをオンに
し、 データ読み出し時に、前記第１及び第２のトランジスタ
のうち非選択ビット線側をオフにして前記駆動信号線に
第１の電位より低い第２の電位を与えるようにしたこと
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】 前記ビット線電圧制御回路は、ドレイン
が前記ビット線に接続された第１のトランジスタと、一
端が前記第１のトランジスタのソースに接続され他端が
駆動信号線に接続されたキャパシタと、前記第１のトラ
ンジスタとキャパシタの接続ノードと第１の電位の電源
線との間に介在させた第２のトランジスタとを有し、 データ読み出し前は、前記駆動信号線に第１の電位より
高い第２の電位を与えると共に、第１のトランジスタを
オフ、第２のトランジスタをオンとし、 データ読み出し時に、前記第２のトランジスタをオフ、
前記第１のトランジスタをオンとして、前記駆動信号線
に第２の電位より低い第３の電位を与えるようにしたこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項７】 前記キャパシタは、前記ビット線の容量
１０％以上の容量を持つことを特徴とする請求項２乃至
６のいずれかに記載の半導体記憶装置。 - 【請求項８】 強誘電体キャパシタとトランジスタとか
らなるメモリセルが配列され、メモリセルを選択するワ
ード線、強誘電体キャパシタの一端に駆動電圧を印加す
るためのプレート線及び、強誘電体キャパシタの他端が
選択的に接続されるビット線が配設されたメモリセルア
レイと、 前記強誘電体キャパシタから前記ビット線に読み出され
る信号を検知増幅するセンスアンプ回路と、 前記プレート線に対して、データ読み出し時前記センス
アンプ回路の動作前に、前記ビット線の振幅電圧より大
きい振幅の電圧を与えるようにしたプレート線駆動回路
とを備えたことを特徴とする半導体記憶装置。 - 【請求項９】 前記プレート線駆動回路は、前記センス
アンプ回路の動作時には前記ビット線の振幅電圧と同じ
振幅の電圧を前記プレート線に与えるものであることを
特徴とする請求項８記載の半導体記憶装置。 - 【請求項１０】 前記プレート線駆動回路は、前記プレ
ート線を基準電圧にリセットするためのリセット用トラ
ンジスタと、 前記プレート線に選択的に前記ビット線の振幅電圧と同
じ振幅の電圧を与えるための第１のドライブ用トランジ
スタと、 前記プレート線に選択的に前記ビット線の振幅電圧より
大きい振幅の電圧を与えるための第２のドライブ用トラ
ンジスタとを有することを特徴とする請求項８記載の半
導体記憶装置。 - 【請求項１１】 前記プレート線駆動回路は、 前記プレート線に一端が接続されたキャパシタと、 前記プレート線を基準電圧にリセットするためのリセッ
ト用トランジスタと、 前記キャパシタに前記ビット線の振幅電圧と同じ振幅の
電圧をプリチャージするためのプリチャージ用トランジ
スタと、 前記キャパシタの他端を選択的に駆動して前記プレート
線に前記ビット線の振幅電圧より大きい振幅の電圧を与
えるための昇圧駆動回路とを有することを特徴とする請
求項８記載の半導体記憶装置。 - 【請求項１２】 前記メモリセルアレイは、強誘電体キ
ャパシタとトランジスタを直列接続して単位メモリセル
が構成されていることを特徴とする請求項１又は８記載
の半導体記憶装置。 - 【請求項１３】 前記メモリセルアレイは、強誘電体キ
ャパシタとトランジスタを並列接続して構成された単位
メモリセルが複数個直列接続されて、その一端がプレー
ト線に、他端がブロック選択トランジスタを介してビッ
ト線に接続されてセルブロックが構成されていることを
特徴とする請求項１，２，８のいずれかに記載の半導体
記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000137098A JP2001319472A (ja) | 2000-05-10 | 2000-05-10 | 半導体記憶装置 |
| US09/842,670 US6487104B2 (en) | 2000-05-10 | 2001-04-27 | Semiconductor memory device |
| DE60129073T DE60129073T2 (de) | 2000-05-10 | 2001-05-08 | Halbleiterspeicheranordnung |
| EP01111108A EP1154436B1 (en) | 2000-05-10 | 2001-05-08 | Semiconductor memory device |
| KR10-2001-0025119A KR100419375B1 (ko) | 2000-05-10 | 2001-05-09 | 반도체 기억 장치 |
| US10/267,597 US6657883B2 (en) | 2000-05-10 | 2002-10-10 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000137098A JP2001319472A (ja) | 2000-05-10 | 2000-05-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001319472A true JP2001319472A (ja) | 2001-11-16 |
Family
ID=18644934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000137098A Pending JP2001319472A (ja) | 2000-05-10 | 2000-05-10 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6487104B2 (ja) |
| EP (1) | EP1154436B1 (ja) |
| JP (1) | JP2001319472A (ja) |
| KR (1) | KR100419375B1 (ja) |
| DE (1) | DE60129073T2 (ja) |
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| US8228707B2 (en) | 2008-11-21 | 2012-07-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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- 2000-05-10 JP JP2000137098A patent/JP2001319472A/ja active Pending
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- 2001-04-27 US US09/842,670 patent/US6487104B2/en not_active Expired - Fee Related
- 2001-05-08 DE DE60129073T patent/DE60129073T2/de not_active Expired - Lifetime
- 2001-05-08 EP EP01111108A patent/EP1154436B1/en not_active Expired - Lifetime
- 2001-05-09 KR KR10-2001-0025119A patent/KR100419375B1/ko not_active IP Right Cessation
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- 2002-10-10 US US10/267,597 patent/US6657883B2/en not_active Expired - Fee Related
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| JP7022071B2 (ja) | 2016-03-01 | 2022-02-17 | マイクロン テクノロジー，インク． | メモリセル用のグラウンド・リファレンス・スキーム |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100419375B1 (ko) | 2004-02-19 |
| EP1154436B1 (en) | 2007-06-27 |
| US20030026123A1 (en) | 2003-02-06 |
| EP1154436A2 (en) | 2001-11-14 |
| DE60129073D1 (de) | 2007-08-09 |
| EP1154436A3 (en) | 2001-11-28 |
| US6657883B2 (en) | 2003-12-02 |
| DE60129073T2 (de) | 2008-02-28 |
| US20010040814A1 (en) | 2001-11-15 |
| US6487104B2 (en) | 2002-11-26 |
| KR20010103680A (ko) | 2001-11-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070418 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070501 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070629 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080430 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080630 |
|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080820 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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