JPH11238387A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】ＦＲＡＭセルに記憶させた二値または多値の分
極量を読み出す際、強誘電体キャパシタの蓄積電荷量が
リラクゼーションや分極疲労により減少した場合でもセ
ルデータの読み出しを正確に行うことを可能とし、信頼
性を向上させる。 【解決手段】ＦＲＡＭにおいて、セルのスイッチ素子Ｑ
に接続されたビット線ＢＬをセル領域３１とセンスアン
プ領域３２とに区分する位置でビット線に直列に挿入さ
れ、セルからビット線に読み出された信号電位を増幅す
る作用を持つＮＭＯＳトランジスタＱＴと、センスアン
プ領域のビット線に接続され、セルからのデータ読み出
し開始時にビット線を所定期間プリチャージする回路Ｑ
Ｐを具備し、セルデータの読み出し時には、セルキャパ
シタＣのプレート電極に接地電位以下の電位を印加した
状態でスイッチ素子をオン状態にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報記憶用キャパ
シタの絶縁膜に強誘電体膜を用いた強誘電体メモリセル
のアレイを有する強誘電体メモリ（ＦＲＡＭ）に係り、
特にセルキャパシタ１個とスイッチ用ＭＯＳトランジス
タ１個とが直列に接続されたメモリセルに二値または多
値のデータを蓄積するＦＲＡＭにおけるメモリセルデー
タの読み出し制御回路に関するもので、ＦＲＡＭを含む
半導体集積回路に適用される。

【０００２】

【従来の技術】近年、情報記憶用キャパシタの電極間絶
縁膜としてペロブスカイト構造あるいは層状ペロブスカ
イト構造の物質からなる強誘電体を用いたＦＲＡＭセル
のアレイを有するＦＲＡＭが注目を集めている。

【０００３】強誘電体は、図２に示すように、印加電界
（Ｖ／ｍ）と電気分極量（Ｃ／ｍ）との関係がヒステリ
シス特性を有し、強誘電体膜の両端間の印加電圧（印加
電界）を零に戻しても分極が残る（図２中のa 点、b 点
は残留分極量を示す）、つまり、不揮発性を示すことが
特徴である。

【０００４】即ち、電界が印加された時に一旦発生した
電気分極は上記電界が印加されなくなっても残留し、上
記電界とは反対方向の向きにある程度以上の強さの電界
が印加された時に分極の向きが反転する特性を有してい
る。

【０００５】このような特性に着目し、強誘電体の薄膜
を電極間絶縁膜に用いた強誘電体キャパシタの分極の方
向として情報を蓄積するＦＲＡＭセルを実現し、二値の
データを記憶する技術が開発されている。

【０００６】前記ＦＲＡＭセルは、ＤＲＡＭセルのキャ
パシタを強誘電体キャパシタに置き換えた構成になって
おり、スイッチ用のＭＯＳトランジスタを介して強誘電
体キャパシタから分極反転あるいは非反転の際の電荷が
取り出される（データ破壊読み出し）ので、データ読み
出し後に再書込みが行われる。

【０００７】上記のようなＦＲＡＭセルのアレイを有す
るＦＲＡＭは、他の不揮発性メモリであるフラッシュメ
モリと比較すると、データ書換え回数が多く、かつデー
タ書き換え速度が著しく速いという特徴を持つ。また、
メモリーカード等に使用される電池バックアップ可能な
ＳＲＡＭと比較しても、消費電力が小さく、セル面積を
大幅に小さくできるという特徴を持つ。

【０００８】上記のような特徴を持つＦＲＡＭは、既存
のＤＲＡＭ、フラッシュメモリ、ＳＲＡＭとの置き換
え、ロジック混載デバイスへの適用等、その期待は大変
大きい。また、ＦＲＡＭは、バッテリーレスで高速動作
が可能であるので、非接触カード（ＲＦ−ＩＤ：Radio
Frequency-Identification）への展開が始まりつつあ
る。

【０００９】なお、ＦＲＡＭのメモリセルの構造は、情
報記憶用のキャパシタに強誘電体膜を用いる構造と、Ｍ
ＯＳトランジスタのゲート絶縁膜に強誘電体膜を用いる
構造との２種類に大別される。後者は半導体基板がシリ
コンである場合にその界面に直接形成できる適当な強誘
電体膜が存在しないので実現性に乏しく、現在までは提
案が行なわれているのみであることから、通常はＦＲＡ
Ｍというと前者の構造を指す。

【００１０】また、ＦＲＡＭセルには、図１に示すよう
に、スイッチ用の１つのＭＯＳトランジスタと情報記憶
用の１つの強誘電体キャパシタが直列に接続されて構成
される１トランジスタ・１キャパシタ型のものと、２つ
のトランジスタと２つの強誘電体キャパシタにより構成
される２トランジスタ・２キャパシタ型のものがある。

【００１１】１トランジスタ・１キャパシタ型のセル
は、ＤＲＡＭと同等の高集積化が可能という長所を持
ち、２トランジスタ・２キャパシタ型のセルは、信頼性
に優れているという長所を持つ。

【００１２】図１に示す１トランジスタ・１キャパシタ
型のＦＲＡＭセルは、スイッチ用のＭＯＳトランジスタ
のゲートにワード線ＷＬが接続され、スイッチ用のＭＯ
Ｓトランジスタの一端側のノードにビット線ＢＬが接続
され、スイッチ用のＭＯＳトランジスタの他端側のノー
ドに強誘電体キャパシタの一端側のノードが接続され、
強誘電体キャパシタの他端側のノード（プレート電極）
にプレート線ＰＬが接続される。

【００１３】上記ＦＲＡＭセルからデータを読み出すた
めには、ワード線ＷＬの電位を立ち上げ、プレート線Ｐ
Ｌの電位Ｖ_PLをクロッキングすることにより、強誘電体
キャパシタの分極の方向として蓄積されている情報をビ
ット線ＢＬに電荷として読み出す。このようにビット線
ＢＬに読み出された微少な電荷により生じるビット線電
位の変化をセンスアンプで参照電位と比較して増幅す
る。

【００１４】しかし、リラクゼーション（relaxation）
や分極疲労によって強誘電体キャパシタの分極量が減少
したＦＲＡＭにおいては、メモリセルデータの読み出し
時に、ビット線ＢＬに読み出される電荷が少なく、ビッ
ト線電位の変化が小さいので、セルデータを正しく読み
出せなくなるおそれがある。

【００１５】そこで、メモリセル領域とセンスアンプＳ
Ａの間にＮＭＯＳトランジスタからなる電荷転送素子を
挿入しておき、セルデータの読み出し時にビット線に読
み出された微少な電位を電荷転送素子により増幅してか
らセンスすることによって、信頼性の低下に強い強誘電
体メモリを得ることが考えられる。

【００１６】しかし、単に前記電荷転送素子を挿入した
だけでは、従来と同様にプレート電極をクロッキングし
て読み出そうとした時に、メモリセル側のビット線の電
位がかえって上昇し、センスアンプ側からメモリセル側
に正の電荷を移動させられず、電位の増幅ができない。

【００１７】一方、特開平９−１８５８９０号公報の
「強誘電体記憶装置」には、メモリセルデータの読み出
し時に強誘電体キャパシタに十分な電圧（強誘電体キャ
パシタのヒステリシス特性の飽和領域まで振幅させる電
圧）を印加し、残留分極を完全に読み出すことによりＳ
／Ｎを向上させるようにした技術が開示されている。

【００１８】この強誘電体記憶装置は、図１に示すＦＲ
ＡＭセルの強誘電体キャパシタＣのプレート電極に接続
されているプレート線ＰＬに供給されるプレート電圧Ｖ
_PLとして電源電圧ＶCCの１／２が供給され、待機状態で
はビット線ＢＬが接地電位（Ｖ_PLに対して−ＶCC／２の
電位）にプリチャージされるＶCC／２プリチャージ方式
の強誘電体メモリにおいて、データ線（ビット線ＢＬ）
とセンスアンプ（図示せず）の間に電荷転送素子とし
て、ゲートに一定の制御電圧Ｖ_H が印加されたソースフ
ォロワモードで動作するＮＭＯＳトランジスタ（図３中
ＱＴ参照）を挿入している。

【００１９】上記構成によれば、待機状態（プリチャー
ジ状態）では、メモリセル側のビット線ＢＬの電圧はＶ
_H −Ｖ_T （Ｖ_T は電荷転送素子用のＮＭＯＳトランジス
タＱＴの閾値電圧）になっている。

【００２０】メモリセルデータの読み出し時には、ビッ
ト線ＢＬのプリチャージを解除した状態でメモリセルの
スイッチ用ＭＯＳトランジスタＱのゲート（ワード線Ｗ
Ｌ）に選択電圧を印加してスイッチ用ＭＯＳトランジス
タＱをオン状態にすることによって、強誘電体キャパシ
タＣの両端間にビット線電圧（Ｖ_H −Ｖ_T ）とプレート
電圧Ｖ_PLとの差の電圧が加わり、強誘電体キャパシタＣ
の残留分極が電荷としてビット線ＢＬに読み出される。

【００２１】それにより、ビット線ＢＬの電圧は一時的
に変化するが、電荷転送素子用のＮＭＯＳトランジスタ
ＱＴによりビット線ＢＬの電圧は再びプリチャージ状態
の電圧Ｖ_H −Ｖ_T に戻る。その結果、強誘電体キャパシ
タＣからビット線ＢＬに読み出された電荷はセンスアン
プ側のセンスノードに転送される。

【００２２】即ち、メモリセル側のビット線の寄生容量
からメモリセルに移動する電荷量に応じて、センスアン
プ側のセンスノードの小さな寄生容量からメモリセル側
のビット線の寄生容量へ電荷が移動することにより、強
誘電体キャパシタＣからビット線ＢＬに読み出される電
荷によるビット線ＢＬの電圧変化が増幅されてセンスノ
ードの電圧変化として現われることになる。

【００２３】次いで、センスアンプが起動され、センス
ノードの電圧を増幅し、メモリセルへの再書き込みが行
なわれた後、ワード線ＷＬの電圧を下げ、スイッチ用ト
ランジスタＱをオフ状態にする。この後、センスアンプ
の動作を停止し、プリチャージ用トランジスタ（図示せ
ず）をオンにして待機状態に戻す。

【００２４】しかし、上記したＶCC／２プリチャージ方
式のＦＲＡＭにおいては、読み出しに際してプレート電
圧Ｖ_PLがＶCC／２に設定されているので、再書込みある
いは書込みに際してＦＲＡＭセルの強誘電体キャパシタ
Ｃの両端間に加わる電圧（Ｖ_PL−Ｖ_SN）の絶対値は、プ
レート線ＰＬの電位Ｖ_PLを０ＶからＶCCにクロッキング
する場合よりも小さいＶCC／２になる。従って、キャパ
シタＣに蓄積される電荷量が必ずしも十分には得られな
いので、メモリセルデータの読み出し感度が必ずしも良
好ではない。

【００２５】また、上記したＶCC／２プリチャージ方式
のＦＲＡＭにおいては、特に“１”読みデータが記憶さ
れている場合にキャパシタＣとスイッチ用トランジスタ
Ｑとの接続ノード（ストレージノード）の電圧Ｖ_SNが電
流リークによりＶCC→０Ｖに遷移すると、キャパシタに
おける分極の向きが反転して“０”読みデータの記憶状
態（ストレージノードの電圧Ｖ_SNが０Ｖ）と区別がつか
なくなる。そこで、上記したＶCC／２プリチャージ方式
の強誘電体メモリにおいては、ＤＲＡＭと同様に前記強
誘電体メモリセルのリフレッシュ動作が必要になり、使
い勝手が悪くなる。

【００２６】

【発明が解決しようとする課題】上記したように従来の
ＶCC／２プリチャージ方式のＦＲＡＭは、ＦＲＡＭセル
の強誘電体キャパシタの両端間に加わる電圧の絶対値が
小さく、キャパシタに蓄積される電荷量が必ずしも十分
には得られないので、メモリセルデータの読み出し感度
が必ずしも良好ではないという問題があった。

【００２７】また、特に“１”読みデータが記憶されて
いる場合に強誘電体メモリセルのストレージノードの電
圧が電源オフ状態において電流リークによりＶCC→０Ｖ
に遷移すると、“０”読みデータと区別がつかなくなる
ので、ＤＲＡＭと同様にＦＲＡＭのリフレッシュ動作が
必要になり、使い勝手が悪くなるという問題があった。

【００２８】本発明は上記の問題点を解決すべくなされ
たもので、強誘電体キャパシタに蓄積される電荷量がリ
ラクゼーションや分極疲労により減少した場合でもメモ
リセルデータの読み出しを正確に行うことが可能にな
り、またＤＲＡＭと同様のリフレッシュ動作が不要とな
る読み出し／書き込み特性に優れた強誘電体メモリを提
供することを目的とする。

【００２９】

【課題を解決するための手段】第１の発明の強誘電体メ
モリは、強誘電体膜を電極間絶縁膜に用いたキャパシタ
とスイッチ素子が直列に接続されてなるメモリセルと、
前記メモリセルのスイッチ素子の一端側のノードに接続
された第１のビット線と、前記キャパシタの一端側のプ
レート電極に接続されたプレート線と、前記メモリセル
から前記第１のビット線に読み出されたデータをセンス
増幅するセンスアンプと、前記第１のビット線を前記メ
モリセルに接続されているメモリセル領域と前記センス
アンプに接続されているセンスアンプ領域とに区分する
位置で第１のビット線のメモリセル領域とセンスアンプ
領域との間に直列に挿入された第１のＮＭＯＳトランジ
スタからなり、そのゲートに印加されるゲート制御信号
によって制御され、前記メモリセルから第１のビット線
に読み出された信号電位を増幅する作用を持つ第１の電
荷転送素子と、前記センスアンプ領域の第１のビット線
に接続され、前記メモリセルからのデータ読み出し開始
時に所定期間だけ前記第１のビット線を所定電位にプリ
チャージする第１のプリチャージ回路と、前記メモリセ
ル領域の第１のビット線に接続され、前記メモリセルか
らのデータ読み出し開始前には前記第１のビット線を接
地電位ＶSSにプリチャージしておき、前記メモリセルか
らのデータ読み出し開始時にはプリチャージを解除する
第２のプリチャージ回路とを具備し、前記プレート線の
電位を前記接地電位ＶSS以下、かつ前記スイッチ素子を
オン状態に制御し、前記メモリセルからメモリセル領域
の第１のビット線に読み出された信号電位が前記第１の
ＮＭＯＳトランジスタにより増幅されて前記センスアン
プ領域の第１のビット線に現われる信号電位を前記セン
スアンプにより参照電位と比較して増幅することで前記
メモリセルからのデータの読み出しを行なうことを特徴
とする。

【００３０】第２の発明の強誘電体メモリは、強誘電体
膜を電極間絶縁膜に用いたキャパシタとスイッチ素子が
直列に接続されてなる三値以上のｎ値の多値データを蓄
積するメモリセルと、前記メモリセルのスイッチ素子の
一端側のノードに接続された第１のビット線と、前記キ
ャパシタの一端側のプレート電極に接続されたプレート
線と、前記メモリセルから前記第１のビット線に読み出
されたデータを相異なる複数の参照電位とそれぞれ比較
して増幅する複数(n-1) 個のセンスアンプと、前記第１
のビット線を前記メモリセルに接続されているメモリセ
ル領域と前記複数のセンスアンプに接続されているセン
スアンプ領域とに区分する位置で第１のビット線に直列
に挿入された第１のＮＭＯＳトランジスタからなり、そ
のゲートに印加されるゲート制御信号によって制御さ
れ、前記メモリセルから第１のビット線に読み出された
信号電位を増幅する作用を持つ第１の電荷転送素子と、
前記複数のセンスアンプの相互間で前記第１のビット線
に直列に挿入され、スイッチ制御されることによって前
記複数のセンスアンプの接続切り離しを選択的に行うた
めのセンスアンプ領域分割用スイッチ素子と、前記セン
スアンプ領域の第１のビット線に対応して接続され、前
記メモリセルからのデータ読み出し開始時に所定期間だ
け前記第１のビット線を所定電位にプリチャージする第
１のプリチャージ回路と、前記メモリセル領域の第１の
ビット線に接続され、前記メモリセルからのデータ読み
出し開始前には前記第１のビット線を接地電位ＶSSにプ
リチャージしておき、前記メモリセルからのデータ読み
出し開始時にはプリチャージを解除する第２のプリチャ
ージ回路とを具備し、前記プレート線の電位を前記接地
電位ＶSS以下、かつ前記スイッチ素子をオン状態に制御
し、前記メモリセルからメモリセル領域の第１のビット
線に読み出された信号電位が前記第１のＮＭＯＳトラン
ジスタにより増幅されて前記センスアンプ領域の第１の
ビット線に現われる信号電位を前記(n-1) 個のセンスア
ンプによりそれぞれ相異なる複数の参照電位と比較増幅
することで前記メモリセルからのｎ値データの読み出し
を行なうことを特徴とする。

【００３１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００３２】図３は、本発明の第１の実施の形態に係る
二値データ記憶型のＦＲＡＭの主要部の概略構成を示し
ており、特にメモリセルアレイおよび周辺回路の一部の
回路接続を示している。

【００３３】図３において、３１はデータを蓄積するメ
モリセル（Ｍ／Ｃ）領域、３２はメモリセルからビット
線ＢＬに読み出されたデータを比較増幅するセンスアン
プ（Ｓ／Ａ）を含むセンスアンプ領域である。

【００３４】前記メモリセル領域３１とセンスアンプ領
域３２とは、ビット線対ＢＬ、／ＢＬにそれぞれ挿入さ
れた１個の電荷転送素子ＱＴによって区切られ、選択的
に接続切り離しが行われるようになっている。前記電荷
転送素子ＱＴとして、ゲートに制御クロック信号φｔが
印加されるＮＭＯＳトランジスタが用いられている。

【００３５】前記メモリセル領域３１の中には、メモリ
セルＭ／Ｃが行列状に配置されたメモリセルアレイＭＣ
Ａ（代表的にメモリセルＭ／Ｃは２個のみ示している）
の他に、メモリセル領域のビット線対ＢＬ、／ＢＬをイ
コライズするプリチャージ・イコライズ回路部ＥＱＡ、
選択されたメモリセルからのデータの読み出し電位と比
較される参照電位を作るためのダミーセル部ＤＣＡを含
む。

【００３６】上記メモリセルＭ／Ｃは、本例では、図１
を参照して前述したような高集積化が可能な１トランジ
スタＱ・１キャパシタＣ型のセルが用いられており、こ
のセルの強誘電体キャパシタＣの強誘電体薄膜のヒステ
リシス特性は図２を参照して前述したようなものであ
る。

【００３７】前記メモリセルアレイにおける同一行のセ
ルＭ／Ｃのスイッチ用トランジスタＱのゲートには共通
にワード線ＷＬｉ（代表的にＷＬ０、ＷＬ１の２本のみ
示している）が接続されており、同一行のセルＭ／Ｃの
キャパシタＣのプレート電極には共通にプレート線ＰＬ
ｉ（代表的にＰＬ０、ＰＬ１の２本のみ示している）が
接続されており、前記ワード線ＷＬｉおよびプレート線
ＰＬｉは平行に設けられている。

【００３８】さらに、前記メモリセルアレイＭＣＡにお
ける同一列のセルＭ／ＣのトランジスタＱのドレインに
は共通にビット線（代表的に対線をなすＢＬ、／ＢＬの
１対のみ示している）が接続されている。

【００３９】前記プリチャージ・イコライズ回路部ＥＱ
Ａは、ビット線プリチャージ電位（本例では接地電位Ｖ
SS）が与えられるＶSS線とビット線対ＢＬ、／ＢＬとの
間にそれぞれ接続されたビット線プリチャージ用のＮＭ
ＯＳトランジスタＱＮと、上記ビット線対ＢＬ、／ＢＬ
間に接続されたビット線電位イコライズ用のＮＭＯＳト
ランジスタＱＥとを有し、プリチャージ・イコライズ制
御信号ＥＱにより制御される。

【００４０】前記ダミーセル部ＤＣＡは、メモリセルア
レイの各ビット線ＢＬ、／ＢＬに１個ずつ接続された参
照電位を作るためのダミーセルと、同一行のダミーセル
を選択するための２本のダミーワード線ＤＷＬ、／ＤＷ
Ｌを有する。

【００４１】本実施例では、前記各ダミーセルは、前記
２本のダミーワード線ＤＷＬ、／ＤＷＬのうちの一方に
ゲートが接続されたダミースイッチ用のＮＭＯＳトラン
ジスタＱｄ（セルのスイッチ用のＮＭＯＳトランジスタ
Ｑと同等のもの）と、このトランジスタＱｄに直列に接
続され、ゲートにダミーセル書込み制御線ＤＣＰが接続
されたダミーセル基準電位供給用のＮＭＯＳトランジス
タＱｃとを有し、上記ダミーセル基準電位供給用のＮＭ
ＯＳトランジスタの一端にダミーセル基準電位ＶＤＣが
与えられている。この場合、前記スイッチ用のＮＭＯＳ
トランジスタＱｄのソース領域のＮ型拡散層およびダミ
ーセル基準電位供給用のＮＭＯＳトランジスタＱｃのソ
ース領域のＮ型拡散層の容量がダミーキャパシタとして
使用されている。

【００４２】前記ダミーセル書込み制御線ＤＣＰに供給
されるダミーキャパシタプリチャージ制御信号Ｖ
_DCP は、０ＶとＶCCと０Ｖの間を変化する前記ダミーワ
ード線ＤＷＬあるいは／ＤＷＬが選択される前の所定期
間に活性化されて前記ダミーセル基準電位供給用のＮＭ
ＯＳトランジスタをオン状態に制御するものである。

【００４３】なお、前記メモリセル領域３１の複数本の
ワード線ＷＬｉは、アドレス信号に基づいてワード線選
択回路（図示せず）により１本のワード線（例えばＷＬ
０）が選択されてワード線駆動電圧Ｖ_WLが供給される。

【００４４】また、前記選択された１本のワード線ＷＬ
ｉにより選択されるセルＭ／Ｃが接続されているビット
線（例えばＢＬ）と対をなす別のビット線（例えば／Ｂ
Ｌ）に接続されているダミーセルを選択するために、ダ
ミーワード線選択回路（図示せず）により前記メモリセ
ル領域３１の２本のダミーワード線ＤＷＬ、／ＤＷＬの
うちの１本のダミーワード線（例えば／ＤＷＬ）が選択
されてダミーワード線駆動電圧Ｖ_DWL が供給される。

【００４５】また、前記メモリセル領域３１の複数本の
プレート線ＰＬｉは、アドレス信号に基づいてプレート
線選択回路（図示せず）により１本のプレート線（例え
ばＰＬ０）が選択されてプレート線電圧Ｖ_PLが供給され
る。

【００４６】図４は、図３中のセンスアンプ領域３２を
取り出して回路例を示している。

【００４７】このセンスアンプ領域３２の中には、セン
スアンプＳ／Ａ自身の他に、カラム選択ゲートＣＧ、プ
リチャージ用のＰＭＯＳトランジスタＱＰが含まれてい
る。

【００４８】上記センスアンプＳ／Ａは、選択されたメ
モリセルに接続されているビット線の電位（セルデータ
読み出し電位）と選択されたダミーセルに接続されてい
るビット線の電位（参照電位）と比較増幅するためのビ
ット線電位センス用のＮＭＯＳセンスアンプおよびビッ
ト線電位を電源電位（ＶCC）に回復させるためのビット
線電位リストア用のＰＭＯＳセンスアンプからなる。

【００４９】なお、上記ＮＭＯＳセンスアンプはＮＭＯ
Ｓセンスアンプ活性化信号／ＳＡＮにより活性／非活性
状態が制御され、前記ＰＭＯＳセンスアンプはＰＭＯＳ
センスアンプ活性化信号ＳＡＰにより活性／非活性状態
が制御される。

【００５０】前記カラム選択ゲートＣＧは、複数のカラ
ムに対して共通に設けられたデータ線対ＤＱ、／ＤＱと
各カラムのビット線対ＢＬ、／ＢＬとの間に接続された
ＮＭＯＳトランジスタＱＧ対からなり、所望のカラムの
ビット線対ＢＬ、／ＢＬを選択するためのカラム選択線
ＣＳＬによりスイッチ制御され、対応するカラムのセン
スアンプＳ／Ａにより比較増幅した後のビット線対Ｂ
Ｌ、／ＢＬのデータをデータ線対ＤＱ、／ＤＱに転送す
るためのものである。

【００５１】前記プリチャージ用トランジスタＱＰは、
ＶCCノードとビット線対ＢＬ、／ＢＬとの間にそれぞれ
接続されたＰＭＯＳトランジスタからなり、ビット線プ
リチャージ信号Ｖprによりスイッチ制御され、ビット線
対ＢＬ、／ＢＬの電位をＶCCにプリチャージするための
ものである。

【００５２】＜第１実施例＞（図５、図６） 図５は、第１実施例に係る図１のＦＲＡＭにおける二値
データ（"0" 、／"1"）の読み出し／書き込み動作の電
圧波形を示すタイミングチャートである。

【００５３】図６は、第１実施例における"0" 読み／"
1" 読みの動作におけるビット線電位とＦＲＡＭセルの
強誘電体キャパシタのヒステリシス曲線の関係を説明す
るために示す図である。

【００５４】図５において、ＥＱはビット線プリチャー
ジ・イコライズ制御信号、Ｖprはセンスアンプ領域で使
用されるビット線プリチャージ信号であり、それぞれＶ
CCと０ＶとＶCCの間を変化する。

【００５５】Ｖ_BL(M/C)は選択されたセル（選択セル）
に接続されているビット線ＢＬの電圧、Ｖ_BL(S/A)は前
記選択セルに接続されているビット線ＢＬに電荷転送素
子ＱＴを介して接続されているセンスアンプ領域３２の
ビット線ＢＬの電圧である。

【００５６】Ｖ_/BL(M/C)は選択されたダミーセル（選択
ダミーセル）に接続されているビット線／ＢＬの電圧、
Ｖ_/BL(S/A)は前記選択ダミーセルに接続されているビッ
ト線／ＢＬに電荷転送素子ＱＴを介して接続されている
センスアンプ領域のビット線／ＢＬの電圧（参照電圧）
である。

【００５７】Ｖ_WLはワード線選択回路（図示せず）によ
り選択されたワード線（選択ワード線、例えばＷＬ０）
の電圧であり、０Ｖと昇圧電圧Ｖppとの間を変化する。
Ｖ_{DW L} はダミーワード線選択回路（図示せず）により選
択されたダミーワード線（選択ダミーワード線、例えば
／ＤＷＬ）の電圧であり、０ＶとＶCCの間を変化する。

【００５８】φｔは電荷転送素子ＱＴのゲートに印加さ
れる制御クロック信号であり、ＶCCと０ＶとＶCC＋Ｖth
以上の電位（昇圧電圧Ｖpp）とＶCCの間を変化する。

【００５９】／ＳＡＮはＮＭＯＳセンスアンプ活性化信
号であり、ＶCCと０Ｖの間を変化し、ＳＡＰはＰＭＯＳ
センスアンプ活性化信号であり、０ＶとＶCCの間を変化
する。

【００６０】Ｖ_PLはプレート線選択回路（図示せず）に
より選択されたプレート線（選択プレート線、例えばＰ
Ｌ０）の電圧であり、０ＶとＶCCの間を変化する。

【００６１】次に、第１実施例におけるメモリセルから
の二値データの読み出し／書き込み動作について、図５
のタイミングチャート、図６のヒステリシス曲線を参照
しながら説明する。

【００６２】(1) 待機状態では、信号ＥＱが活性状態
（本例では論理レベル“１”、ＶCC）であり、プリチャ
ージ・イコライズ回路部ＥＱＡがオン状態であり、メモ
リセル領域３１のビット線対ＢＬ、／ＢＬの電位がＶSS
に設定されている。

【００６３】また、ビット線プリチャージ信号Ｖprが非
活性状態（本例では論理レベル“１”、ＶCC）であり、
プリチャージ用トランジスタＱＰはオフ状態である。

【００６４】読み出し／書き込み動作の開始に際して、
まず、信号ＥＱを非活性状態（本例では論理レベル
“０”、０Ｖ）にしてプリチャージ・イコライズ回路部
ＥＱＡをオフにし、メモリセル領域３１のビット線対Ｂ
Ｌ、／ＢＬのイコライズを解除する。

【００６５】(2) 次に、信号Ｖprを活性状態（本例では
論理レベル“０”、０Ｖ）にしてプリチャージ用トラン
ジスタＱＰをオンにし、センスアンプ領域３２のビット
線対ＢＬ、／ＢＬの電位をＶCCにプリチャージし、メモ
リセル領域のビット線対ＢＬ、／ＢＬをＶCC−Ｖthにプ
リチャージする。ここで、−Ｖthは電荷転送素子ＱＴの
ゲートに印加されている制御クロック信号φｔがＶCCの
時の電荷転送素子ＱＴによる閾値落ちである。

【００６６】(3) 次に、プリチャージ用トランジスタＱ
Ｐをオフに戻した後、選択ワード線（例えばＷＬ０）の
電位Ｖ_WLをＶppに立ち上げる。このワード線電位Ｖ_WLの
立ち上げにより、選択ワード線に接続されている選択セ
ルのスイッチ用トランジスタがオン状態になり、この選
択セルが接続されているメモリセル領域のビット線ＢＬ
から選択セルの強誘電体キャパシタのストレージノード
に電荷が流れ込む。

【００６７】ここで注意すべきは、この時点ではまだプ
レート電位Ｖ_PLは０Ｖのままであり、昇圧を行わない。
また、選択セルのスイッチ用トランジスタＱによる閾値
落ちはない。

【００６８】ここで、図６に示すヒステリシス曲線にお
いて、強誘電体キャパシタのプレート側からビット線側
に向いている分極の状態を"0" データ（の記憶状態）、
その反対にビット線側からプレート側に向いている分極
の状態を"1" データ（の記憶状態）と定義する。

【００６９】いま、メモリセルが"0" データの場合にビ
ット線ＢＬから強誘電体キャパシタのストレージノード
に電荷を流し込むと、セルキャパシタのストレージノー
ドとメモリセル領域のビット線ＢＬの電位は ＶCC−Ｖth−△Ｖ1 …(1) になるとする。これに対して、メモリセルが"1" データ
の場合にビット線ＢＬから強誘電体キャパシタのストレ
ージノードに電荷を流し込むと、セルキャパシタのスト
レージノードとメモリセル領域のビット線ＢＬの電位は ＶCC−Ｖth−△Ｖ2 …(2) になるとする。

【００７０】ここで、前記したようにメモリセルに"0"
データが蓄積されている場合には、分極の向きはプレー
ト線側からビット線側であり、メモリセルに"1" データ
が蓄積されている時は分極の向きはビット線側からプレ
ート線側である。よって、ビット線ＢＬからメモリセル
に供給された電荷は、"0" データが蓄積されているメモ
リセルに対しては分極と反対の方向の電場を供給し、"
1" データが蓄積されているメモリセルに対しては分極
と同じ向きの電場を供給する。この結果、"0" データが
読み出された場合が"1" が読み出された場合よりもキャ
パシタ容量としては重く、 ＶCC−Ｖth−△Ｖ1 ＜ＶCC−Ｖth−△Ｖ2 …(3) となる。

【００７１】上記したように"0" データが読み出された
場合／"1" が読み出された場合に対応してメモリセル領
域のビット線ＢＬの電位はＶCC−Ｖthからそれぞれ△Ｖ
1 、△Ｖ2 下降することになり、電荷転送素子ＱＴがオ
ンし、センスアンプ領域のビット線側からメモリセル領
域のビット線側に電荷が流れることになる。この電荷の
流出は、電荷転送素子ＱＴのソース側（メモリセル領域
のビット線）の電位が再びＶCC−Ｖthになるまで続く。

【００７２】メモリセル領域のビット線容量とセンスア
ンプ領域のビット線容量とを比較した場合、通常はセン
スアンプ領域のビット線容量の方が小さいので、結果的
にセンス前の段階（時点）で増幅が行われたことにな
る。

【００７３】(4) 前記したようなセンスアンプ領域から
メモリセル領域への電荷の流出の過程が終了した後、電
荷転送素子ＱＴのゲートに印加されている制御クロック
信号φｔを０Ｖに落とすことによって電荷転送素子ＱＴ
をオフにしてメモリセル領域３１とセンスアンプ領域３
２とを切り離し、ＮＭＯＳセンスアンプ活性化信号／Ｓ
ＡＮを活性化（０Ｖ）するとともにＰＭＯＳセンスアン
プ活性化信号ＳＡＰを活性化（ＶCC）することによって
センスアンプＳ／Ａを活性化して比較増幅を行い、カラ
ム選択線ＣＳＬを活性化（ＶCC）することによってカラ
ム選択ゲートをオン状態にしてデータ線対ＤＱ、／ＤＱ
にビット線対ＢＬ、／ＢＬのデータを転送する。また、
このプロセスと並行してプレート電圧Ｖ_PLをＶCCに立ち
上げておく（プレート電極を昇圧しておく）。

【００７４】(5) 前記したようにプレート電圧Ｖ_PLをＶ
CCに立ち上げた後、再び、電荷転送素子ＱＴのゲートに
ＶCC＋Ｖth以上の電位（Ｖpp）を加え、活性化されたま
まのセンスアンプＳ／Ａのデータを用いてメモリセル領
域３１のビット線に再書込み電圧を加える。この状態で
プレート電位Ｖ_PLを元の０Ｖに戻し、続いて、ワード線
電位Ｖ_WLおよびダミーワード線電位Ｖ_DWL を元の０Ｖに
戻し、センスアンプＳ／Ａを非活性状態にすれば、メモ
リセルへの再書込みは終了する。

【００７５】即ち、"0" データが読み出された場合に
は、プレート電位Ｖ_PLがＶCC、ビット線電位が０Ｖの時
に、プレート線からビット線向きの分極が書かれ、"0"
データが再書込みされたことになる。

【００７６】これに対して、"1" データが読み出された
場合、プレート電位Ｖ_PLを０Ｖに戻した時にビット線電
位は未だセンス増幅の結果のままのＶCCであるので、ビ
ット線からプレート線向きの分極が書かれ、"1" データ
が再書込みされたことになる。

【００７７】この後、制御クロック信号φｔをＶCCに戻
し、プリチャージ・イコライズ回路部ＥＱＡをオンにし
て待機状態に設定する。

【００７８】ここではデータの再書込み動作を説明した
が、チップ外部から入力するデータを書き込む場合は、
セルデータを読み出した時のセンスアンプによる比較増
幅時にセンスアンプ領域３２のビット線対ＢＬ、／ＢＬ
に所望のデータを書き込み、後は前記再書込み動作と同
じ要領でメモリセル領域のビット線に書き込めば良い。

【００７９】上記第１実施例のＦＲＡＭにおいては、読
み出しに際してプレート電圧を０Ｖに保持するので、再
書込みあるいは書込みに際してＦＲＡＭセルの強誘電体
キャパシタの両端間に加わる電圧（Ｖ_PL−Ｖ_SN）の絶対
値はＶCC（またはＶCC−Ｖth）になる。

【００８０】従って、キャパシタに蓄積される電荷量が
十分に得られることになり、メモリセルデータの読み出
し感度が良好になり、キャパシタに蓄積される電荷量が
リラクゼーションや分極疲労により減少した場合でもメ
モリセルデータの読み出しを正確に行うことが可能にな
り、読み出し／書き込み特性に優れたＦＲＡＭを実現す
ることが可能になる。

【００８１】また、第１実施例のＦＲＡＭにおいては、
特に“１”読みデータが記憶されている場合にキャパシ
タＣとスイッチ用トランジスタＱとの接続ノードの電圧
Ｖ_SNが電流リークによりＶCC→０Ｖに遷移したとして
も、スイッチ用トランジスタＱをオフ状態にしたときの
プレート電位Ｖ_PLがＶCC／２でなく０Ｖにされているた
め、キャパシタの分極が反転することはない。従って、
ＤＲＡＭセルのようなあるサイクルでのリフレッシュ動
作は不要であり、使い勝手が悪くなることはない。

【００８２】＜第１実施例の変形例１＞（図７） 前記第１実施例において、電荷転送素子ＱＴは、メモリ
セルからビット線に読み出される微小電荷をセンスアン
プでセンス増幅する前の段階で増幅する作用を有する点
で有効であるが、センスアンプ領域３２からメモリセル
領域３１へ電荷を移しきってオフ状態になるまでの所要
期間が長いとセンス動作の高速化に支障をきたすので、
この点を改善した変形例１を以下に説明する。

【００８３】図７は、第１実施例の変形例１に係る図１
のＦＲＡＭにおける二値データの読み出し／書き込み動
作の電圧波形を示すタイミングチャートである。

【００８４】第１実施例の変形例１は、前記第１実施例
と比べて、同じ構成であり、制御クロック信号φｔを０
Ｖに落とすことによって電荷転送素子ＱＴをオフにして
メモリセル領域３１とセンスアンプ領域３２とを切り離
すタイミングを早め、これに伴って、センスアンプ活性
化信号／ＳＡＮ、ＳＡＰの活性化タイミングを早めた点
が異なり、その他は同じである。

【００８５】即ち、前記第１実施例においては、"0" 読
みの場合にセンスアンプ領域３２のビット線ＢＬの電圧
Ｖ_BL(S/A) が下がり切った時点で、電荷転送素子ＱＴを
オフにしているが、この変形例１においては、センスア
ンプ領域３２のビット線対ＢＬ、／ＢＬにセンスマージ
ンを越える電位差が生じた段階で電荷転送素子ＱＴをオ
フにして次の動作に移っているので、センス動作の高速
化を図ることが可能になる。

【００８６】＜第１実施例の変形例２＞（図８） 前記第１実施例において、電荷転送素子ＱＴは、メモリ
セルからビット線に読み出される微小電荷をセンスアン
プでセンス増幅する前の段階で増幅する作用を有する点
で有効であるが、センスアンプ領域３２からメモリセル
領域３１へ電荷を移しきってオフ状態になるまでの所要
期間が長いとセンス動作の高速化に支障をきたすので、
この点を改善した変形例２を以下に説明する。

【００８７】図８は、第１実施例の変形例２に係る図１
のＦＲＡＭにおける二値データの読み出し／書き込み動
作の電圧波形を示すタイミングチャートである。

【００８８】第１実施例の変形例２は、前記第１実施例
と比べて、同じ構成であり、制御クロック信号φｔを０
Ｖに落とすことなく、センス動作後に昇圧電圧Ｖppに上
げている（電荷転送素子ＱＴをオフにしない）点が異な
り、その他は同じである。

【００８９】即ち、前記第１実施例においては、"0" 読
みの場合にセンスアンプ領域３２のビット線ＢＬの電圧
Ｖ_BL(S/A) が下がり切った時点で、電荷転送素子ＱＴを
オフにしているが、この変形例２においては、電荷転送
素子ＱＴをオフにしないでセンス動作を行うので、電荷
転送素子ＱＴをオフに制御する時間分だけセンス動作の
高速化を図ることが可能になる。

【００９０】しかも、センスアンプ領域３２のビット線
対ＢＬ、／ＢＬにセンスマージンを越える電位差が生じ
た段階でセンス動作を行うように、センスアンプ活性化
信号／ＳＡＮ、ＳＡＰの活性化タイミングを早めること
によって、センス動作の一層の高速化を図ることが可能
になる。

【００９１】＜第２実施例＞（図９、図１０） 第２実施例は、前記第１実施例と同じ構成であるが、メ
モリセルからビット線に信号電荷を読み出す際に、プレ
ート電位Ｖ_PLを０Ｖより低い値まで下降させるようにク
ロッキングさせる点が異なり、その他は同じである。

【００９２】図９は、第２実施例に係る図１のＦＲＡＭ
における二値データの読み出し／書き込み動作の電圧波
形を示すタイミングチャートである。ここで、選択プレ
ート線の電圧Ｖ_PLは、０Ｖと−ＶCCと０Ｖと＋ＶCCと０
Ｖの間を変化することに注意すべきである。

【００９３】図１０（ａ）、（ｂ）は、第２実施例にお
ける"0" 読み／"1" 読みの動作におけるビット線電位と
ＦＲＡＭセルの強誘電体キャパシタのヒステリシス曲線
の関係を説明するために示す図である。

【００９４】次に、第２実施例におけるメモリセルから
の二値データの読み出し／書き込み動作について、図９
のタイミングチャート、図１０（ａ）、（ｂ）のヒステ
リシス曲線を参照しながら説明する。

【００９５】(1) 待機状態では、信号ＥＱが活性状態
（本例では論理レベル“１”、ＶCC）であり、プリチャ
ージ・イコライズ回路部ＥＱＡがオン状態であり、メモ
リセル領域３１のビット線対ＢＬ、／ＢＬの電位がＶSS
に設定されている。

【００９６】また、ビット線プリチャージ信号Ｖprが非
活性状態（本例では論理レベル“１”、ＶCC）であり、
プリチャージ用トランジスタＱＰはオフ状態である。

【００９７】読み出し／書き込み動作の開始に際して、
まず、信号ＥＱを非活性状態（０Ｖ）にしてプリチャー
ジ・イコライズ回路部ＥＱＡをオフにし、メモリセル領
域３１のビット線対ＢＬ、／ＢＬのイコライズを解除す
る。

【００９８】(2) 次に、信号Ｖprを活性状態（０Ｖ）に
してプリチャージ用トランジスタＱＰをオンにし、セン
スアンプ領域３２のビット線対ＢＬ、／ＢＬの電位をＶ
CCにプリチャージし、メモリセル領域３１のビット線対
ＢＬ、／ＢＬをＶCC−Ｖthにプリチャージする。ここ
で、−Ｖthは電荷転送素子ＱＴのゲートに印加されてい
る制御クロック信号φｔがＶCCの時の電荷転送素子ＱＴ
による閾値落ちである。

【００９９】(3) 次に、プリチャージ用トランジスタＱ
Ｐをオフに戻した後、選択ワード線（例えばＷＬ０）の
電位Ｖ_WLをＶppに立ち上げ、引き続いて、選択プレート
線（本例ではＰＬ０）の電位Ｖ_PLを０Ｖから−ＶCCまで
下降させる。

【０１００】上記ワード線電位Ｖ_WLの立ち上げにより、
選択ワード線に接続されている選択セルのスイッチ用ト
ランジスタがオン状態（閾値落ちはない）になり、選択
セルが接続されているメモリセル領域３１のビット線Ｂ
Ｌから選択セルの強誘電体キャパシタのストレージノー
ドに電荷が流れ込む。

【０１０１】ここで、強誘電体キャパシタに予め書かれ
ている分極の状態が"0" データの場合には、分極は図１
０（ａ）に示すヒステリシス曲線においてa 点からd 点
に移り、予め書かれている分極の状態が"1" データの場
合には、分極は図１０（ｂ）に示すヒステリシス曲線に
おいてb 点からd 点に移る。

【０１０２】この結果、"0" データを読み出した場合、
セルキャパシタのストレージノードとメモリセル領域３
１のビット線ＢＬの電位は ＶCC−Ｖth−△Ｖa …(4) になる。また、"1" データを読み出した場合、セルキャ
パシタのストレージノードとメモリセル領域３１のビッ
ト線ＢＬの電位は ＶCC−Ｖth−△Ｖb …(5) になる。

【０１０３】図１０（ａ）、（ｂ）のヒステリシス曲線
から分かるように、"0" データを読み出した場合は分極
反転を伴うので、"1" データを読み出した場合に比べて
多くの電荷がセルキャパシタに流れ込む。よって、式
(4) と(5) を比較した場合、 ＶCC−Ｖth−△Ｖa ＜ＶCC−Ｖth−△Ｖb (6) となる。

【０１０４】上記したように"0" データが読み出された
場合／"1" が読み出された場合に対応してメモリセル領
域３１のビット線ＢＬの電位はＶCC−Ｖthからそれぞれ
△Ｖa 、△Ｖb 下降することになり、電荷転送素子ＱＴ
がオンし、センスアンプ領域３２のビット線側からメモ
リセル領域３１のビット線側に電荷が流れることにな
る。この電荷の流出は、電荷転送素子ＱＴのソース側
（メモリセル領域３１のビット線）の電位が再びＶCC−
Ｖthになるまで続く。

【０１０５】メモリセル領域３１のビット線容量とセン
スアンプ領域３２のビット線容量とを比較した場合、通
常はセンスアンプ領域３２のビット線容量の方が小さい
ので、結果的にセンス前の段階（時点）で増幅が行われ
たことになる。

【０１０６】(4) 前記したようなセンスアンプ領域３２
からメモリセル領域３１への電荷の流出の過程が終了し
た後、プレート電極を０Ｖに戻す。このプロセスと並行
して、前記電荷転送素子ＱＴをオフにしてメモリセル領
域３１とセンスアンプ領域領域３２とを切り離し、セン
スアンプＳ／Ａを活性化して比較増幅を行い、カラム選
択ゲートＣＧをオン状態にしてデータ線対ＤＱ、／ＤＱ
にビット線対ＢＬ、／ＢＬのデータを転送する。

【０１０７】(5) 続いて、再び電荷転送素子ＱＴのゲー
トにＶCC＋Ｖth以上の電位（Ｖpp）を加え、活性化され
たままのセンスアンプＳ／Ａのデータを用いてメモリセ
ル領域３１のビット線対ＢＬ、／ＢＬにＶCC、ＶSSの各
一方を加える。この時点で、図１０（ａ）、（ｂ）のヒ
ステリシス曲線から分かるように、"0" 読みの分極はb
点、"1" 読みの分極はd 点になる。

【０１０８】続いて、プレート電圧Ｖ_PLをＶCCに昇圧す
る。この時点で、図１０（ａ）、（ｂ）のヒステリシス
曲線から分かるように、"0" 読みの分極はc 点に移
り、"1" 読みの分極はb 点に移ることになる。

【０１０９】続いて、プレート電圧Ｖ_PLを再び０Ｖに戻
す。この時点で、図１０（ａ）、（ｂ）のヒステリシス
曲線から分かるように、"0" 読みの分極はa 点に移
り、"1" 読みの分極はd 点に移ることになる。

【０１１０】この状態でワード線電位Ｖ_WLおよびダミー
ワード線電位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ
／Ａを非活性状態にすれば、図１０（ｂ）のヒステリシ
ス曲線から分かるように、"1" 読みの分極は次第にb 点
に移り、メモリセルへの再書込みは終了する。

【０１１１】即ち、"0" データが読み出された場合に
は、プレート電圧Ｖ_PLがＶCC、ビット線電位が０Ｖの時
に、プレート線からビット線向きの分極が書かれ、"0"
データが再書込みされたことになる。

【０１１２】これに対して、"1" データが読み出された
場合、プレート電圧Ｖ_PLを０Ｖに戻した時にビット線電
位は未だセンス増幅の結果のままのＶCCであるので、ビ
ット線からプレート線向きの分極が書かれ、"1" データ
が再書込みされたことになる。 この後、制御クロック
信号φｔをＶCCに戻し、プリチャージ・イコライズ回路
部ＥＱＡをオンにして待機状態に設定する。

【０１１３】ここではデータの再書込み動作を説明した
が、チップ外部から入力するデータを書き込む場合は、
セルデータを読み出した時のセンスアンプＳ／Ａによる
比較増幅時にセンスアンプ領域３２のビット線に所望の
データを書き込み、後は前記再書込み動作と同じ要領で
メモリセル領域３１のビット線に書き込めば良い。

【０１１４】上記第２実施例においては、前述した第１
実施例と同様の効果が得られるが、読み出し時にプレー
ト電圧Ｖ_PLを０Ｖから−ＶCCまで下げるように変化させ
るので、前記第１実施例と比較してビット線ＢＬに一層
多くの電荷を読み出すことができる。

【０１１５】＜第３実施例＞（図１１、図１２） 第３実施例は、前記第２実施例と同じ構成であるが、メ
モリセルからビット線に信号電荷を読み出し、電荷転送
素子ＱＴをオフにしてセンスアンプＳ／Ａによる比較増
幅を行った後に、オフ状態にしていた電荷転送素子ＱＴ
をオンにして、活性化していたセンスアンプＳ／Ａをメ
モリセル領域３２のビット線対ＢＬ、／ＢＬと接続する
間、プレート線電圧Ｖ_PLを０Ｖに戻さずに−ＶCCのまま
にしておく点が異なり、その他は同じである。

【０１１６】図１１は、第３実施例に係る図１のＦＲＡ
Ｍにおける二値データの読み出し／書き込み動作の電圧
波形を示すタイミングチャートである。ここで、選択プ
レート線の電圧Ｖ_PLは、０Ｖと−ＶCCと＋ＶCCと０Ｖの
間を変化することに注意すべきである。

【０１１７】図１２（ａ）、（ｂ）は、第３実施例にお
ける"0" 読み／"1" 読みの動作に係るビット線電位とＦ
ＲＡＭセルの強誘電体キャパシタＣのヒステリシス曲線
の関係を説明するために示す図である。

【０１１８】次に、第３実施例におけるメモリセルから
の二値データの読み出し／書き込み動作について、図１
１のタイミングチャート、図１２（ａ）、（ｂ）のヒス
テリシス曲線を参照しながら説明する。

【０１１９】待機状態から読み出し／書き込み動作を開
始し、前記したようなセンスアンプ領域３２からメモリ
セル領域３１への電荷の流出の過程が終了するまでのプ
ロセスは、前記第２実施例における(1) 乃至(3) のプロ
セスと同じである。

【０１２０】(4) 前記したようなセンスアンプ領域３２
からメモリセル領域３１への電荷の流出の過程が終了し
た後、プレート電極を０Ｖに戻さずに−ＶCCのままで、
前記電荷転送素子ＱＴをオフにしてメモリセル領域３１
とセンスアンプ領域３２とを切り離し、センスアンプＳ
／Ａを活性化して比較増幅を行い、カラム選択ゲートＣ
Ｇをオン状態にしてデータ線対ＤＱ、／ＤＱにビット線
対ＢＬ、／ＢＬのデータを転送する。この時点では、図
１２（ａ）、（ｂ）のヒステリシス曲線から分かるよう
に、"0" 読み／"1" 読みとも分極はｄ点である。

【０１２１】(5) 続いて、再び電荷転送素子ＱＴのゲー
トにＶCC＋Ｖth以上の電位（Ｖpp）を加え、活性化され
たままのセンスアンプＳ／Ａのデータを用いてメモリセ
ル領域３１のビット線に再書込み電圧を加える。この時
点では、図１２（ａ）、（ｂ）のヒステリシス曲線から
分かるように、"0" 読みの分極はd 点のままであり、"
1" 読みの分極はe 点に移ることになる。

【０１２２】続いて、プレート電圧Ｖ_PLをＶCCに昇圧す
る。この時点で、図１２（ａ）、（ｂ）のヒステリシス
曲線から分かるように、"0" 読みの分極はc 点に移
り、"1" 読みの分極はb 点に移ることになる。

【０１２３】続いて、プレート電圧Ｖ_PLを再び０Ｖに戻
す。この時点で、図１２（ａ）、（ｂ）のヒステリシス
曲線から分かるように、"0" 読みの分極はa 点に移
り、"1" 読みの分極はd 点に移ることになる。

【０１２４】この状態でワード線電位Ｖ_WLおよびダミー
ワード線電位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ
／Ａを非活性状態にすれば、図１２（ｂ）のヒステリシ
ス曲線から分かるように、"1" 読みの分極は次第にb 点
に移り、メモリセルへの再書込みは終了する。

【０１２５】即ち、"0" データが読み出された場合に
は、プレート電圧Ｖ_PLがＶCC、ビット線電位が０Ｖの時
に、プレート線からビット線向きの分極が書かれ、"0"
データが再書込みされたことになる。

【０１２６】これに対して、"1" データが読み出された
場合、プレート電圧Ｖ_PLを０Ｖに戻した時にビット線電
位は未だセンス増幅の結果のままのＶCCであるので、ビ
ット線からプレート線向きの分極が書かれ、"1" データ
が再書込みされたことになる。

【０１２７】この後、制御クロック信号φｔをＶCCに戻
し、プリチャージ・イコライズ回路部ＥＱＡをオンにし
て待機状態に設定する。

【０１２８】ここではデータの再書込み動作を説明した
が、チップ外部から入力するデータを書き込む場合は、
セルデータを読み出した時のセンスアンプＳ／Ａによる
比較増幅時にセンスアンプ領域３２のビット線に所望の
データを書き込み、後は前記再書込み動作と同じ要領で
メモリセル領域３１のビット線に書き込めば良い。

【０１２９】上記第３実施例においては、前述した第１
実施例と同様の効果が得られるが、読み出し時にプレー
ト電圧Ｖ_PLを０Ｖから−ＶCCまで下げた後に＋ＶCCまで
変化させるので、前記第２実施例のようにプレート電圧
Ｖ_PLを一度０Ｖを経由してから＋ＶCCに昇圧するのと比
較して、高速化が可能である。

【０１３０】図１３は、本発明の第２の実施の形態に係
る多値データを記憶可能なＦＲＡＭの主要部の概略構成
を示しており、特にメモリセルアレイおよび周辺回路の
一部の回路接続を示している。

【０１３１】図１３において、３０はデータを蓄積する
メモリセル領域、３２ｋ（ｋ＝０、１、２）はメモリセ
ルからビット線に読み出された多値データを比較増幅す
るセンスアンプＳ／Ａを含む複数（本例では３）個のセ
ンスアンプ（Ｓ／Ａ）領域、（ＢＬ0 、／ＢＬ0 ）、
（ＢＬ1 、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は前記３
個のセンスアンプ領域３２ｋ（ｋ＝０、１、２）におけ
るそれぞれビット線対である。

【０１３２】以下、前記３個のセンスアンプ領域３２ｋ
を、電荷転送素子ＱＴ側から第１のセンスアンプ領域３
２０、第２のセンスアンプ領域３２１、第３のセンスア
ンプ領域３２２と呼ぶものとする。

【０１３３】前記メモリセル領域３０と３個のセンスア
ンプ領域３２ｋとは、メモリセル領域３０のビット線対
ＢＬ、／ＢＬと第１のセンスアンプ領域３２０のビット
線対ＢＬ0 、／ＢＬ0 との間にそれぞれ１個挿入された
ＮＭＯＳトランジスタ（ゲートに制御クロック信号φｔ
が印加される）からなる電荷転送素子ＱＴによって区切
られ、選択的に接続切り離しが行われるようになってい
る。

【０１３４】また、前記第１のセンスアンプ領域３２０
のビット線対ＢＬ0 、／ＢＬ0 と第２のセンスアンプ領
域３２１のビット線対ＢＬ1 、／ＢＬ1 とは、両者間に
それぞれ１個挿入されたセンスアンプ領域分割用のＮＭ
ＯＳトランジスタＱＳによって区切られ、選択的に接続
切り離しが行われるようになっている。

【０１３５】同様に、前記第２のセンスアンプ領域３２
１のビット線対ＢＬ1 、／ＢＬ1 と第３のセンスアンプ
領域３２２のビット線対ＢＬ2 、／ＢＬ2 とは、両者間
にそれぞれ１個挿入されたセンスアンプ領域分割用のＮ
ＭＯＳトランジスタＱＳによって区切られ、選択的に接
続切り離しが行われるようになっている。

【０１３６】さらに、メモリセル領域３０に前記第１の
センスアンプ領域３２０および第２のセンスアンプ領域
３２１を介して接続されている第３のセンスアンプ領域
３２２のビット線対ＢＬ2 、／ＢＬ2 とＶCCノードとの
間にビット線プリチャージ用のＰＭＯＳトランジスタＱ
Ｐがそれぞれ接続されている。このプリチャージ用トラ
ンジスタＱＰは、ビット線プリチャージ信号Ｖprにより
スイッチ制御され、第３のセンスアンプ領域３２２から
第１のセンスアンプ領域３２０までの各ビット線対ＢＬ
2 、／ＢＬ2 〜ＢＬ0 、／ＢＬ0 の電位をＶCCにプリチ
ャージするためのものである。

【０１３７】前記メモリセル領域３０の中には、メモリ
セルＭ／Ｃが行列状に配列されて形成されたメモリセル
アレイＭＣＡの他に、ビット線対ＢＬ、／ＢＬをプリチ
ャージ・イコライズするプリチャージ・イコライズ回路
部ＥＱＡを含む。

【０１３８】上記メモリセルＭ／Ｃは、図１を参照して
前述したような１トランジスタ・１キャパシタ型の通常
のセルであり、このセルの強誘電体キャパシタＣの強誘
電体薄膜のヒステリシス特性は図２を参照して前述した
ようなものである。

【０１３９】同一行のセルＭ／Ｃのスイッチ素子用トラ
ンジスタＱのゲートには共通にワード線ＷＬｉ（代表的
にＷＬ０、ＷＬ１の２本のみ示している）が接続されて
おり、同一行のセルＭ／ＣのキャパシタＣのプレート電
極には共通にプレート線ＰＬｉ（代表的にＰＬ０、ＰＬ
１の２本のみ示している）が接続されており、前記ワー
ド線ＷＬｉおよびプレート線ＰＬｉは平行に設けられて
いる。さらに、同一列のセルＭ／ＣのトランジスタＱの
ドレインには共通にビット線対ＢＬ、／ＢＬが接続され
ている。

【０１４０】前記プリチャージ・イコライズ回路部ＥＱ
Ａは、ビット線プリチャージ電位（本例では接地電位Ｖ
SS）が与えられるＶSS線とメモリセル領域３０のビット
線対ＢＬ、／ＢＬとの間にそれぞれ接続されたビット線
プリチャージ用のＮＭＯＳトランジスタＱＮと、上記ビ
ット線対ＢＬ、／ＢＬ間に接続されたビット線電位イコ
ライズ用のＮＭＯＳトランジスタＱＥとを有し、プリチ
ャージ・イコライズ制御信号ＥＱにより制御される。

【０１４１】なお、前記メモリセル領域３０の複数本の
ワード線ＷＬｉは、アドレス信号に基づいてワード線選
択回路（図示せず）により１本のワード線（例えばＷＬ
０）が選択されてワード線駆動電圧Ｖ_WLが供給される。

【０１４２】また、前記メモリセル領域３０の複数本の
プレート線ＰＬｉは、アドレス信号に基づいてプレート
線選択回路（図示せず）により１本のプレート線（例え
ばＰＬ０）が選択されてプレート線電圧Ｖ_PLが供給され
る。

【０１４３】図１４は、図１３の多値ＦＲＡＭにおける
３個のセンスアンプ領域３２ｋの１個の一部を代表的に
取り出して具体例を示す回路図である。

【０１４４】このセンスアンプ領域３２ｋの中には、セ
ンスアンプＳ／Ａ自身の他に、参照電位を作るためのダ
ミーセル部ＤＣＡ、カラム選択ゲートＣＧが含まれてい
る。上記センスアンプＳ／Ａは、選択されたメモリセル
に接続されているビット線の電位（セルデータ読み出し
電位）と選択されたダミーセルに接続されているビット
線の電位（参照電位）と比較増幅するためのビット線電
位センス用のＮＭＯＳセンスアンプおよびビット線電位
を電源電位（ＶCC）に回復させるためのビット線電位リ
ストア用のＰＭＯＳセンスアンプからなる。

【０１４５】なお、上記ＮＭＯＳセンスアンプはＮＭＯ
Ｓセンスアンプ活性化信号／ＳＡＮが０ＶまたはＶCCに
変化することにより活性／非活性状態が制御され、前記
ＰＭＯＳセンスアンプはＰＭＯＳセンスアンプ活性化信
号ＳＡＰがＶCCまたは０Ｖに変化することにより活性／
非活性状態が制御される。

【０１４６】前記センスアンプ領域３２ｋのカラム選択
ゲートＣＧは、複数のカラムに対して共通に設けられた
データ線対ＤＱｋ、／ＤＱｋ（ｋ＝０、１、２）のうち
の対応する一対と、対応するビット線対（ＢＬ0 、／Ｂ
Ｌ0 ）、（ＢＬ1 、／ＢＬ1）、（ＢＬ2 、／ＢＬ2 ）
との間にそれぞれ接続されたＮＭＯＳトランジスタＱＧ
からなり、所望のカラムのビット線対（ＢＬ0 、／ＢＬ
0 ）、（ＢＬ1 、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）を
選択するためのカラム選択線ＣＳＬによりスイッチ制御
され、対応するカラムのセンスアンプＳ／Ａにより比較
増幅した後のビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ
1 、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）のデータを対応
するデータ線対ＤＱｋ、／ＤＱｋに転送するためのもの
である。

【０１４７】また、前記各センスアンプ領域３２ｋのダ
ミーセル部ＤＣＡは、センスアンプ領域３２ｋにおける
対応するビット線（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1 、／
ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）に１個ずつ接続された
参照電位を作るためのダミーセルと、同一行のダミーセ
ルを選択するためのダミーワード線（代表的に択一的に
選択される一対をなす２本のＤＷＬ、／ＤＷＬのみ示し
ている）を有する。

【０１４８】ここで注意すべきは、ダミーセル部ＤＣＡ
はセンスアンプ領域３２ｋ毎に異なる参照電位を作る点
である。

【０１４９】本実施例では、前記ダミーセルとして、対
応するダミーワード線ＤＷＬまたは／ＤＷＬがゲートに
接続されたスイッチ用のＮＭＯＳトランジスタＱｄ（セ
ルのスイッチ用のＮＭＯＳトランジスタＱと同等のも
の）と、このトランジスタＱｄに直列に接続され、ゲー
トにダミーセル書込み制御線ＤＣＰが接続されたダミー
セル基準電位供給用のＮＭＯＳトランジスタＱｃとを有
し、上記ダミーセル基準電位供給用のＮＭＯＳトランジ
スタＱｃの一端にダミーセル基準電位ＶＤＣｋ（ｋ＝
０、１、２）が与えられている。上記ダミーセル書込み
制御線ＤＣＰに供給されるダミーセル書込み制御信号Ｄ
ＣＰは、ダミーワード線ＤＷＬまたは／ＤＷＬが選択さ
れる前の所定期間に活性化されてダミーセル基準電位供
給用のＮＭＯＳトランジスタＱｃをオン状態に制御す
る。

【０１５０】また、前記各センスアンプ領域３２ｋで
は、２本のダミーワード線ＤＷＬ、／ＤＷＬのうち、前
記メモリセル領域３０で選択された１本のワード線（例
えばＷＬ０）により選択されるセルＭＣが接続されてい
るビット線（例えばＢＬ0 、ＢＬ1 、ＢＬ2 ）と対をな
す別のビット線（例えば／ＢＬ0 、／ＢＬ1 、／ＢＬ
2）に接続されているダミーセルを選択するために１本
のダミーワード線（例えば／ＤＷＬ）がダミーワード線
選択回路（図示せず）により選択されてダミーワード線
駆動電圧Ｖ_DWL が供給される。

【０１５１】さらに、図１３の回路中には、前記メモリ
セル領域３０のビット線対ＢＬ、／ＢＬに再書込み電位
を供給するための再書込み電位供給回路が設けられてい
る。

【０１５２】この再書込み電位供給回路は、メモリセル
領域３０のビット線対ＢＬ、／ＢＬと一対の再書込み電
位供給線１１、／１１との間に対応して接続された一対
のＮＭＯＳトランジスタＴr1、Ｔr12 と、第１の再書込
み電位としてＶSSが与えられる第１の再書込み電位線１
３０および前記一対の再書込み電位供給線１１、／１１
の間に接続された第１の再書込み電位選択回路と、第２
の再書込み電位としてＶCC／３が与えられる第２の再書
込み電位線１３１および前記一対の再書込み電位供給線
１１、／１１の間に接続された第２の再書込み電位選択
回路と、第３の再書込み電位として２ＶCC／３が与えら
れる第３の再書込み電位線１３２および前記一対の再書
込み電位供給線１１、／１１の間に接続された第３の再
書込み電位選択回路と、第４の再書込み電位としてＶCC
が与えられる第４の再書込み電位線１３３および前記一
対の再書込み電位供給線１１、／１１の間に接続された
第４の再書込み電位選択回路とを具備する。

【０１５３】前記一対のＮＭＯＳトランジスタＴr1、Ｔ
r12 は、各ゲートが対応して一対の再書込み制御ゲート
線１４、／１４の電位により制御される。

【０１５４】前記第１の再書込み電位選択回路は、前記
一対の再書込み電位供給線のうちの一方１１と第１の再
書込み電位線１３０との間に直列に接続されたＰＭＯＳ
トランジスタＴr2およびＮＭＯＳトランジスタＴr3と、
前記一対の再書込み電位供給線のうちの他方／１１と第
１の再書込み電位線１３０との間に直列に接続されたＰ
ＭＯＳトランジスタＴr13 およびＮＭＯＳトランジスタ
Ｔr14 とを有する。

【０１５５】この場合、上記ＰＭＯＳトランジスタＴr2
およびＴr13 は、各ゲートが対応して前記第１のセンス
アンプ領域３２０のビット線対ＢＬ0 、／ＢＬ0 の電位
により制御され、前記ＮＭＯＳトランジスタＴr3および
Ｔr14 は、各ゲートが対応して一対の第１の選択ゲート
線１５、／１５の電位により制御される。

【０１５６】前記第２の再書込み電位選択回路は、前記
一対の再書込み電位供給線のうちの一方１１と第２の再
書込み電位線１３１との間に直列に接続されたＮＭＯＳ
トランジスタＴr4およびＰＭＯＳトランジスタＴr5およ
びＮＭＯＳトランジスタＴr6と、前記一対の再書込み電
位供給線のうちの他方／１１と第２の再書込み電位線１
３１との間に直列に接続されたＮＭＯＳトランジスタＴ
r15 およびＰＭＯＳトランジスタＴr16 およびＮＭＯＳ
トランジスタＴr17 とを有する。

【０１５７】この場合、上記ＮＭＯＳトランジスタＴr4
およびＴr15 は、各ゲートが対応して前記第１のセンス
アンプ領域３２０のビット線対ＢＬ0 、／ＢＬ0 の電位
により制御され、前記ＰＭＯＳトランジスタＴr5および
Ｔr16 は、各ゲートが対応して前記第２のセンスアンプ
領域３２１のビット線対ＢＬ1 、／ＢＬ1 の電位により
制御され、前記ＮＭＯＳトランジスタＴr6およびＴr17
は、各ゲートが対応して一対の第２の選択ゲート線１
６、／１６の電位により制御される。

【０１５８】前記第３の再書込み電位選択回路は、前記
一対の再書込み電位供給線のうちの一方１１と第３の再
書込み電位線１３２との間に直列に接続されたＮＭＯＳ
トランジスタＴr7およびＰＭＯＳトランジスタＴr8およ
びＮＭＯＳトランジスタＴr9と、前記一対の再書込み電
位供給線のうちの他方／１１と第３の再書込み電位線１
３２との間に直列に接続されたＮＭＯＳトランジスタＴ
r18 およびＰＭＯＳトランジスタＴr19 およびＮＭＯＳ
トランジスタＴr20 とを有する。

【０１５９】この場合、上記ＮＭＯＳトランジスタＴr7
およびＴr18 は、各ゲートが対応して前記第２のセンス
アンプ領域３２１のビット線対ＢＬ1 、／ＢＬ1 の電位
により制御され、前記ＰＭＯＳトランジスタＴr8および
Ｔr19 は、各ゲートが対応して前記第３のセンスアンプ
領域３２２のビット線対ＢＬ2 、／ＢＬ2 の電位により
制御され、前記ＮＭＯＳトランジスタＴr9およびＴr20
は、各ゲートが対応して一対の第３の選択ゲート線１
７、／１７の電位により制御される。

【０１６０】前記第４の再書込み電位選択回路は、前記
一対の再書込み電位供給線のうちの一方１１と第４の再
書込み電位線１３３との間に直列に接続されたＮＭＯＳ
トランジスタＴr10 およびＮＭＯＳトランジスタＴr11
と、前記一対の再書込み電位供給線のうちの他方／１１
と第４の再書込み電位線１３３との間に直列に接続され
たＮＭＯＳトランジスタＴr21 およびＮＭＯＳトランジ
スタＴr22 とを有する。

【０１６１】この場合、上記ＮＭＯＳトランジスタＴr1
0 およびＴr21 は、各ゲートが対応して前記第３のセン
スアンプ領域３２２のビット線対ＢＬ2 、／ＢＬ2 の電
位により制御され、前記ＮＭＯＳトランジスタＴr11 お
よびＴr22 は、各ゲートが対応して一対の第４の選択ゲ
ート線１８、／１８の電位により制御される。

【０１６２】図１５（ａ）は、図１３のＦＲＡＭにおい
て３組のデータ線対ＤＱｋ、／ＤＱｋのデータを二値２
ビット形式のＩ／Ｏ線対データに変換する第１のデータ
変換回路の一例を示す回路図、図１５（ｂ）は同図
（ａ）の回路の動作を表わす真理値表である。

【０１６３】図１５（ａ）において、二入力のナンド回
路４１〜４６およびインバータ回路４７〜５０は、図１
５（ｂ）に示す真理値表の動作を実現するように論理接
続されている。

【０１６４】図１６（ａ）は、図１３のＦＲＡＭにおい
て二値２ビット形式で入力したＩ／Ｏ線対データを３組
のデータ線対ＤＱｋ、／ＤＱｋのデータに変換する第２
のデータ変換回路の一例を示す回路図、図１６（ｂ）は
同図（ａ）の回路の動作を表わす真理値表である。

【０１６５】図１６（ａ）において、二入力のナンド回
路６１、６７、二入力のノア回路６３、６５およびイン
バータ回路６２、６４、６６、６８は、図１６（ｂ）に
示す真理値表の動作を実現するように論理接続されてい
る。

【０１６６】＜第４実施例＞（図１７、図１８） 図１７は、第４実施例に係る図１３の多値ＦＲＡＭにお
ける四値データの読み出し／書き込み動作の電圧波形を
示すタイミングチャートである。

【０１６７】図１８（ａ）乃至（ｄ）は、第４実施例に
係る四値データ（各データを便宜的にそれぞれ"0" 、"1
/3" 、"2/3" 、"1" と呼ぶ。）の読み出し動作に伴うビ
ット線電位とＦＲＡＭセルの強誘電体キャパシタのヒス
テリシス曲線の関係を説明するために示す図である。

【０１６８】図１７において、ＥＱはビット線プリチャ
ージ・イコライズ信号、Ｖprはセンスアンプ領域で使用
されるビット線プリチャージ信号であり、それぞれＶCC
と０Ｖの間を変化する。

【０１６９】Ｖ_BL(M/C) は選択されたセル（選択セル）
に接続されているビット線ＢＬの電圧、Ｖ_BL(S/A) は前
記選択セルに接続されているビット線ＢＬに電荷転送素
子ＱＴを介して接続されているセンスアンプ領域のビッ
ト線ＢＬの電圧である。

【０１７０】Ｖ_{/BL (MC)}は選択されたダミーセル（選択
ダミーセル）に接続されているビット線／ＢＬの電圧、
Ｖ_/BL(S/A)は前記選択ダミーセルに接続されているビッ
ト線／ＢＬに電荷転送素子ＱＴを介して接続されている
センスアンプ領域のビット線／ＢＬの電圧（参照電圧）
である。

【０１７１】Ｖ_WLはワード線選択回路（図示せず）によ
り選択されたワード線（選択ワード線、例えばＷＬ０）
の電圧であり、０Ｖと昇圧電圧Ｖppとの間を変化する。
Ｖ_{DW L} はダミーワード線選択回路（図示せず）により選
択されたダミーワード線（選択ダミーワード線、例えば
／ＤＷＬ）の電圧であり、０ＶとＶCCの間を変化する。

【０１７２】φｔは電荷転送素子ＱＴのゲートに印加さ
れる制御クロック信号であり、ＶCCと０ＶとＶCC＋Ｖth
以上の電位（例えば前記昇圧電圧Ｖpp）の間を変化す
る。

【０１７３】／ＳＡＮはＮＭＯＳセンスアンプ活性化信
号であり、ＶCCと０Ｖの間を変化し、ＳＡＰはＰＭＯＳ
センスアンプ活性化信号であり、０ＶとＶCCの間を変化
する。

【０１７４】Ｖ_PLはプレート線選択回路（図示せず）に
より選択されたプレート線（選択プレート線、例えばＰ
Ｌ０）の電圧であり、０ＶとＶCCの間を変化する。

【０１７５】次に、第４実施例におけるメモリセルから
の四値データの読み出し／書き込み動作について、図１
７のタイミングチャート、図１８（ａ）乃至（ｄ）のヒ
ステリシス曲線を参照しながら説明する。

【０１７６】本実施例において最も特徴的なことは、電
荷転送素子ＱＴを用いることにより多値データの読み出
しマージンを十分に得られるようにした（従来は多値デ
ータの読み出しマージンが少なかった）ことにある。

【０１７７】(1) 待機状態では、信号ＥＱが活性状態
（本例では論理レベル“１”、ＶCC）であり、プリチャ
ージ・イコライズ回路部ＥＱＡがオン状態であり、メモ
リセル領域３０のビット線対ＢＬ、／ＢＬの電位がＶSS
に設定されている。

【０１７８】また、ビット線プリチャージ信号Ｖprが非
活性状態（本例では論理レベル“１”、ＶCC）であり、
プリチャージ用トランジスタＱＰはオフ状態である。

【０１７９】読み出し／書き込み動作の開始に際して、
まず、信号ＥＱを非活性状態（０Ｖ）にしてプリチャー
ジ・イコライズ回路部ＥＱＡをオフにし、メモリセル領
域３０のビット線対ＢＬ、／ＢＬのイコライズを解除す
る。

【０１８０】(2) 次に、信号Ｖprを活性状態（０Ｖ）に
してプリチャージ用トランジスタＱＰをオンにし、セン
スアンプ領域３２２〜３２０のビット線対ＢＬ2 、／Ｂ
Ｌ2〜ＢＬ0 、／ＢＬ0 の電位をＶCCにプリチャージ
し、メモリセル領域３０のビット線対ＢＬ、／ＢＬをＶ
CC−Ｖthにプリチャージする。ここで、−Ｖthは電荷転
送素子ＱＴのゲートに印加されている制御クロック信号
φｔがＶCCの時の電荷転送素子ＱＴによる閾値落ちであ
る。

【０１８１】なお、この時、前記３対のセンスアンプ領
域分割用トランジスタＱＳはそれぞれオン状態に制御さ
れている。

【０１８２】(3) 次に、プリチャージ用トランジスタＱ
Ｐをオフに戻した後、選択ワード線（例えばＷＬ０）の
電位Ｖ_WLをＶppに立ち上げる。このワード線電位Ｖ_WLの
立ち上げにより、選択ワード線に接続されている選択セ
ルのスイッチ用トランジスタＱがオン状態（閾値落ちは
ない）になり、選択セルが接続されているメモリセル領
域のビット線ＢＬから選択セルの強誘電体キャパシタＣ
のストレージノードに電荷が流れ込む。

【０１８３】ここで注意すべきは、この時点ではまだプ
レート電位Ｖ_PLは０Ｖのままである。

【０１８４】強誘電体キャパシタＣに予め書かれている
分極の状態が"0" 、"1/3" 、"2/3"、"1" の場合には、
それぞれ対応して図１８（ａ）乃至（ｄ）に示すヒステ
リシス曲線においてa1点、c1点、d1点、b1点に移る。

【０１８５】また、上記した分極の状態が"0" 、"1/3"
、"2/3" 、"1" のデータが読み出された時のセルキャ
パシタＣのストレージノードとメモリセル領域のビット
線ＢＬの電位が、それぞれ対応してＶ₀ 、Ｖ_1/3 、Ｖ
_2/3 、Ｖ₁ になるとすると、 Ｖ₀ ＜Ｖ_1/3 ＜Ｖ_2/3 ＜Ｖ₁ ＜ＶCC−Ｖth である。

【０１８６】メモリセルから上記のようなデータが読み
出され、ビット線ＢＬの電位がＶCC−Ｖthから下降する
と、電荷転送素子ＱＴがオンし、センスアンプ領域３２
２〜３２０のビット線ＢＬ2 〜ＢＬ0 からメモリセル領
域３０のビット線ＢＬに向かって電荷が流出することに
なる。

【０１８７】ここで、前記 "0"、"1/3" 、"2/3" 、"1"
のデータが読み出された時にセンスアンプ領域３２０、
３２１、３２２の各ビット線電位が、それぞれＶ_s0 、
Ｖ_{s1 /3}、Ｖ_s2/3、Ｖ_s1になるとする。

【０１８８】(4) 前記したようなセンスアンプ領域から
メモリセル領域３０への電荷の流出の過程が終了した
後、電荷転送素子ＱＴをオフにしてメモリセル領域３０
からセンスアンプ領域３２ｋを切り離し、また、前記３
対のセンスアンプ領域分割用トランジスタＱＳをオフに
して３個のセンスアンプ領域３２ｋの各ビット線対（Ｂ
Ｌ0 、／ＢＬ0 ）、（ＢＬ1 、／ＢＬ1 ）、（ＢＬ2 、
／ＢＬ2 ）を切り離す。

【０１８９】(5) 次に、各センスアンプ領域３２ｋのビ
ット線／ＢＬ0 、／ＢＬ1 、／ＢＬ2 側に接続されてい
るダミーセルに対応するダミーワード線（本例では／Ｄ
ＷＬ）の電位Ｖ_DWL を立ち上げ、選択ダミーセルから参
照電荷を読み出す。

【０１９０】ここで、各センスアンプ領域３２ｋにおい
てビット線／ＢＬ0 、／ＢＬ1 、／ＢＬ2 に読み出す参
照電位Ｖrefkは全て異なっている。

【０１９１】即ち、各センスアンプ領域３２ｋにおける
参照電位Ｖrefkは、 k=0 : （Ｖ_s0 ＋Ｖ_s1/3）／２ k=1 : （Ｖ_s1/3＋Ｖ_s2/3）／２ k=2 : （Ｖ_s2/3＋Ｖ_s1）／２ となるように設定されている。

【０１９２】(6) 次に、前記３対のセンスアンプ領域分
割用トランジスタＱＳにより分割されている各センスア
ンプ領域３２ｋのセンスアンプＳ／Ａを起動して比較増
幅を行う。この結果、３組のセンスアンプＳ／Ａは、選
択セルから読み出されていた１組の四値のデータを３組
の二値データに変換したことになる。

【０１９３】次に、上記分割された状態の各センスアン
プ領域３２ｋにおいて、カラム選択線ＣＳＬを活性化
（ＶCC）することによってカラム選択ゲートＣＧをオン
状態にして対応するデータ線対ＤＱｋ、／ＤＱｋにビッ
ト線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1 、／ＢＬ1 ）、
（ＢＬ2 、／ＢＬ2 ）のデータを転送する。

【０１９４】この３対のデータ線対ＤＱｋ、／ＤＱｋの
データは、図１５（ａ）に示す３ビット／２ビットデー
タ変換回路によって、図１５（ｂ）に示す真理値表のよ
うに、２ビットの二値データに変換され、２組の入出力
データＩ／Ｏ₀ 、／Ｉ／Ｏ₀、Ｉ／Ｏ₁ 、／Ｉ／Ｏ₁ と
して出力される。

【０１９５】次に、メモリセル領域３０のプリチャージ
・イコライズ回路部ＥＱＡをオンにしてビット線対Ｂ
Ｌ、／ＢＬの電位をＶSSに設定し、プレート線電位Ｖ_PL
をＶCCに昇圧し、再書込みの準備をする。

【０１９６】この時点では、"0" 読み、"1/3" 読み、"2
/3" 読み、"1" 読み分極は、それぞれ対応して図１８
（ａ）乃至（ｄ）に示すヒステリシス曲線においてa2
点、c2点、d2点、b2点に移る。

【０１９７】(7) 次に、再書込み電位供給回路により、
再書込み供給電位線１１を通じてメモリセル領域３０の
ビット線対ＢＬに再書込み電位を与える。この後、プレ
ート電位Ｖ_PLを元の０Ｖに戻し、続いて、ワード線電位
Ｖ_WLおよびダミーワード線電位Ｖ_DWL を元の０Ｖに戻
し、センスアンプＳ／Ａを非活性状態にすれば、メモリ
セルＭ／Ｃに再書込みを行ったことになる。この後、電
荷転送素子ＱＴをオンにするとともにメモリセル分割用
トランジスタＱＳをオンにし、プリチャージ・イコライ
ズ回路部ＥＱＡをオンにして待機状態に設定する。

【０１９８】以下、読み出されたデータが"0","1/3","2
/3","1" の場合について具体的な手順を述べていく。

【０１９９】(8-1) 信号電荷として"0" が読み出され
た場合は、各センスアンプ領域３２ｋにおいて、センス
アンプＳ／Ａによる比較増幅の後にビット線ＢＬ0 、Ｂ
Ｌ1、ＢＬ2 側が"0" となる。この時点で、カラム選択
線ＣＳＬを活性化し、データ線対（ＤＱ0 、／ＤＱ0
）、（ＤＱ1 、／ＤＱ1 ）、（ＤＱ2 、／ＤＱ2 ）に
対応してデータ(0,1),(0,1),(0,1) を出力する。

【０２００】この後、図１５（ａ）に示すデータ変換回
路によって２ビットの二値データに変換し、２組の入出
力データ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ
／Ｏ₁ ）として(0,1),(0,1) をチップ外部に出力する。

【０２０１】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０２０２】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(0,
1),(0,1),(0,1) になっているので、再書込み電位選択
ゲート用トランジスタＴr4、Ｔr7、Ｔr10がオフし、Ｔr
2がオンするので、トランジスタＴr1，Ｔr2， Ｔr3を通
じてメモリセル領域３０のビット線ＢＬにはＶSS（＝０
Ｖ）が供給されることになる。この時点では、メモリセ
ルの分極は、図１８（ａ）に示すヒステリシス曲線にお
いてa3点である。

【０２０３】この後、プレート電位Ｖ_PLを元の０Ｖに戻
し、続いて、ワード線電位Ｖ_WLおよびダミーワード線電
位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ／Ａを非活
性状態にすれば、図１８（ａ）に示すヒステリシス曲線
においてメモリセルの分極はa4点に移り、メモリセルに
データ"0" が分極量として再書込みされたことになる。

【０２０４】(8-2) 信号電荷として"1/3" が読み出さ
れた場合は、k=0 のセンスアンプ領域３２０においては
ビット線ＢＬ0 側が"1" に、k=1,2 のセンスアンプ領域
３２１、３２２においてはビット線ＢＬ1 、ＢＬ2 側
が"0" となる。

【０２０５】この時点で、カラム選択線ＣＳＬを活性化
し、データ線対（ＤＱ0 、／ＤＱ0）、（ＤＱ1 、／Ｄ
Ｑ1 ）、（ＤＱ2 、／ＤＱ2 ）に対応してデータ(1,0),
(0,1),(0,1) を出力する。

【０２０６】この後、図１５（ａ）に示すデータ変換回
路によって２ビットの二値データに変換し、２組の入出
力データ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ
／Ｏ₁ ）として(1,0),(0,1) をチップ外部に出力する。

【０２０７】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０２０８】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(1,
0),(0,1),(0,1) になっているので、再書込み電位選択
ゲート用トランジスタＴr2、Ｔr7,Ｔr10がオフし、Ｔr
4、Ｔr5がオンするので、トランジスタＴr1，Ｔr4，Ｔr
5，Ｔr6を通じてメモリセル領域３０のビット線ＢＬに
はＶCC／３が供給されることになる。

【０２０９】この時点では、メモリセルの分極は、図１
８（ｂ）に示すヒステリシス曲線においてc3点である。
この後、プレート電位Ｖ_PLを元の０Ｖに戻し、続いて、
ワード線電位Ｖ_WLおよびダミーワード線電位Ｖ_DWL を元
の０Ｖに戻し、センスアンプＳ／Ａを非活性状態にすれ
ば、図１８（ｂ）に示すヒステリシス曲線においてメモ
リセルの分極はc4点に移り、メモリセルに多値データ(c
点) が分極量として再書込みされたことになる。

【０２１０】(8-3) 信号電荷として"2/3" が読み出さ
れた場合は、k=0,1 のセンスアンプ領域３２０、３２１
においてはビット線ＢＬ0 、ＢＬ1 側が"1" に、k=2 の
センスアンプ領域３２２においてはビット線ＢＬ2 側
が"0" となる。

【０２１１】この時点で、カラム選択線ＣＳＬを活性化
し、データ線対（ＤＱ0 、／ＤＱ0）、（ＤＱ1 、／Ｄ
Ｑ1 ）、（ＤＱ2 、／ＤＱ2 ）に対応してデータ(1,0),
(1,0),(0,1) を出力する。

【０２１２】この後、図１５に示すデータ変換回路によ
って２ビットの二値データに変換し、２組の入出力デー
タ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ／
Ｏ₁ ）として(0,1),(1,0) をチップ外部に出力する。

【０２１３】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０２１４】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(1,
0),(1,0),(0,1) になっているので、再書込み電位選択
ゲート用トランジスタＴr2、Ｔr5,Ｔr10がオフし、Ｔr
7、Ｔr8がオンするので、トランジスタＴr7，Ｔr8，Ｔr
9を通じてメモリセル領域３０のビット線ＢＬには２ＶC
C／３が供給されることになる。この時点では、メモリ
セルの分極は、図１８（ｃ）に示すヒステリシス曲線に
おいてd3点である。

【０２１５】この後、プレート電位Ｖ_PLを元の０Ｖに戻
し、続いて、ワード線電位Ｖ_WLおよびダミーワード線電
位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ／Ａを非活
性状態にすれば、図１８（ｃ）に示すヒステリシス曲線
においてメモリセルの分極はd4点に移り、メモリセルに
多値データ(d点) が分極量として再書込みされたことに
なる。

【０２１６】(8-4) 信号電荷として"1" が読み出され
た場合は、各センスアンプ領域３２ｋにおいて、センス
アンプＳ／Ａによる比較増幅の後にビット線ＢＬ0 、Ｂ
Ｌ1、ＢＬ2 側が"1" となる。この時点で、カラム選択
線ＣＳＬを活性化し、データ線対（ＤＱ0 、／ＤＱ0
）、（ＤＱ1 、／ＤＱ1 ）、（ＤＱ2 、／ＤＱ2 ）に
対応してデータ(1,0),(1,0),(1,0) を出力する。

【０２１７】この後、図１５（ａ）に示すデータ変換回
路によって２ビットの二値データに変換し、２組の入出
力データ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ
／Ｏ₁ ）として(1,0),(1,0) をチップ外部に出力する。

【０２１８】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０２１９】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(1,
0),(1,0),(1,0) になっているので、再書込み電位選択
ゲート用トランジスタＴr2、Ｔr5、Ｔr8がオフし、Ｔr1
0 がオンするので、トランジスタＴr10，Ｔr11を通じて
メモリセル領域３０のビット線ＢＬにはＶCCが供給され
ることになる。この時点では、メモリセルの分極は、図
１８（ｄ）に示すヒステリシス曲線においてb3点であ
る。

【０２２０】この後、プレート電位Ｖ_PLを元の０Ｖに戻
し、続いて、ワード線電位Ｖ_WLおよびダミーワード線電
位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ／Ａを非活
性状態にすれば、図１８（ｄ）に示すヒステリシス曲線
においてメモリセルの分極はb4点に移り、メモリセルに
多値データ(b点) が分極量として再書込みされたことに
なる。

【０２２１】ここではデータの再書込み動作を説明した
が、チップ外部から入力するデータを書き込む場合は、
図１６（ａ）に示す２ビット／３ビットデータ変換回路
にチップ外部から２組の入出力データ／Ｏ₀ 、／Ｉ／Ｏ
₀ 、Ｉ／Ｏ₁ 、／Ｉ／Ｏ₁ として入力される２ビットの
二値データを、図１６（ｂ）に示す真理値表のように、
３組の２値データに変換して３組のデータ線対ＤＱｋ、
／ＤＱｋに出力する。そして、セルデータを読み出した
時のセンスアンプによる比較増幅時に、分割された状態
の各センスアンプ領域３２ｋにおいてカラム選択線ＣＳ
Ｌを活性化することによってカラム選択ゲートＣＧをオ
ン状態にし、データ線対ＤＱｋ、／ＤＱｋから各センス
アンプ領域３２ｋにおける対応するビット線対（ＢＬ0
、／ＢＬ0 ）、（ＢＬ1 、／ＢＬ1 ）、（ＢＬ2 、／
ＢＬ2 ）に所望のデータを書き込み、後は前記再書込み
動作と同じ要領でメモリセル領域のビット線に多値電位
を供給すれば良い。

【０２２２】上記第４実施例のＦＲＡＭにおいては、四
値データの読み出し／書き込みが可能になる。そして、
読み出しに際してプレート電圧を０Ｖに保持するので、
再書込みあるいは書き込みに際してＦＲＡＭの強誘電体
キャパシタの両端間に加わる電圧（Ｖ_PL−Ｖ_SN）の絶対
値は四値データに応じた電位（最大でＶCC）になる。

【０２２３】従ってキャパシタに蓄積される電荷量が十
分に得られることになり、メモリセルデータの読み出し
感度が良好になり、キャパシタに蓄積される電荷量がリ
ラクゼーションや分極疲労により減少した場合でもメモ
リセルデータの読み出しを正確に行うことが可能にな
り、読み出し／書き込み特性に優れたＦＲＡＭを実現す
ることが可能になる。

【０２２４】また、第４実施例のＦＲＡＭにおいては、
“1/3”、“2/3”、“１”データが記憶されている場合
に、キャパシタＣとスイッチ用トランジスタＱとの接続
ノードの電圧Ｖ_SNが電流リークにより記憶データに応じ
た電位に遷移したとしても、スイッチ用トランジスタＱ
をオフ状態にしたときのプレート電位Ｖ_PLがＶCC／２で
なく０Ｖにされているため、キャパシタの分極が反転す
ることはない。従って、ＤＲＡＭセルのようなあるサイ
クルでのリフレッシュ動作は不要であり、使い勝手が悪
くなることはない。

【０２２５】＜第５実施例＞（図１９、図２０） 第５実施例は、前記第４実施例と同じ構成であるが、メ
モリセルからビット線に信号電荷を読み出す際に、プレ
ート電位Ｖ_PLを０Ｖより低い値まで下降させるようにク
ロッキングさせる点が異なり、その他は同じである。

【０２２６】図１９は、第５実施例に係る図１３の多値
ＦＲＡＭにおける四値データの読み出し／書き込み動作
の電圧波形を示すタイミングチャートである。ここで、
選択プレート線の電圧Ｖ_PLは、０Ｖと−ＶCCと０Ｖと＋
ＶCCと０Ｖの間を変化することに注意すべきである。

【０２２７】図２０（ａ）乃至（ｄ）は、第５実施例に
係る四値データの読み出し／書き込み動作に伴うビット
線電位とＦＲＡＭセルの強誘電体キャパシタのヒステリ
シス曲線の関係を説明するために示す図である。

【０２２８】次に、第５実施例におけるメモリセルから
の四値データの読み出し／書き込み動作について、図１
９のタイミングチャート、図２０（ａ）乃至（ｄ）のヒ
ステリシス曲線を参照しながら説明する。

【０２２９】(1) 待機状態では、信号ＥＱＬが活性状態
（本例では論理レベル“１”、ＶCC）であり、プリチャ
ージ・イコライズ回路部ＥＱＡがオン状態であり、メモ
リセル領域３０のビット線対ＢＬ、／ＢＬの電位がＶSS
に設定されている。

【０２３０】また、ビット線プリチャージ信号Ｖprが非
活性状態（本例では論理レベル“１”、ＶCC）であり、
プリチャージ用トランジスタＱＰはオフ状態である。

【０２３１】読み出し／書き込み動作の開始に際して、
まず、信号ＥＱＬを非活性状態（０Ｖ）にしてプリチャ
ージ・イコライズ回路部ＥＱＡをオフにし、メモリセル
領域３０のビット線対ＢＬ、／ＢＬのイコライズを解除
する。

【０２３２】(2) 次に、信号Ｖprを活性状態（０Ｖ）に
してプリチャージ用トランジスタＱＰをオンにし、各セ
ンスアンプ領域３２ｋのビット線対ＢＬｋ、／ＢＬｋの
電位をＶCCにプリチャージし、メモリセル領域のビット
線対ＢＬ、／ＢＬをＶCC−Ｖthにプリチャージする。こ
こで、−Ｖthは電荷転送素子ＱＴのゲートに印加されて
いる制御クロック信号φｔがＶCCの時の電荷転送素子Ｑ
Ｔによる閾値落ちである。

【０２３３】なお、この時、前記３対のセンスアンプ領
域分割用トランジスタＱＳはそれぞれオン状態に制御さ
れている。

【０２３４】(3) 次に、プリチャージ用トランジスタＱ
Ｐをオフに戻した後、選択ワード線（例えばＷＬ０）の
電位Ｖ_WLをＶppに立ち上げ、引き続いて、選択プレート
線（本例ではＰＬ０）の電位Ｖ_PLを０Ｖから−ＶCCまで
下降させる。

【０２３５】上記ワード線電位Ｖ_WLの立ち上げにより、
選択ワード線に接続されている選択セルのスイッチ用ト
ランジスタＱがオン状態（閾値落ちはない）になり、選
択セルが接続されているメモリセル領域３０のビット線
ＢＬから選択セルの強誘電体キャパシタＣのストレージ
ノードに電荷が流れ込む。

【０２３６】ここで、強誘電体キャパシタＣから"0"
、"1/3" 、"2/3" 、"1" のデータが読み出された時の
セルキャパシタＣのストレージノードとメモリセル領域
３０のビット線ＢＬの電位Ｖ₀ 、Ｖ_1/3 、Ｖ_2/3 、Ｖ₁
は、 Ｖ₀ ＜Ｖ_1/3 ＜Ｖ_2/3 ＜Ｖ₁ ＜ＶCC−Ｖth である。また、前記したようにメモリセル領域３０のビ
ット線ＢＬの電位がＶCC−Ｖthから下降すると、電荷転
送素子ＱＴがオンし、センスアンプ領域３３２〜３２０
のビット線ＢＬ2 、ＢＬ1 、ＢＬ0 からメモリセル領域
３０のビット線ＢＬに向かって電荷が流出し、 "0"、"1
/3" 、"2/3" 、"1" のデータが読み出された時のセンス
アンプ領域３２０〜３２２のビット線ＢＬ0 、ＢＬ1 、
ＢＬ2 側の電位はＶ_s0 、Ｖ_s1/3、Ｖ_s2/3、Ｖ_s1にな
る。

【０２３７】この時点では、"0" 読み、"1/3" 読み、"2
/3" 読み、"1" 読み分極は、それぞれ対応して図２０
（ａ）乃至（ｄ）に示すヒステリシス曲線において e点
である。

【０２３８】(4) 前記したようなセンスアンプ領域３３
２〜３２０からメモリセル領域３０への電荷の流出の過
程が終了した後、前記電荷転送素子ＱＴをオフにしてメ
モリセル領域３０からセンスアンプ領域３２０〜３２２
を切り離し、また、前記３対のセンスアンプ領域分割用
トランジスタＱＳをオフにして３個のセンスアンプ領域
３２ｋの各ビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）を切り離す。

【０２３９】(5) 次に、プレート線電位Ｖ_PLを０Ｖに戻
すとともに、各センスアンプ領域３２ｋのビット線／Ｂ
Ｌ0 、／ＢＬ1 、／ＢＬ2 側に接続されているダミーセ
ルに対応するダミーワード線（本例では／ＤＷＬ）の電
位Ｖ_DWL を立ち上げ、選択ダミーセルから参照電荷を読
み出す。

【０２４０】ここで、各センスアンプ領域３２ｋにおい
てビット線／ＢＬ0 、／ＢＬ1 、／ＢＬ2 に読み出す参
照電位Ｖrefkは全て異なっている。

【０２４１】即ち、各センスアンプ領域３２ｋにおける
参照電位refkは、 k=0 : （Ｖ_s0 ＋Ｖ_s1/3）／２ k=1 : （Ｖ_s1/3＋Ｖ_s2/3）／２ k=2 : （Ｖ_s2/3＋Ｖ_s1）／２ となるように設定されている。

【０２４２】(6) 次に、前記３対のセンスアンプ領域分
割用トランジスタＱＳにより分割されている各センスア
ンプ領域３２ｋのセンスアンプＳ／Ａを起動して比較増
幅を行う。この結果、３組のセンスアンプＳ／Ａは、選
択セルから読み出されていた１組の四値のデータを３組
の二値データに変換したことになる。

【０２４３】次に、上記分割された状態の各センスアン
プ領域３２ｋにおいて、カラム選択線ＣＳＬを活性化
（ＶCC）することによってカラム選択ゲートＣＧをオン
状態にして対応するデータ線対ＤＱｋ、／ＤＱｋにビッ
ト線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1 、／ＢＬ1 ）、
（ＢＬ2 、／ＢＬ2 ）のデータを転送する。

【０２４４】この３対のデータ線対ＤＱｋ、／ＤＱｋの
データは、図１５（ａ）に示す３ビット／２ビットデー
タ変換回路によって、図１５（ｂ）に示すように２ビッ
トの二値データに変換され、２組の入出力データＩ／Ｏ
₀ 、／Ｉ／Ｏ₀ 、Ｉ／Ｏ₁ 、／Ｉ／Ｏ₁ として出力され
る。

【０２４５】(7) 次に、再書込み電位供給回路により、
再書込み供給電位線１１を通じてメモリセル領域３０の
ビット線対ＢＬに再書込み電位を与える。この後、プレ
ート電位Ｖ_PLを＋ＶCCに昇圧した後に元の０Ｖに戻し、
続いて、ワード線電位Ｖ_WLおよびダミーワード線電位Ｖ
_DWL を元の０Ｖに戻し、センスアンプＳ／Ａを非活性状
態にすれば、メモリセルに再書込みを行ったことにな
る。この後、電荷転送素子ＱＴをオンにするとともにメ
モリセル分割用トランジスタＱＳをオンにし、プリチャ
ージ・イコライズ回路部ＥＱＡをオンにして待機状態に
設定する。

【０２４６】以下、読み出されたデータが"0","1/3","2
/3""1"の場合について具体的な手順を述べていく。

【０２４７】(8-1) 信号電荷として"0" が読み出され
た場合は、各センスアンプ領域３２ｋにおいて、センス
アンプＳ／Ａによる比較増幅の後にビット線ＢＬ0 、Ｂ
Ｌ1、ＢＬ2 側が"0" となる。この時点で、カラム選択
線ＣＳＬを活性化し、データ線対（ＤＱ0 、／ＤＱ0
）、（ＤＱ1 、／ＤＱ1 ）、（ＤＱ2 、／ＤＱ2 ）に
対応してデータ(0,1),(0,1),(0,1) を出力する。

【０２４８】この後、図１５（ａ）に示すデータ変換回
路によって２ビットの二値データに変換し、２組の入出
力データ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ
／Ｏ₁ ）として(0,1),(0,1) をチップ外部に出力する。

【０２４９】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０２５０】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(0,
1),(0,1),(0,1) になっているので、再書込み電位選択
ゲート用トランジスタＴr4、Ｔr7、Ｔr10がオフし、Ｔr
2がオンするので、トランジスタＴr1，Ｔr2,Ｔr3を通じ
てメモリセル領域３０のビット線ＢＬにはＶSS（＝０
Ｖ）が供給されることになる。この時点では、メモリセ
ルＭ／Ｃの分極は、図２０（ａ）に示すヒステリシス曲
線においてd 点である。

【０２５１】この後、プレート電位Ｖ_PLをＶCCにするこ
とにより、メモリセルの分極は、図２０（ａ）に示すヒ
ステリシス曲線において f点に移る。この後、プレート
電位Ｖ_PLを元の０Ｖに戻すことにより、メモリセルの分
極は、図２０（ａ）に示すヒステリシス曲線において a
点に移る。

【０２５２】続いて、ワード線電位Ｖ_WLおよびダミーワ
ード線電位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ／
Ａを非活性状態にすれば、メモリセルにデータ"0" が分
極量として再書込みされたことになる。

【０２５３】(8-2) 信号電荷として"1/3" が読み出さ
れた場合は、k=0 のセンスアンプ領域３２０においては
ビット線ＢＬ0 側が"1" に、k=1,2 のセンスアンプ領域
３２１、３２２においてはビット線ＢＬ1 、ＢＬ2 側
が"0" となる。

【０２５４】この時点で、カラム選択線ＣＳＬを活性化
し、データ線対（ＤＱ0 、／ＤＱ0）、（ＤＱ1 、／Ｄ
Ｑ1 ）、（ＤＱ2 、／ＤＱ2 ）に対応してデータ(1,0),
(0,1),(0,1) を出力する。

【０２５５】この後、図１５（ａ）に示すデータ変換回
路によって２ビットの二値データに変換し、２組の入出
力データ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ
／Ｏ₁ ）として(1,0),(0,1) をチップ外部に出力する。

【０２５６】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０２５７】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(1,
0),(0,1),(0,1) になっているので、再書込み電位選択
ゲート用トランジスタＴr2、Ｔr7,Ｔr10がオフし、Ｔr
4、Ｔr5がオンするので、トランジスタＴr4,Ｔr5,Ｔr6
を通じてメモリセル領域３０のビット線ＢＬにはＶCC／
３が供給されることになる。この時点では、メモリセル
の分極は、図２０（ｂ）に示すヒステリシス曲線におい
て h点である。

【０２５８】この後、プレート電位Ｖ_PLをＶCCにするこ
とにより、メモリセルの分極は、図２０（ｂ）に示すヒ
ステリシス曲線において i点に移る。この後、プレート
電位Ｖ_PLを元の０Ｖに戻すことにより、メモリセルの分
極は、図２０（ｂ）に示すヒステリシス曲線において k
点に移る。

【０２５９】続いて、ワード線電位Ｖ_WLおよびダミーワ
ード線電位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ／
Ａを非活性状態にすれば、メモリセルに多値データ(b
点) が分極量として再書込みされたことになる。

【０２６０】(8-3) 信号電荷として"2/3" が読み出さ
れた場合は、k=0,1 のセンスアンプ領域３２０、３２１
においてはビット線ＢＬ0 、ＢＬ1 側が"1" に、k=2 の
センスアンプ領域３２２においてはビット線ＢＬ2 側
が"0" となる。

【０２６１】この時点で、カラム選択線ＣＳＬを活性化
し、データ線対（ＤＱ0 、／ＤＱ0）、（ＤＱ1 、／Ｄ
Ｑ1 ）、（ＤＱ2 、／ＤＱ2 ）に対応してデータ(1,0),
(1,0),(0,1) を出力する。

【０２６２】この後、図１５（ａ）に示すデータ変換回
路によって２ビットの二値データに変換し、２組の入出
力データ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ
／Ｏ₁ ）として(0,1),(1,0) をチップ外部に出力する。

【０２６３】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０２６４】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(1,
0),(1,0),(0,1) になっているので、再書込み電位選択
ゲート用トランジスタＴr2,Ｔr5,Ｔr10がオフし、Ｔr7,
Ｔr8がオンするので、トランジスタＴr7,Ｔr8,Ｔr9を通
じてメモリセル領域３０のビット線ＢＬには２ＶCC／３
が供給されることになる。この時点では、メモリセルの
分極は、図２０（ｃ）に示すヒステリシス曲線において
g点である。

【０２６５】この後、プレート電位Ｖ_PLをＶCCにするこ
とにより、メモリセルの分極は、図２０（ｃ）に示すヒ
ステリシス曲線において j点に移る。この後、プレート
電位Ｖ_PLを元の０Ｖに戻すことにより、メモリセルの分
極は、図２０（ｃ）に示すヒステリシス曲線において l
点に移る。

【０２６６】続いて、ワード線電位Ｖ_WLおよびダミーワ
ード線電位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ／
Ａを非活性状態にすれば、メモリセルに多値データ(c
点) が分極量として再書込みされたことになる。

【０２６７】(8-4) 信号電荷として"1" が読み出され
た場合は、各センスアンプ領域３２ｋにおいて、センス
アンプＳ／Ａによる比較増幅の後にビット線ＢＬ0 、Ｂ
Ｌ1、ＢＬ2 側が"1" となる。この時点で、カラム選択
線ＣＳＬを活性化し、データ線対（ＤＱ0 、／ＤＱ0
）、（ＤＱ1 、／ＤＱ1 ）、（ＤＱ2 、／ＤＱ2 ）に
対応してデータ(1,0),(1,0),(1,0) を出力する。

【０２６８】この後、図１５（ａ）に示すデータ変換回
路によって２ビットの二値データに変換し、２組の入出
力データ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ
／Ｏ₁ ）として(1,0),(1,0) をチップ外部に出力する。

【０２６９】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０２７０】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(1,
0),(1,0),(1,0) になっているので、再書込み電位選択
ゲート用トランジスタＴr2、Ｔr5、Ｔr8がオフし、Ｔr1
0 がオンするので、トランジスタＴr10、Ｔr11を通じて
メモリセル領域３０のビット線ＢＬにはＶCCが供給され
ることになる。この時点では、メモリセルの分極は、図
２０（ｄ）に示すヒステリシス曲線において e点であ
る。

【０２７１】この後、プレート電位Ｖ_PLをＶCCにするこ
とにより、メモリセルの分極は、図２０（ｄ）に示すヒ
ステリシス曲線において d点に移る。この後、プレート
電位Ｖ_PLを元の０Ｖに戻すことにより、メモリセルの分
極は、図２０（ｄ）に示すヒステリシス曲線において e
点に移る。

【０２７２】続いて、ワード線電位Ｖ_WLおよびダミーワ
ード線電位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ／
Ａを非活性状態にすれば、メモリセルに多値データ(d
点) が分極量として再書込みされたことになる。

【０２７３】ここではデータの再書込み動作を説明した
が、チップ外部から入力するデータを書き込む場合は、
図１６（ａ）に示す２ビット／３ビットデータ変換回路
にチップ外部から２組の入出力データ／Ｏ₀ 、／Ｉ／Ｏ
₀ 、Ｉ／Ｏ₁ 、／Ｉ／Ｏ₁ として入力される２ビットの
二値データを３組の２値データに変換して３組のデータ
線対ＤＱｋ、／ＤＱｋに出力する。そして、セルデータ
を読み出した時のセンスアンプによる比較増幅時に、分
割された状態の各センスアンプ領域３２ｋにおいてカラ
ム選択線ＣＳＬを活性化することによってカラム選択ゲ
ートＣＧをオン状態にし、データ線対ＤＱｋ、／ＤＱｋ
から各センスアンプ領域３２ｋにおける対応するビット
線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1 、／ＢＬ1 ）、
（ＢＬ2 、／ＢＬ2 ）に所望のデータを書き込み、後は
前記再書込み動作と同じ要領でメモリセル領域のビット
線対ＢＬ、／ＢＬに多値電位を供給すれば良い。

【０２７４】上記第５実施例では、読み出し時にプレー
ト電圧Ｖ_PLを０Ｖから−ＶCCまで下げるように変化させ
ることによって、前記第４実施例と比較してビット線Ｂ
Ｌに一層多くの電荷を読み出すことができる。

【０２７５】＜第６実施例＞（図２１、図２２） 第６実施例は、前記第４実施例と同じ構成であるが、メ
モリセルからビット線に信号電荷を読み出し、電荷転送
素子ＱＴをオフにしてセンスアンプＳ／Ａによる比較増
幅を行った後に、オフ状態にしていた電荷転送素子ＱＴ
およびセンスアンプ領域分割用トランジスタＱＳをオン
にして、各センスアンプ領域３２ｋの活性化していたセ
ンスアンプをメモリセル領域３０のビット線対ＢＬ、／
ＢＬと接続する間に、プレート線電圧Ｖ_PLを０Ｖに戻さ
ずに−ＶCCのままにしておく点が異なり、その他は同じ
である。

【０２７６】図２１は、第６実施例に係る図１３の多値
ＦＲＡＭにおける四値データの読み出し／書き込み動作
の電圧波形を示すタイミングチャートである。ここで、
選択プレート線の電圧Ｖ_PLは、０Ｖと−ＶCCと＋ＶCCと
０Ｖの間を変化することに注意すべきである。

【０２７７】図２２（ａ）乃至（ｄ）は、第６実施例に
係る四値データの読み出し／書き込み動作に伴うビット
線電位とＦＲＡＭセルの強誘電体キャパシタのヒステリ
シス曲線を説明するために示す図である。

【０２７８】次に、第６実施例におけるメモリセルから
の四値データの読み出し／書き込み動作について、図２
１のタイミングチャート、図２２（ａ）乃至（ｄ）のヒ
ステリシス曲線を参照しながら説明する。

【０２７９】待機状態から読み出し／書き込み動作を開
始し、前記したようなセンスアンプ領域３２２〜３２０
からメモリセル領域３０への電荷の流出の過程が終了す
るまでのプロセスは、前記第５実施例における(1) 乃至
(3) のプロセスと同じである。

【０２８０】この時、強誘電体キャパシタＣから"0"
、"1/3" 、"2/3" 、"1" のデータが読み出された時の
セルキャパシタＣのストレージノードとメモリセル領域
３０のビット線ＢＬの電位Ｖ₀ 、Ｖ_1/3 、Ｖ_2/3 、Ｖ₁
は、 Ｖ₀ ＜Ｖ_1/3 ＜Ｖ_2/3 ＜Ｖ₁ ＜ＶCC−Ｖth である。また、前記したようにメモリセル領域３０のビ
ット線ＢＬの電位がＶCC−Ｖthから下降すると、電荷転
送素子ＱＴがオンし、センスアンプ領域３２２、３２
１、３２０のビット線ＢＬ2 、ＢＬ1 、ＢＬ0 からメモ
リセル領域３０のビット線ＢＬに向かって電荷が流出
し、 "0"、"1/3" 、"2/3" 、"1" のデータが読み出され
た時の各センスアンプ領域のビット線ＢＬ0 、ＢＬ1 、
ＢＬ2 側の電位はＶ_s0 、Ｖ_s1/3、Ｖ_s2/3、Ｖ_s1にな
る。

【０２８１】この時点では、"0" 読み、"1/3" 読み、"2
/3" 読み、"1" 読み分極は、それぞれ対応して図２２
（ａ）乃至（ｄ）に示すヒステリシス曲線において e点
である。

【０２８２】(4) 前記したようなセンスアンプ領域３２
２〜３２０からメモリセル領域３０への電荷の流出の過
程が終了した後、前記電荷転送素子ＱＴをオフにしてメ
モリセル領域３０とセンスアンプ領域３２ｋとを切り離
し、また、前記３対のセンスアンプ領域分割用トランジ
スタＱＳをオフにして３個のセンスアンプ領域３２ｋの
各ビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1 、／ＢＬ
1 ）、（ＢＬ2 、／ＢＬ2 ）を切り離す。

【０２８３】(5) 次に、プレート電極を０Ｖに戻さずに
−ＶCCのままで、各センスアンプ領域３２ｋのビット線
／ＢＬ0 、／ＢＬ1 、／ＢＬ2 側に接続されているダミ
ーセルに対応するダミーワード線（本例では／ＤＷＬ）
の電位Ｖ_DWL を立ち上げ、選択ダミーセルから参照電荷
を読み出す。

【０２８４】ここで、各センスアンプ領域３２ｋにおい
てビット線／ＢＬ0 、／ＢＬ1 、／ＢＬ2 に読み出す参
照電位Ｖrefkは全て異なっている。

【０２８５】即ち、各センスアンプ領域３２ｋにおける
参照電位Ｖrefkは、 k=0 : （Ｖ_s0 ＋Ｖ_s1/3）／２ k=1 : （Ｖ_s1/3＋Ｖ_s2/3）／２ k=2 : （Ｖ_s2/3＋Ｖ_s1）／２ となるように設定されている。

【０２８６】この時点では、"0" 読み、"1/3" 読み、"2
/3" 読み、"1" 読み分極は、全て e点である。

【０２８７】(6) 次に、前記３対のセンスアンプ領域分
割用トランジスタＱＳにより分割されている各センスア
ンプ領域３２ｋのセンスアンプＳ／Ａを起動して比較増
幅を行う。この結果、３組のセンスアンプＳ／Ａは、選
択セルから読み出されていた１組の四値のデータを３組
の二値データに変換したことになる。

【０２８８】次に、上記分割された状態の各センスアン
プ領域３２ｋにおいて、カラム選択線ＣＳＬを活性化
（ＶCC）することによってカラム選択ゲートＣＧをオン
状態にして対応するデータ線対ＤＱｋ、／ＤＱｋにビッ
ト線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1 、／ＢＬ1 ）、
（ＢＬ2 、／ＢＬ2 ）のデータを転送する。

【０２８９】この３対のデータ線対ＤＱｋ、／ＤＱｋの
データは、図１５（ａ）に示す３ビット／２ビットデー
タ変換回路によって、図１５（ｂ）に示すように、２ビ
ットの二値データに変換され、２組の入出力データＩ／
Ｏ₀ 、／Ｉ／Ｏ₀ 、Ｉ／Ｏ₁、／Ｉ／Ｏ₁ として出力さ
れる。

【０２９０】(7) 次に、再書込み電位供給回路により、
再書込み供給電位線１１を通じてメモリセル領域３０の
ビット線対ＢＬに再書込み電位を与える。この後、プレ
ート電位Ｖ_PLを＋ＶCCに昇圧した後に０Ｖに戻し、続い
て、ワード線電位Ｖ_WLおよびダミーワード線電位Ｖ_DWL
を元の０Ｖに戻し、センスアンプＳ／Ａを非活性状態に
すれば、メモリセルに再書込みを行ったことになる。こ
の後、電荷転送素子ＱＴをオンにするとともにメモリセ
ル分割用トランジスタをオンにし、プリチャージ・イコ
ライズ回路部ＥＱＡをオンにして待機状態に設定する。

【０２９１】以下、読み出されたデータが"0","1/3","2
/3","1" の場合について具体的な手順を述べていく。

【０２９２】(8-1) 信号電荷として"0" が読み出され
た場合は、各センスアンプ領域３２ｋにおいて、センス
アンプＳ／Ａによる比較増幅の後にビット線ＢＬ0 、Ｂ
Ｌ1、ＢＬ2 側が"0" となる。この時点で、カラム選択
線ＣＳＬを活性化し、データ線対（ＤＱ0 、／ＤＱ0
）、（ＤＱ1 、／ＤＱ1 ）、（ＤＱ2 、／ＤＱ2 ）に
対応してデータ(0,1),(0,1),(0,1) を出力する。

【０２９３】この後、図１５（ａ）に示すデータ変換回
路によって２ビットの二値データに変換し、２組の入出
力データ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ
／Ｏ₁ ）として(0,1),(0,1) をチップ外部に出力する。

【０２９４】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０２９５】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(0,
1),(0,1),(0,1) になっているので、再書込み電位選択
ゲート用トランジスタＴr4、Ｔr7,Ｔr10がオフし、Ｔr2
がオンするので、トランジスタＴr1、Ｔr2、Ｔr3を通じ
てメモリセル領域３０のビット線ＢＬにはＶSS（＝０
Ｖ）が供給されることになる。この時点では、メモリセ
ルの分極は、図２２（ａ）に示すヒステリシス曲線にお
いて e点である。

【０２９６】この後、プレート電位Ｖ_PLをＶCCにするこ
とにより、メモリセルの分極は、図２２（ａ）に示すヒ
ステリシス曲線において f点に移る。この後、プレート
電位Ｖ_PLを元の０Ｖに戻すことにより、メモリセルの分
極は、図２２（ａ）に示すヒステリシス曲線において a
点に移る。

【０２９７】続いて、ワード線電位Ｖ_WLおよびダミーワ
ード線電位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ／
Ａを非活性状態にすれば、メモリセルにデータ"0" が分
極量として再書込みされたことになる。

【０２９８】(8-2) 信号電荷として"1/3" が読み出さ
れた場合は、k=0 のセンスアンプ領域３２０においては
ビット線ＢＬ0 側が"1" に、k=1,2 のセンスアンプ領域
３２１、３２２においてはビット線ＢＬ1 、ＢＬ2 側
が"0" となる。

【０２９９】この時点で、カラム選択線ＣＳＬを活性化
し、データ線対（ＤＱ0 、／ＤＱ0）、（ＤＱ1 、／Ｄ
Ｑ1 ）、（ＤＱ2 、／ＤＱ2 ）に対応してデータ(1,0),
(0,1),(0,1) を出力する。

【０３００】この後、図１５（ａ）に示すデータ変換回
路によって２ビットの二値データに変換し、２組の入出
力データ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ
／Ｏ₁ ）として(1,0),(0,1) をチップ外部に出力する。

【０３０１】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０３０２】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(1,
0),(0,1),(0,1) になっているので、再書込み電位選択
ゲート用トランジスタＴr2、Ｔr7,Ｔr10がオフし、Ｔr
4,Ｔr5がオンするので、トランジスタＴr4、Ｔr5,Ｔr6
を通じてメモリセル領域３０のビット線ＢＬにはＶCC／
３が供給されることになる。この時点では、メモリセル
の分極は、図２２（ｂ）に示すヒステリシス曲線におい
て m点である。

【０３０３】この後、プレート電位Ｖ_PLをＶCCにするこ
とにより、メモリセルの分極は、図２２（ｂ）に示すヒ
ステリシス曲線において i点に移る。この後、プレート
電位Ｖ_PLを元の０Ｖに戻すことにより、メモリセルの分
極は、図２２（ｂ）に示すヒステリシス曲線において k
点に移る。

【０３０４】続いて、ワード線電位Ｖ_WLおよびダミーワ
ード線電位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ／
Ａを非活性状態にすれば、メモリセルに多値データ(b
点) が分極量として再書込みされたことになる。

【０３０５】(8-3) 信号電荷として"2/3" が読み出さ
れた場合は、k=0,1 のセンスアンプ領域３２０、３２１
においてはビット線ＢＬ0 、ＢＬ1 側が"1" に、k=2 の
センスアンプ領域３２２においてはビット線ＢＬ2 側
が"0" となる。

【０３０６】この時点で、カラム選択線ＣＳＬを活性化
し、データ線対（ＤＱ0 、／ＤＱ0）、（ＤＱ1 、／Ｄ
Ｑ1 ）、（ＤＱ2 、／ＤＱ2 ）に対応してデータ(1,0),
(1,0),(0,1) を出力する。

【０３０７】この後、図１５（ａ）に示すデータ変換回
路によって２ビットの二値データに変換し、２組の入出
力データ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ
／Ｏ₁ ）として(0,1),(1,0) をチップ外部に出力する。

【０３０８】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０３０９】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(1,
0),(1,0),(0,1) になっているので、再書込み電位選択
ゲート用トランジスタＴr2，Ｔr5,Ｔr10がオフし、Ｔr
7,Ｔr8がオンするので、トランジスタＴr7，Ｔr8,Ｔr9
を通じてメモリセル領域３０のビット線ＢＬには２ＶCC
／３が供給されることになる。この時点では、メモリセ
ルの分極は、図２２（ｃ）に示すヒステリシス曲線にお
いて n点である。

【０３１０】この後、プレート電位Ｖ_PLをＶCCにするこ
とにより、メモリセルの分極は、図２２（ｃ）に示すヒ
ステリシス曲線において j点に移る。この後、プレート
電位Ｖ_PLを元の０Ｖに戻すことにより、メモリセルの分
極は、図２２（ｃ）に示すヒステリシス曲線において l
点に移る。

【０３１１】続いて、ワード線電位Ｖ_WLおよびダミーワ
ード線電位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ／
Ａを非活性状態にすれば、メモリセルに多値データ(c
点) が分極量として再書込みされたことになる。

【０３１２】(8-4) 信号電荷として"1" が読み出され
た場合は、各センスアンプ領域３２ｋにおいて、センス
アンプＳ／Ａによる比較増幅の後にビット線ＢＬ0 、Ｂ
Ｌ1、ＢＬ2 側が"1" となる。この時点で、カラム選択
線ＣＳＬを活性化し、データ線対（ＤＱ0 、／ＤＱ0
）、（ＤＱ1 、／ＤＱ1 ）、（ＤＱ2 、／ＤＱ2 ）に
対応してデータ(1,0),(1,0),(1,0) を出力する。

【０３１３】この後、図１５（ａ）に示すデータ変換回
路によって２ビットの二値データに変換し、２組の入出
力データ（Ｉ／Ｏ₀ 、／Ｉ／Ｏ₀ ）、（Ｉ／Ｏ₁ 、／Ｉ
／Ｏ₁ ）として(1,0),(1,0) をチップ外部に出力する。

【０３１４】次に、センスアンプＳ／Ａによる比較増幅
の後、再書込み電位選択ゲート用トランジスタＴr1、Ｔ
r3、Ｔr6、Ｔr9、Ｔr11 を選択し、再書込み電位供給線
１１を通じて再書込みのための多値電位を供給する。

【０３１５】この時、各センスアンプ領域３２ｋにおけ
る対応するビット線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1
、／ＢＬ1 ）、（ＢＬ2 、／ＢＬ2 ）は対応して(1,
0),(1,0),(1,0) になっているので、再書込み電位選択
ゲート用トランジスタＴr2、Ｔr5、Ｔr8がオフし、Ｔr1
0 がオンするので、トランジスタＴr10、Ｔr11を通じて
メモリセル領域３０のビット線ＢＬにはＶCCが供給され
ることになる。この時点では、メモリセルの分極は、図
２２（ｄ）に示すヒステリシス曲線において o点であ
る。

【０３１６】この後、プレート電位Ｖ_PLをＶCCにするこ
とにより、メモリセルの分極は、図２２（ｄ）に示すヒ
ステリシス曲線において d点に移る。この後、プレート
電位Ｖ_PLを元の０Ｖに戻すことにより、メモリセルの分
極は、図２２（ｄ）に示すヒステリシス曲線において e
点に移る。

【０３１７】続いて、ワード線電位Ｖ_WLおよびダミーワ
ード線電位Ｖ_DWL を元の０Ｖに戻し、センスアンプＳ／
Ａを非活性状態にすれば、メモリセルに多値データ(d
点) が分極量として再書込みされたことになる。

【０３１８】ここではデータの再書込み動作を説明した
が、チップ外部から入力するデータを書き込む場合は、
図１６（ａ）に示す２ビット／３ビットデータ変換回路
にチップ外部から２組の入出力データ／Ｏ₀ 、／Ｉ／Ｏ
₀ 、Ｉ／Ｏ₁ 、／Ｉ／Ｏ₁ として入力される２ビットの
二値データを３組の２値データに変換して３組のデータ
線対ＤＱｋ、／ＤＱｋに出力する。そして、セルデータ
を読み出した時のセンスアンプによる比較増幅時に、分
割された状態の各センスアンプ領域３２ｋにおいてカラ
ム選択線ＣＳＬを活性化することによってカラム選択ゲ
ートＣＧをオン状態にし、データ線対ＤＱｋ、／ＤＱｋ
から各センスアンプ領域３２ｋにおける対応するビット
線対（ＢＬ0 、／ＢＬ0 ）、（ＢＬ1 、／ＢＬ1 ）、
（ＢＬ2 、／ＢＬ2 ）に所望のデータを書き込み、後は
前記再書込み動作と同じ要領でメモリセル領域のビット
線対ＢＬ、／ＢＬに多値電位を供給すれば良い。

【０３１９】上記第６実施例では、読み出し時にプレー
ト電圧Ｖ_PLを０Ｖから−ＶCCまで下げた後に＋ＶCCまで
変化させることによって、前記第５実施例のようにプレ
ート電圧Ｖ_PLを一度０Ｖを経由してから＋ＶCCに昇圧す
るのと比較して、高速化が可能である。

【０３２０】なお、本発明のＦＲＡＭにおいては、以下
に記載するような構成を採用することが可能である。

【０３２１】（１）、図１３に示した多値ＦＲＡＭにお
いて、センスアンプ領域中で、メモリセルへの再書き込
みのためにそれぞれ異なるｎ個の電位を供給する電位発
生回路の内で最低の電位を供給するノードとビット線
を、ゲートが最も低い参照電位を持つセンスアンプの片
側のノードに接続されたＰＭＯＳトランジスタを介して
接続する。

【０３２２】（２）、図１３に示した多値ＦＲＡＭにお
いて、センスアンプ領域中で、メモリセルへの再書き込
みのためにそれぞれ異なるｎ個の電位を供給する電位発
生回路の内で最高の電位を供給するノードとビット線
を、ゲートが最も高い参照電位を持つセンスアンプの片
側のノードに接続されたＮＭＯＳトランジスタを介して
接続する。

【０３２３】（３）、前記（２）の多値ＦＲＡＭにおい
て、前記ＮＭＯＳトランジスタとして、閾値が零付近の
Ｉ型トランジスタを用いる。

【０３２４】（４）、図１３に示した多値ＦＲＡＭにお
いて、センスアンプ領域中で、メモリセルへの再書き込
みのためにそれぞれ異なるｎ個の電位を供給する電位発
生回路の内でx 番目(2≦x ≦n-1)の電位を供給するノー
ドとビット線を、ゲートがx-１番目の参照電位を持つセ
ンスアンプの片側のノードに接続されたＮＭＯＳトラン
ジスタとゲートがx 番目の参照電位を持つセンスアンプ
の片側のノードに接続されたＰＭＯＳトランジスタを介
して接続する。

【０３２５】（５）、前記（４）の多値ＦＲＡＭにおい
て、前記(n-1) 個のセンスアンプにおいて、x 番目の参
照電位が入力されているセンスアンプ中のＰＭＯＳトラ
ンジスタは前記x 番目の再書き込み用電位発生回路とビ
ット線を接続するＰＭＯＳトランジスタに近接し、ま
た、このセンスアンプ中のＮＭＯＳトランジスタはx+1
番目の再書き込み用電位発生回路とビット線を接続する
ＮＭＯＳトランジスタに隣接する。

【０３２６】（６）、前記（４）および（５）の多値Ｆ
ＲＡＭにおいて、前記再書き込み電位発生回路とビット
線とを接続するＮＭＯＳトランジスタとして、閾値が零
付近のＩ型トランジスタを用いる。

【０３２７】

【発明の効果】上述したように本発明によれば、二値ま
たは多値の分極量を記憶させたメモリセルから電荷転送
素子を用いて微少な電荷を読み出すことができ、ひいて
は強誘電体キャパシタに蓄積される電荷量がリラクゼー
ションや分極疲労による残留分極量の低下により減少し
た場合でもメモリセルデータの読み出しを正確に行うこ
とが可能で、信頼性に優れ、かつリフレッシュ動作の不
要な強誘電体メモリを実現することができる。

【図面の簡単な説明】

【図１】本発明のＦＲＡＭにおけるＦＲＡＭセルを示す
等価回路図。

【図２】図１のＦＲＡＭセルにおける強誘電体キャパシ
タの電極間電位差と分極量の関係（ヒステリシス曲線を
表す）を示す特性図。

【図３】本発明の第１の実施の形態に係る二値データ記
憶型のＦＲＡＭの主要部の構成を概略的に示す回路図。

【図４】図３中のセンスアンプ領域を取り出して具体例
を示す回路図。

【図５】図３の二値ＦＲＡＭに係る第１実施例における
読み出し／再書込み動作の一例を示すタイミングチャー
ト。

【図６】図５に示した"0" 読み／"1" 読み動作における
ビット線の電位変化と強誘電体キャパシタのヒステリシ
ス曲線との関係を説明するために示す特性図。

【図７】図３に示した第１実施例の変形例１における読
み出し／再書込み動作の一例を示すタイミングチャー
ト。

【図８】図３に示した第１実施例の変形例２における読
み出し／再書込み動作の一例を示すタイミングチャー
ト。

【図９】図３の二値ＦＲＡＭに係る第２実施例における
読み出し／再書込み動作の一例を示すタイミングチャー
ト。

【図１０】図９に示した"0" 読み／"1" 読み動作におけ
るビット線の電位変化と強誘電体キャパシタのヒステリ
シス曲線との関係を説明するために示す特性図。

【図１１】図３の二値ＦＲＡＭに係る第３実施例におけ
る読み出し／再書込み動作の一例を示すタイミングチャ
ート。

【図１２】図１１に示した"0" 読み／"1" 読み動作にお
けるビット線の電位変化と強誘電体キャパシタのヒステ
リシス曲線との関係を説明するために示す特性図。

【図１３】本発明の第２の実施の形態に係る多値データ
記憶型のＦＲＡＭの主要部の構成を概略的に示す回路
図。

【図１４】図１３中のセンスアンプ領域のうちの１個の
一部を取り出して具体例を示す回路図。

【図１５】図１３のＦＲＡＭにおいて３組のデータ線対
ＤＱｋ、／ＤＱｋのデータを二値２ビット形式のＩ／Ｏ
線対データに変換するデータ変換回路の一例を示す回路
図およびその動作を示す真理値表。

【図１６】図１３のＦＲＡＭにおいて二値２ビット形式
で入力したＩ／Ｏ線対データを３組のデータ線対ＤＱ
ｋ、／ＤＱｋのデータに変換するデータ変換回路の一例
を示す回路図およびその動作を示す真理値表。

【図１７】図１３の多値ＦＲＡＭに係る第４実施例にお
ける読み出し／再書込み動作の一例を示すタイミングチ
ャート。

【図１８】図１７に示した"0" 読み／"1/3" 読み／"2/
3" 読み／"1" 読み動作におけるビット線の電位変化と
強誘電体キャパシタのヒステリシス曲線との関係を説明
するために示す特性図。

【図１９】図１３の多値ＦＲＡＭに係る第５実施例にお
ける読み出し／再書込み動作の一例を示すタイミングチ
ャート。

【図２０】図１９に示した"0" 読み／"1/3" 読み／"2/
3" 読み／"1" 読み動作におけるビット線の電位変化と
強誘電体キャパシタのヒステリシス曲線との関係を説明
するために示す特性図。

【図２１】図１３の多値ＦＲＡＭに係る第６実施例にお
ける読み出し／再書込み動作の一例を示すタイミングチ
ャート。

【図２２】図２１に示した"0" 読み／"1/3" 読み／"2/
3" 読み／"1" 読み動作におけるビット線の電位変化と
強誘電体キャパシタのヒステリシス曲線との関係を説明
するために示す特性図。

【符号の説明】

３１…メモリセル（Ｍ／Ｃ）領域、 ３２…センスアンプ（Ｓ／Ａ）領域、 ＱＴ…電荷転送素子用のＮＭＯＳトランジスタ、 Ｍ／Ｃ…１トランジスタＱ・１キャパシタＣ型のメモリ
セル、 ＭＣＡ…メモリセルアレイ、 ＥＱＡ…プリチャージ・イコライズ回路部、 ＤＣＡ…ダミーセル部、 ＷＬｉ（ＷＬ０、ＷＬ１）…ワード線、 ＰＬｉ（ＰＬ０、ＰＬ１）…プレート線、 ＤＷＬ、／ＤＷＬ…ダミーワード線、 Ｑｄ…ダミースイッチ用のＮＭＯＳトランジスタ、 Ｑｃ…ダミーセル基準電位供給用のＮＭＯＳトランジス
タ、 Ｓ／Ａ…センスアンプ、 ＣＧ（ＱＧ）…カラム選択ゲート（ＮＭＯＳトランジス
タ）、 ＱＰ…プリチャージ用のＰＭＯＳトランジスタ、 ＤＱ、／ＤＱ…データ線対。

Claims (26)

【特許請求の範囲】
1. 【請求項１】 強誘電体膜を電極間絶縁膜に用いたキャ
   パシタとスイッチ素子が直列に接続されてなるメモリセ
   ルと、 前記メモリセルのスイッチ素子の一端側のノードに接続
   された第１のビット線と、 前記キャパシタの一端側のプレート電極に接続されたプ
   レート線と、 前記メモリセルから前記第１のビット線に読み出された
   データをセンス増幅するセンスアンプと、 前記第１のビット線を前記メモリセルに接続されている
   メモリセル領域と前記センスアンプに接続されているセ
   ンスアンプ領域とに区分する位置で第１のビット線のメ
   モリセル領域とセンスアンプ領域との間に直列に挿入さ
   れた第１のＮＭＯＳトランジスタからなり、そのゲート
   に印加されるゲート制御信号によって制御され、前記メ
   モリセルから第１のビット線に読み出された信号電位を
   増幅する作用を持つ第１の電荷転送素子と、 前記センスアンプ領域の第１のビット線に接続され、前
   記メモリセルからのデータ読み出し開始時に所定期間だ
   け前記第１のビット線を所定電位にプリチャージする第
   １のプリチャージ回路と、 前記メモリセル領域の第１のビット線に接続され、前記
   メモリセルからのデータ読み出し開始前には前記第１の
   ビット線を接地電位ＶSSにプリチャージしておき、前記
   メモリセルからのデータ読み出し開始時にはプリチャー
   ジを解除する第２のプリチャージ回路とを具備し、 前記プレート線の電位を前記接地電位ＶSS以下、かつ前
   記スイッチ素子をオン状態に制御し、前記メモリセルか
   らメモリセル領域の第１のビット線に読み出された信号
   電位が前記第１のＮＭＯＳトランジスタにより増幅され
   て前記センスアンプ領域の第１のビット線に現われる信
   号電位を前記センスアンプにより参照電位と比較して増
   幅することで前記メモリセルからのデータの読み出しを
   行なうことを特徴とする強誘電体メモリ。
2. 【請求項２】 請求項１記載の強誘電体メモリにおい
   て、 前記プレート線の電位は、前記メモリセルからのデータ
   の読み出し時に一定値に保たれていることを特徴とする
   強誘電体メモリ。
3. 【請求項３】 請求項２記載の強誘電体メモリにおい
   て、 前記一定値は０Ｖであることを特徴とする強誘電体メモ
   リ。
4. 【請求項４】 請求項１記載の強誘電体メモリにおい
   て、 前記プレート線の電位は、前記メモリセルからの読み出
   し時に前記接地電位ＶSSから下降することを特徴とする
   強誘電体メモリ。
5. 【請求項５】 請求項４記載の強誘電体メモリにおい
   て、 前記プレート線の電位は、前記メモリセルからの読み出
   し時に前記接地電位ＶSSから電源電位ＶCCとは逆極性の
   −ＶCCまで下降することを特徴とする強誘電体メモリ。
6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
   強誘電体メモリにおいて、 前記第１のビット線と対をなし、前記第１のプリチャー
   ジ回路に接続されるとともに前記第２のプリチャージ回
   路に接続された第２のビット線と、 前記第２のビット線を前記第１のプリチャージ回路に接
   続された部分と前記第２のプリチャージ回路に接続され
   た部分に区分する位置で第２のビット線に直列に挿入さ
   れ、前記第１のＮＭＯＳトランジスタと同様に制御され
   る第２の電荷転送素子用の第２のＮＭＯＳトランジスタ
   と、 前記第２のビット線に接続された参照電位生成用のダミ
   ーセルをさらに具備し、前記第２のビット線の前記第１
   のプリチャージ回路に接続された部分に前記参照電位を
   発生させることを特徴とする強誘電体メモリ。
7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
   強誘電体メモリにおいて、 前記第１のＮＭＯＳトランジスタのゲート制御信号を第
   １の電位Ｖ1 にして前記電荷転送素子をオン制御した状
   態で前記メモリセル領域の第１のビット線に対するプリ
   チャージを解除し、前記センスアンプ領域の第１のビッ
   ト線を第２の電位Ｖ2 （≧Ｖ1 −Ｖth）（Ｖthは第１の
   ＮＭＯＳトランジスタの閾値）に所定時間プリチャージ
   することによって前記第１のＮＭＯＳトランジスタを通
   じて前記メモリセル領域の第１のビット線の電位をＶ1
   −Ｖthにプリチャージした後、前記メモリセルのスイッ
   チ素子をオン状態にして前記第１のビット線に信号電荷
   を読み出すことを特徴とする強誘電体メモリ。
8. 【請求項８】 請求項７記載の強誘電体メモリにおい
   て、 前記メモリセルのスイッチ素子をオン状態にして前記第
   １のビット線に信号電荷を読み出した時、前記メモリセ
   ル領域の第１のビット線が前記第１のＮＭＯＳトランジ
   スタを通じて充電されて再び前記Ｖ1 −Ｖthの電位にな
   った後、前記センスアンプを起動して比較増幅を行うこ
   とを特徴とする強誘電体メモリ。
9. 【請求項９】 請求項８記載の強誘電体メモリにおい
   て、 前記メモリセル領域の第１のビット線が前記第１のＮＭ
   ＯＳトランジスタを通じて充電されて再び前記Ｖ1 −Ｖ
   thの電位になった後、前記センスアンプを起動して比較
   増幅を行う前に前記第１のＮＭＯＳトランジスタをオフ
   制御することを特徴とする強誘電体メモリ。
10. 【請求項１０】 請求項７記載の強誘電体メモリにおい
    て、 前記センスアンプのセンスマージンをΔＶとすると、前
    記第２のプリチャージ回路によるプリチャージの解除後
    に前記センスアンプ領域のビット線対にΔ以上の電位差
    が生じた段階で、前記メモリセル領域のビット線対が前
    記第１、第２の電荷転送素子用のＮＭＯＳトランジスタ
    を通じて充電されて再びＶ1 −Ｖthになるのを待たず
    に、前記センスアンプを起動して比較増幅を行うことを
    特徴とする強誘電体メモリ。
11. 【請求項１１】 請求項７記載の強誘電体メモリにおい
    て、 前記センスアンプのセンスマージンをΔＶとすると、前
    記メモリセルのスイッチ素子をオン状態にして第１のビ
    ット線に信号電荷を読み出した時、前記センスアンプ領
    域のビット線対にΔＶ以上の電位差が生じた段階で、前
    記メモリセル領域のビット線対が再び電位Ｖ1 −Ｖthの
    電位になるのを待たずに、前記第１、第２のＮＭＯＳト
    ランジスタをオフ状態にした後に前記センスアンプを起
    動して比較増幅を行うことを特徴とする強誘電体メモ
    リ。
12. 【請求項１２】 請求項６乃至１１のいずれか１項に記
    載の強誘電体メモリにおいて、 前記センスアンプの増幅によってセンスアンプ領域のビ
    ット線対のハイレベル側／ローレベル側の電位が対応し
    て第３の電位Ｖ3 ／第４の電位Ｖ4 になるとすると、前
    記センスアンプの増幅後に前記第１、第２のＮＭＯＳト
    ランジスタのゲート制御信号の電位をＶ3 ＋Ｖth以上に
    昇圧することによって前記メモリセル領域のビット線対
    のハイレベル側／ローレベル側の電位を対応してＶ3 ／
    Ｖ4 にすることを特徴とする強誘電体メモリ。
13. 【請求項１３】 請求項１２記載の強誘電体メモリにお
    いて、 前記ハイレベル側の第３の電位Ｖ3 は電源電位ＶCCであ
    り、前記ローレベル側の第４の電位Ｖ4 は接地電位ＶSS
    であることを特徴とする強誘電体メモリ。
14. 【請求項１４】 請求項１乃至１３のいずれか１項に記
    載の強誘電体メモリにおいて、 前記センスアンプを起動した後に、前記プレート線の電
    位を一旦昇圧した後に接地電位ＶSSに下降させ、次に、
    前記メモリセルのスイッチ素子をオフ制御することで、
    前記メモリセルから読み出されたデータの再書込みを行
    なうことを特徴とする強誘電体メモリ。
15. 【請求項１５】 請求項１４記載の強誘電体メモリにお
    いて、 前記プレート線の電位の昇圧電位は電源電位ＶCCである
    ことを特徴とする強誘電体メモリ。
16. 【請求項１６】 強誘電体膜を電極間絶縁膜に用いたキ
    ャパシタとスイッチ素子が直列に接続されてなる三値以
    上のｎ値の多値データを蓄積するメモリセルと、 前記メモリセルのスイッチ素子の一端側のノードに接続
    された第１のビット線と、 前記キャパシタの一端側のプレート電極に接続されたプ
    レート線と、 前記メモリセルから前記第１のビット線に読み出された
    データを相異なる複数の参照電位とそれぞれ比較して増
    幅する複数(n-1) 個のセンスアンプと、 前記第１のビット線を前記メモリセルに接続されている
    メモリセル領域と前記複数のセンスアンプに接続されて
    いるセンスアンプ領域とに区分する位置で第１のビット
    線に直列に挿入された第１のＮＭＯＳトランジスタから
    なり、そのゲートに印加されるゲート制御信号によって
    制御され、前記メモリセルから第１のビット線に読み出
    された信号電位を増幅する作用を持つ第１の電荷転送素
    子と、 前記複数のセンスアンプの相互間で前記第１のビット線
    に直列に挿入され、スイッチ制御されることによって前
    記複数のセンスアンプの接続切り離しを選択的に行うた
    めのセンスアンプ領域分割用スイッチ素子と、 前記センスアンプ領域の第１のビット線に対応して接続
    され、前記メモリセルからのデータ読み出し開始時に所
    定期間だけ前記第１のビット線を所定電位にプリチャー
    ジする第１のプリチャージ回路と、 前記メモリセル領域の第１のビット線に接続され、前記
    メモリセルからのデータ読み出し開始前には前記第１の
    ビット線を接地電位ＶSSにプリチャージしておき、前記
    メモリセルからのデータ読み出し開始時にはプリチャー
    ジを解除する第２のプリチャージ回路とを具備し、 前記プレート線の電位を前記接地電位ＶSS以下、かつ前
    記スイッチ素子をオン状態に制御し、前記メモリセルか
    らメモリセル領域の第１のビット線に読み出された信号
    電位が前記第１のＮＭＯＳトランジスタにより増幅され
    て前記センスアンプ領域の第１のビット線に現われる信
    号電位を前記(n-1) 個のセンスアンプによりそれぞれ相
    異なる複数の参照電位と比較増幅することで前記メモリ
    セルからのｎ値データの読み出しを行なうことを特徴と
    する強誘電体メモリ。
17. 【請求項１７】 請求項１６記載の強誘電体メモリにお
    いて、 前記第１のＮＭＯＳトランジスタを通じてセンスアンプ
    領域に読み出されたｎ値の信号電位をＶk （但し、0 ≦
    k ≦n-1 ，Ｖk ＜Ｖk+1 ）とすると、 前記(n-1) 個のセンスアンプで用いる相異なる参照電位
    Ｖrefa（但し、0 ≦a≦n-2 、Ｖrefa＜Ｖrefa+1）はＶk
    ＜Ｖrefk＜Ｖk+1 であることを特徴とする強誘電体メ
    モリ。
18. 【請求項１８】 請求項１７記載の強誘電体メモリにお
    いて、 前記Ｖrefkは、Ｖrefk＝（Ｖk + Ｖk+1)／２であること
    を特徴とする強誘電体メモリ。
19. 【請求項１９】 請求項１６乃至１８のいずれか１項に
    記載の強誘電体メモリにおいて、 前記第１のビット線と対をなし、前記第１のプリチャー
    ジ回路に接続されるとともに前記第２のプリチャージ回
    路に接続された第２のビット線と、 前記第２のビット線を前記第２のプリチャージ回路に接
    続された部分と前記第１のプリチャージ回路に接続され
    た部分に区分する位置で第２のビット線に直列に挿入さ
    れ、前記第１のＮＭＯＳトランジスタと同様に制御され
    る第２の電荷転送素子用の第２のＮＭＯＳトランジスタ
    と、 前記第２のビット線の前記(n-1) 個のセンスアンプに対
    応して接続された部分にそれぞれ対応して接続された(n
    -1) 個の参照電位生成用のダミーセルをさらに具備し、
    前記(n-1) 個のセンスアンプに対応して接続された第２
    のビット線にそれぞれ対応して前記相異なる参照電位Ｖ
    refaを発生させることを特徴とする強誘電体メモリ。
20. 【請求項２０】 請求項１６乃至１９のいずれか１項に
    記載の強誘電体メモリにおいて、 前記(n-1) 個のセンスアンプによる比較増幅後の二値情
    報をｍ（但し、2^(m-1) ≦ｎ≦2^m ）ビットの二値情報
    に変換してチップ外部に出力する第１のデータ変換回路
    をさらに具備することを特徴とする強誘電体メモリ。
21. 【請求項２１】 請求項１６乃至１９のいずれか１項に
    記載の強誘電体メモリにおいて、 前記チップ外部から入力されたｍ（但し、2^(m-1) ≦ｎ
    ≦2^m ）ビットの二値情報を前記(n-1) 個のセンスアン
    プの二値情報に変換する第２のデータ変換回路をさらに
    具備することを特徴とする強誘電体メモリ。
22. 【請求項２２】 請求項１６乃至２１のいずれか１項に
    記載の強誘電体メモリにおいて、 前記第１のＮＭＯＳトランジスタをオフにした状態で、
    前記第２のプリチャージ回路によりメモリセル領域の第
    １のビット線を接地電位ＶSSにプリチャージした後、前
    記プレート線の電位を一旦昇圧すると共に前記(n-1) 個
    のセンスアンプによる比較増幅に基づき生成したｎ値の
    多値電位をプリチャージの解除されたメモリセル領域の
    第１のビット線に転送した上で、前記プレート線の電位
    を接地電位に下降させ、次に、前記メモリセルのスイッ
    チ素子をオフ制御することで、前記メモリセルから読み
    出されたｎ値データの再書込みを行なうことを特徴とす
    る強誘電体メモリ。
23. 【請求項２３】 請求項２２記載の強誘電体メモリにお
    いて、 前記センスアンプ領域の第１のビット線に読み出された
    ｎ値の信号電位Ｖk （但し、0 ≦k ≦n-1 ，Ｖk ＜Ｖk+
    1 ）に対して、前記メモリセルへの再書込み用に前記メ
    モリセル領域の第１のビット線に転送されるｎ値の多値
    電位をＶ'k（但し、0 ≦k ≦n-1 ，Ｖ'k＜Ｖ'k+1，Ｖk
    ≠Ｖ'k）とすることを特徴とする強誘電体メモリ。
24. 【請求項２４】 請求項２３記載の強誘電体メモリにお
    いて、 前記メモリセルへの再書込みのために前記メモリセル領
    域の第１のビット線に加えられるｎ値の多値電位は、
    Ｖ'k0 ＝ＶSS、Ｖ'n-1＝電源電位ＶCCであることを特徴
    とする強誘電体メモリ。
25. 【請求項２５】 請求項２２乃至２４のいずれか１項に
    記載の強誘電体メモリにおいて、 前記(n-1) 個のセンスアンプは、前記メモリセルから前
    記第１のビット線に読み出された多値の信号電位をそれ
    ぞれ相異なる参照電位と比較増幅すると同時に、前記メ
    モリセルへの再書込みのために相異なるｎ個の再書込み
    電位源と前記センスアンプ領域の第１のビット線とを選
    択的に接続することを特徴とする強誘電体メモリ。
26. 【請求項２６】 請求項６または１９に記載の強誘電体
    メモリにおいて、 前記ダミーセルは、前記第２のビット線に一端が接続さ
    れ、ゲートがダミーワード線に接続されたスイッチ素子
    用のＮＭＯＳトランジスタと、前記スイッチ素子用のＮ
    ＭＯＳトランジスタの他端とダミーセル基準電位との間
    に接続され、前記スイッチ素子用のＮＭＯＳトランジス
    タがオン制御される前の所定期間にゲートがオン制御さ
    れるダミーセル基準電位供給用のＮＭＯＳトランジスタ
    とからなることを特徴とする強誘電体メモリ。