KR100201737B1 - 강유전체 램덤 액세스 메모리 - Google Patents

강유전체 램덤 액세스 메모리 Download PDF

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가네꼬 히사시
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Abstract

본 발명은 강유전체 캐패시터 및 스위칭 트랜지스터로 구성된 메모리 셀을 이용하여 불휘발성 랜덤 액세스 메모리를 제공한다. 메모리는 행 및 열로 배열된 메모리 셀들을 각기 구비하는 두 개의 메모리 블럭을 갖고, 이 메모리 블럭들은 각각 워드라인들, 비트라인들, 플레이트 라인, 감지 증폭기들 및 기준 전압 발생기들을 더 구비한다. 또한, 메모리는, 기입 또는 판독 동작 이전의 천이 기간동안 하나의 메모리 블럭의 플레이트 라인에는 공급전압을 인가하고 다른 메모리 블럭의 플레이트 라인에는 접지 전위를 제공한 다음 두 플레이트 라인을 접속시킴으로써 이 접속된 두 플레이트 라인이 공급전압과 접지전위 사이의 중간 전압을 유지토록 하는 플레이트 라인전압 제어회로를 포함한다. 양의 방향 및 음의 방향으로 반복되는 분극으로 인한 강유전체 물질의 피로를 방지하기 위해, 메모리는 선택적으로 휘발성 모드로 동작될 수 있다.

Description

강유전체 랜덤 액세스 메모리
제1도는 본 발명에서 사용되는 메모리 셀의 회로도.
제2도는 제1도의 메모리 셀 내의 강유전체 캐패시터의 분극과 관련된 히스테리시스의 예시도.
제3도는 본 발명을 구현한 메모리의 회로도.
제4도는 제3도의 메모리가 불휘발성 모드로 동작시의 타이밍도.
제5도는 제3도의 전압제어회로의 변형도.
제6도는 제3도의 메모리가 휘발성 모드로 동작시의 타이밍도.
제7도는 두 개의 강유전체 캐패시터 및 두 개의 트랜지스터를 갖는 공지의 메모리 셀의 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기준 레벨 발생회로 40 : 감지 증폭기
50 : 플레이트 라인전압 제어회로 54, 64 : 전달 게이트
56, 66 : 반전기 70 : 중간 전압 보상회로
100, 200 : 메모리 블럭
[발명의 배경]
본 발명은 강유전체 랜덤 액세스 메모리(ferroelectric Random Access Memory; 이후 부터 강유전체 램 이라 칭함)에 관한 것이다.
강유전체 램을 불휘발성 메모리 셀 즉, 정전시에도 기억 데이타를 그대로 유지하는 메모리 셀의 주요부로서 이용하는 것은 공지된 사실이다. 티탄 지르콘산 납(lead zirconate titanate)(PZT)으로 표시되는 강유전체 램은 비유전률(유전상수)이 매우 높고, 자발적으로 분극하며, 분극 방향의 변화에 따라 분극의 히스테리시스 특성을 갖는다. 강유전체 캐패시터는 한 쌍의 전극평판 사이에 삽입된 강유전체 막을 갖는다.
불휘발성 강유전체 램은 예컨대 미국특허 제4,873,665호, 특개평 1-158691호 공보 및, ISSCC(고체 소자 회로 국제 회의) 예고집(1994년 2월 간행)의 268 내지 269 페이지에 개시되어 있다. 공지된 강유전체 메모리들은 한 개의 강유전체 캐패시터 및 한 개의 전계효과 트랜지스터로 이루어지는 1T/1C 메모리 셀이나. 또는 두 개의 강유전체 캐패시터 및 두 개의 전계 효과 트랜지스터를 구비하는 2T/2C 메모리 셀을 이용한다. 일반적으로, 1T/1C 셀은 집적도를 향상시키는데 바람직하다.
제1도는 강유전체 캐패시터(12) 및 스위칭을 위한 전계효과 트랜지스터(14)를 갖는 1T/1C 메모리 셀(10)을 도시한다. 캐패시터(12)의 한쪽 플레이트(plate)는 트랜지스터(14)의 소스-드레인 경로에 의해 비트라인 BL에 접속되고, 이 캐패시터의 다른쪽 플레이트는 플레이트 라인 PL에 접속된다. 트랜지스터(14)의 게이트 전극은 워드라인 WL에 접속된다.
캐패시터(12)는 두 개의 플레이트 사이에 있는 강유전체물질(도시안됨)의 분극상태에 따라 논리값 1 또는 논리값 0을 기억할 수 있다. 제2도는 캐패시터(12)내 강유전체의 분극과 관련된 히스테리시스 루프를 도시한다. 가로 축은 캐패시터의 두 플레이트 양단에 인가되는 외부 전압 V을 표시하고, 세로축은 두 플레이트 사이의 강유전체의 분극 전하 Q를 표시한다. 강유전체는 히스테리시스 루프의 점 A 및 점 E에서 안정한 상태라고 가정한다. 그러므로, 점 A는 논리 0으로 표시할 수 있고 점 E는 논리 1로 표시할 수 있다. 트랜지스터(14)가 도전하는 동안 캐패시터(12)의 두 플레이트 양단에는 전압 -Ve이 인가되고, 캐패시터에 기억된 전하는 비트라인 BL으로 공급된다. 강유전체가 점 A의 상태이면 전하량은 Q0이고, 강유전체가 점 E의 상태라면 전하량은 Q1이다. 그 결과 비트라인 상에서의 전압 변화는, 다른 비트라인(도시안됨)상에 가해진 기준 전압과의 비교에 의해 감지 증폭기(차동 증폭기)에 의해 검출된다. 기준 전압은 전하 Q1에 의해 비트라인 BL 상에서 나타나는 전압과 전하 Q0에 의해 비트라인 BL 상에서 나타나는 또 다른 전압의 중간 전압이다.
캐패시터(12)에서 비트라인 BL으로 전하 Q1또는 Q0가 이동함으로써, 캐패시터의 분극상태는 제2도의 점 H로 변하고, 이것은 최초에 기억된 데이타가 손실되었음을 의미한다. 손실된 데이타는 캐패시터(12) 양단에 정전압 Ve 또는 OV를 인가함으로써 재생된다.
제7도는 두 개의 강유전체 캐패시터(12, 12') 및 두 개의 트랜지스터(14, 14')를 갖는 2T/2C 메모리 셀(10A)을 도시한다. 캐패시터(12)는 트랜지스터(14)의 소스-드레인 경로를 통해 비트라인 BL1에 접속되고, 캐패시터(12')는 트랜지스터(14')의 소스-드레인 경로를 통해 다른 비트라인 BL2에 접속된다. 워드라인 WL은 두 트랜지스터에 대해 공통이고, 플레이트 라인 PL은 두 캐패시터에 대해 공통이다. 이 메모리 셀에서, 두 개의 캐패시터는 반대 방향으로 분극하도록 되어있다. 예를들어, 캐패시터(12)의 분극상태가 제2도의 점 E인 반면 캐패시터(12')의 분극상태는 점 A이라면, 메모리 셀은 논리 1를 기억하고, 두 캐패시터의 상태가 위와 반대 경우라면 논리 0을 기억한다. 예컨대, 메모리 셀이 논리 1를 기억하는 동안에 두 캐패시터의 플레이트 양단에 -Ve 전압이 인가되며, 캐패시터(12)에서 비트라인 BL1으로 전하 Q1가 공급된다. 그 결과 비트라인 BL1 및 BL2의 전압차가 감지 증폭기에 의해 감지 및 증폭된다. 전하 Q1및 Q0가 비트라인들 BL1 및 BL1로 이동하면, 두 캐패시터(12, 12')의 분극상태는 제2도의 점 H으로 변하고, 이것은 처음에 기억된 데이타의 손실을 의미한다. 손실된 데이타를 재생하기 위해 캐패시터(12, 12')에는 각각 정전압Ve 및 OV가 인가된다.
공지된 강유전체 메모리에서, 기억된 데이타를 읽어내기 위해 액세스된 메모리 셀의 캐패시터의 두 플레이트 양단에는 양의 전압 또는 음의 전압이 교대로 인가되어 데이타를 재생시킨다. 이를 위해, 통상적으로 폴레이트 라인 전위를 저레벨에서 고레벨로 이동시키거나 적당한 클로킹(clocking)을 통해 반전시킨다. 그러나 동작 속도의 개선면에서는 플레이트 라인 전위의 클로킹이 바람직하지 못하다. 강유전체 물질은 큰 유전상수를 가지므로, 강유전체 캐패시터는 대용량 값을 갖는다. 실제, 플레이트 라인은 금속막인데, 이것은 통상 강유전체 물질과의 조화를 위해 금, 백금 또는 루테늄 같은 귀금속으로 형성된다. 이러한 귀금속의 두꺼운 막은 오히려 처리가 어려우므로, 플레이트 라인 막의 두께는 제한을 받는 반면, 플레이트 라인 폭의 증가는 메모리 셀의 고집적도에 대한 요구에 상반한다. 그래서, 플레이트 라인은 비교적 큰 저항값을 갖고, 대용량의 강유전체 캐패시터와 접속되어 비교적 큰 시상수를 갖는다. 그러므로, 플레이트 라인 전위의 클로킹에 필요한 시간 지연이 중요해진다. 게다가 플레이트 라인 전위를 이동시키는데는 비교적 큰 전력이 소비된다.
전술한 단점들을 제거하기 위해, 플레이트 라인 전위를 적당한 레벨로 고정시키는 것이 제안되었다. 예를들면 특개평 2-110895호에는 다음 기술이 제안되어 있다.
플레이트 라인 전위는 저레벨(접지전위)과 고레벨(전압원 레벨) 사이의 중간 전압으로 항상 고정된다. 대기 시간 동안 비트라인들(또는 비트라인 쌍들)은 중간 전압으로 유지된다. 판독동작시, 접근된 메모리 셀용 비트라인(또는 비트라인 쌍)의 전압은 저레벨 또는 고레벨로 이동되어, 캐패시터의 두 플레이트 양단 전압이 -Ve 또는 +Ve로 되고, 그로 인해 분극상태에 대응하는 전하가 캐패시터에서 비트라인으로 이동한다. 역방향 전압을 캐패시터에 인가함으로써 데이타가 재생된 후, 비트라인의 전압은 중간 전압으로 이동된다.
이 경우에서, 공급 전압을 처리하여 중간 전압을 계속 발생시켜 플레이트 라인에 공급하는 것은 필수적이다. 그러므로, 전력 소비가 상당히 증가하는 것은 피할 수 없다.
강유전체 메모리에서, 판독 및/또는 기입 동작은 캐패시터내의 강유전체 물질의 분극 방향을 반전시킨다. 분극방향의 반전이란, 분극상태가 점 F(제2도 참조)에서 점 G로, 또는 점 B에서 점 C로 이동함을 의미한다. 대부분의 공지된 강유전체 캐패시터에서, 캐패시터에서 추출될 수 있는 전하량(제2도에서는 Q1)은 분극 방향의 반전이 무수히 반복될 수록 감소한다. 이 현상은 강유전체 막의 피로(fatigue)라 부른다. 피로가 누적되면, 기억된 데이타는 파괴된다.
강유전체 메모리내의 강유전체의 피로를 방지하기 위해, 분극 방향의 반전을 초래하지 않으면서 전력이 유지되는 상태로 메모리를 동작시키는 것이 가능하다. 이 방법에서, 제1도의 1T/1C 메모리 셀의 캐패시터의 분극상태는 예컨대 점 D에서 논리값 1을 기억하고 점 E에서 논리값 0을 기억한다. 플레이트 라인 전위는 접지전위(또는 공급전압)로 고정되고, 비트라인 BL은 선택적 메모리 셀에 접속되어 있지 않은 상보형 비트라인과 함께 공급전압과 접지 전위 사이의 중간 전압으로 예비 충전(precharge)된다. 트랜지스터(14)는 비트라인의 예비 충전을 중지시킨 후 턴 온 된다. 다음, 기억된 데이타가 논리 1이면 전류는 캐패시터에서 비트라인 BL으로 흐르고, 기억된 데이타가 논리 0이면 전류는 비트라인 BL에서 캐패시터로 흐른다. 비트라인 BL상의 최종 전압 변화는 상보형 비트라인 상의 중간 전압과 비교하여 검출된다. 판독 동작에 의해, 캐패시터의 분극상태는 점 D 또는 E에서 점 C로 옮겨가고, 비트라인 BL의 전압 및 상보형 비트라인의 전압이 공급전압 및 접지전위로 각각 이동한 후 점 D 또는 E의 처음 상태로 회복된다.
이 방법에서, 캐패시터 양단전압들은 항상 특정 방향이다. 그러므로, 강유전체의 분극 방향이 반전되지 않는다. 즉 강유전체 캐패시터는 보통 강유전체 캐패시터처럼 작동하고, 메모리 셀은 종래 DRAM의 메모리 셀과 같은 방식으로 기능한다. 이 방법은 정전시 기억데이타가 파괴되므로 강유전체 메모리 셀을 휘발성 모드로 동작시킨다. 즉, 캐패시터 양단 전압이 영이되면, 분극상태는 원래 상태와 무관한 점 E으로 이동하고, 그러면 논리 1와 논리 0을 식별하는 것이 불가능해진다.
[발명의 개요]
본 발명의 목적은 동작 속도가 빠르고 전력 소비는 적으며 불휘발성 모드로 동작하는 강유전체 램을 제공하는 것이다.
본 발명의 또다른 목적은 동작속도가 빠르고 전력소비는 적으며 강유전체 물질의 피로를 저지하기 위해 불휘발성 모드 및 휘발성 모드로 동작될 수 있는 강유전체 램을 제공하는 것이다.
본 발명에 따른 강유전체 램은 제1 및 제2 메모리 블럭을 포함하고, 상기 제1 및 제2 메모리 블럭은 각각 행 및 열로 배열된 복수의 메모리 셀로 이루어져 있다. 각각의 메모리 셀은 제1 및 제2 전극 플레이트와 이 두 전극 플레이트 사이에 삽입된 강유전체 물질을 구비하는 강유전체 캐패시터 및 상기 캐패시터의 제1 전극 플레이트의 소스 또는 드레인에 접속된 전계효과 트랜지스터로 이루어진다. 또한, 각각의 메모리 셀은 복수의 워드라인, 복수의 비트라인 및 하나의 플레이트 라인을 포함하되, 상기 워드라인 각각은 메모리 셀들의 행을 따라 배열되어 이 행의 복수의 메모리 셀내의 트랜지스터의 게이트와 접속되고, 상기 비트라인 각각은 메모리 셀들의 열을 따라 배열되어 이 열의 복수의 메모리 셀내의 트랜지스터의 드레인 또는 소스와 접속되며, 상기 플레이트 라인은 메모리 블럭의 메모리 셀마다 캐패시터의 제2 전극 플레이트와 접속된다.
더 나아가, 각각의 메모리 셀은 예비 충전 수단, 복수의 감지 증폭기 및 평형 수단을 더 포함하되, 상기 예비 충전 수단은 비트라인을 두 레벨의 이진 데이타에 각각 대응하는 제1 및 제2 전압중 하나로 예비 충전하고, 상기 감지 증폭기 각각은 액세스된 메모리 셀에 의해 비트라인 상에서 나타나는 신호 전압과 기준전압의 차이를 감지하여 이 차 전압을 제1 및 제2 전압 중 하나로 증폭시키며, 상기 평형 수단은 차 전압의 증폭 후 비트라인을 제1 및 제2 전압 사이의 중간 전압으로 잠시 유지한다. 또한 상기 메모리는 플레이트 라인 전압 제어 수단을 더 포함하는데, 이 수단은 대기기간 동안 각 메모리 블럭의 플레이트 라인을 제1 및 제2 전압 중 한 전압으로 유지시키고, 두 메모리 블럭 중 한 블럭의 플레이트 라인의 전압을 상기 제1 및 제2 전압 중 그 나머지 한 전압으로 변화시키며, 동작 기간 이전의 천이 기간동안 두 메모리 블럭의 플레이트 라인을 접속시켜 접속된 플레이트 라인을 전술한 중간 전압으로 유지시키고, 동작 기간 이후의 대기 기간동안 플레이트 라인을 분리시킨다.
본 발명에 따르면, 메모리는 동작 속도가 빨라지고, 플레이트 라인 전위가 전술한 제1 및 제2 전압(대부분의 경우 접지 전위 및 공급 전압) 사이의 중간 전압으로 고정되어 플레이트 라인 전위의 클로킹된 시프트를 피하게 하므로 전력 소비가 적다. 플레이트 라인용 중간 전압은 제1 및 제2 전압으로 각각 유지된 두 개의 플레이트 라인을 접속시킴으로써 발생되므로 전력소비는 더 줄어든다.
메모리는 원칙상 불휘발성이다. 그러나, 캐패시터 내의 강유전체 물질의 피로를 저지하기 위해, 강유전체 물질의 분극 방향을 반전시키지 않으면서 메모리를 휘발성 모드로 동작시키는 보조 제어 수단을 메모리에 제공하는 것은 선택사항이다.
양호한 실시예의 설명
제3도는 본 발명의 실시예로서, 랜덤 액세스 메모리의 주요부를 도시한다. 메모리는 제1 및 제2 메모리 블럭(100 및 200)을 구비하고, 이들 메모리 블럭 각각은 행 및 열로 배열된 적당한 갯수의 메모리 셀(101, 102, 111, 112…)을 포함한다. 메모리 셀들은 제1도에 도시된 1T/1C형이다. 두 개의 메모리 블럭(100 및 200)은 그 구성상 동일하다.
각 행의 메모리 셀에서, 두 개의 인접 위치된 메모리 셀(예컨대 101 및 102)은 메모리 셀 쌍을 구성한다. 즉, 각 메모리 블럭(100,200)의 메모리 셀 어레이는 행 및 열로 배열된 적당한 갯수의 메모리 셀 쌍으로 이루어진다. 편의상, 두 개의 메모리 셀(101, 102)이 제1 및 제2 메모리 셀로 각각 지칭될 것이다. 제2 메모리 셀(102)은 제1 메모리 셀(101)에 반대로 배열되어 있다. 메모리 셀 쌍의 각 행에 대해서는 두 개의 워드라인 WL1 및 WL2이 존재하고, 제1 및 제2 메모리 셀(101, 102)은 액세스 트랜지스터(14)의 게이트에서 워드라인 WL1 및 WL2에 각기 접속된다. 메모리 셀 쌍의 각 열에 대해서는 한 쌍의 비트라인 BL1 및 BL2이 존재하고, 제1 및 제2 메모리 셀(101, 102)은 트랜지스터(14)의 소스 또는 드레인에서 각각 비트라인 BL1 및 BL2에 접속된다. 제1 및 제2 메모리 셀(101, 102) 모두는 캐패시터(12)의 한 전극 플레이트에서 플레이트 라인(제1 메모리 블럭(100)의 PL1, 또는 제2 메모리 블럭(200)의 PL2)에 접속된다. 따라서 메모리 셀 쌍의 제1 및 제2 메모리 셀(101, 102) 중 하나가 선택적으로 접근가능하다.
메모리 셀 쌍의 각 열에 대해 예비 충전 및 평형회로(20)가 존재하는데, 이 회로(20)는 예비 충전 제어신호 PC를 수신하여 두 개의 비트라인 BL1, BL2을 소정전압으로 예비 충전하고, 이때의 소정전압이란 이진 데이타의 고 및 저레벨에 대응하는 제1 및 제2 전압 중 하나이다. 이 실시예에서, 소정전압은 공급전압 Vcc 또는 접지전위이다. 회로(20)는 평형회로를 포함하는데, 이 회로는 커맨드 신호 BLB에 응답하여 두 개의 비트라인 BL1 및 BL2을 접속시키고 비트라인 BL1 및 BL2을 상기 제1 및 제2 전압 사이의 중간 전압으로 유지시킨다.
메모리 셀 쌍의 각 열에 대해서는 기준 레벨 발생회로(30)가 존재하고, 이 회로(30)는 비트라인 BL1 및 BL2 중 하나에 대해 기준 레벨을 제공한다. 즉, 제1 메모리 셀(101)이 비트라인 BL1을 통해 액세스되어지면, 상기 회로(30)는 커맨드신호 RLG1에 응답하여 비트라인 BL2으로 기준 레벨을 제공하고, 제2 메모리 셀(102)이 비트라인 BL2을 통해 접근되어지면, 상기 회로(30)는 다른 커맨드신호 RLG2에 응답하여 비트라인 BL1으로 기준 전압을 제공한다.
메모리 셀 쌍의 각 열에 대해, 감지 증폭기(40)가 존재하는데, 이 증폭기(40)는 활성화 신호 SE에 의해 활성화된다. 활성화된 감지 증폭기(40)는, 액세스된 메모리 셀(101 또는 102)에 접속된 비트라인 (BL1 또는 BL2)상의 출력 데이타 레벨과 다른 비트라인 (BL2 또는 BL1) 상의 기준 레벨 사이의 차이를 검출하여 전술한 것처럼 차 전압을 제1 및 제2 전압 중 하나로 증폭시킨다.
메모리는 플레이트 라인 PL1 및 PL2 상의 전압을 제어하는 플레이트 라인전압 제어회로(50)를 포함한다. 제어회로(50)는 트랜지스터들(52 및 62)를 구비하는데, 트랜지스터(52)의 소스에는 공급전압 Vcc이 인가되고 트랜지스터(62)의 소스는 접지된다. 플레이트 라인 PL1용 전압공급 신호 PVS1는 트랜지스터(52)의 게이트에 인가되는 반면, 플레이트 라인 PL2용 전압공급신호 PVS2는 트랜지스터(62)게이트에 인가된다. 반전기(56)에 접속된 전달게이트(54)는 전압공급 제어신호 PLC에 응답하여 트랜지스터(52)의 드레인을 플레이트 라인 PL1에 접속시키는 것을 제어하고, 반전기(66)에 접속된 다른 전달 게이트(64)는 제어신호 PLC에 응답하여 트랜지스터(62)의 드레인을 플레이트 라인 PL2에 접속시키는 것을 제어한다. 제어회로(50)는 그 소스-드레인 경로가 두 라인 PL1 및 PL2 사이에 접속되어 있는 스위칭 트랜지스터(60)를 포함한다. 스위칭 신호 PLB는 트랜지스터(60)의 게이트에 인가되어 두 개의 플레이트 라인 PL1 및 PL2을 접속 또는 분리시킨다.
대기 기간동안, 제어회로(50)는 플레이트 라인 PL1 및 PL2을 전술한 제1 및 제2 전압 중 하나 (흔히 접지전위)로 유지시킨다. 대기기간과 동작기간 사이의 천이기간동안, 제1 및 제2 전압 중 하나가 플레이트 라인 PL1 및 PL2 중 하나로 인가되면 나머지 다른 전압은 나머지 다른 플레이트 라인으로 인가되고, 플레이트 라인 PL1 및 PL2은 트랜지스터(60)를 턴 온 시킴으로써 접속된다. 그 결과, 접속된 플레이트 라인 PL1 및 PL2이 제1 및 제2 전압 사이의 중간 전압으로 유지된다. 동작기간과 대기상태 사이의 다른 천이기간 동안은 플레이트 라인 PL1 및 PL2이 분리되어 제1 및 제2 전압 중 하나로 다시 구동된다.
제어신호 PC, BLB, SE, PVS1, PVS2 및 PLC는 소정 타이밍에서 고레벨(공급전압 레벨)에서 저레벨(접지전위레벨)로 개별적으로 변할 수 있고, 그 역으로 변하는 것도 가능하다. 메모리셀 쌍의 각 행에 대한 워드라인 WL1 및 WL2중 선택된 워드라인은 소정 타이밍에서 고레벨로 활성화되거나 저레벨로 돌아갈 수 있다. 이러한 시프트는 공지된 제어회로(제3도에서는 도시안됨)의해 만들어진다.
제3도의 메모리는 불휘발성 모드 또는 휘발성 모드로 이용될 수 있다.
제4도는 제1 메모리 블럭(100)내의 메모리 셀(101)과 관련하여 제3도의 메모리의 불휘발성 모드시의 동작을 예시한다. 타이밍도 하부의 설명은 논리 1을 기억하는 경우와 논리 0을 기억하는 경우 모두에 대해 각 기간 T1, T2, … T9의 끝에서 메모리 셀(101)의 강유전체 캐패시터(12)의 분극상태를 도시한다.
초기에 즉 대기기간동안 비트라인 BL1 및 BL2이 저레벨 L(접지전위)로 예비 충전되고, 플레이트 라인 PL1 및 PL2은 접지전위로 유지된다.
기간 T1 동안, 플레이트 라인 전압 공급신호 PVS1 및 PVS2는 고레벨 H 및 저레벨로 각각 변경되고, 플레이트 라인 전압공급 제어신호 PLC는 고레벨로 상승된다. 그 결과, 플레이트 라인 PL1은 공급전압 Vcc로 승압되는 반면 플레이트 라인 PL2은 접지전위를 유지한다. 기간 T2 동안은 제어신호 PLC가 저레벨로 변하고 스위칭 커맨드 신호 PLB가 고레벨로 상승한다. 따라서 플레이트 라인 PL1 및 PL2은 접속되어 중간 전압 Vm으로 유지되고, 이 중간 전압은 플레이트 라인 PL1 및 PL2이 거의 동일한 기생 캐패시터를 가지므로 공급전압 Vcc과 접지전위사이의 거의 중간 전압이다. 결국, 기간 T1 및 T2는 판독 또는 기입동작 기간 이전의 천이기간이다.
기간 T3 동안, 예비 충전 제어신호 PC는 저레벨로 변하여 비트라인 BL1 및 BL2의 예비 충전을 차단시킨다.
기간 T4 동안, 워드라인 WL1은 고레벨로 활성화되어 메모리 셀(101)의 트랜지스터(14)를 턴 온 시킨다. 이 시점에서 플레이트 라인은 중간 전압 Vm이고 비트라인 BL1은 접지전위이다. 그러므로, 거의 -Vm(양의 전압방향은 플레이트 라인 PL1으로 부터 비트라인 BL1으로의 방향이라고 가정함)인 전압이 메모리 셀(101)의 캐패시터(12) 양단에서 나타난다. 그래서, 캐패시터의 분극상태에 대응하는 신호전압이 비트라인 BL1 상에서 나타난다. 즉, 메모리 셀(101)에 기억된 데이타는 비트라인 BL1으로 공급된다. 동시에 커맨드 신호 RLG1가 기준신호 발생회로(30)로 공급되어 비트라인 BL2의 전위를 소정 기준 레벨로 변경시킨다. 이 기간 T4 동안 메모리 셀(101)의 캐패시터(12)의 분극상태는 상당히 변한다. 그래서 메모리 셀은 기억된 데이타를 손실한다.
기간 T5 동안, 활성화 신호 SE는 고레벨로 이동되어 감지 증폭기(30)를 활성화시킨다. 다음, 감지 증폭기(30)는 비트라인 BL1 및 BL2간 전압차를 검출 및 증폭하여 메모리 셀(101)에서 독출된 데이타를 식별한다.
신규 데이타(외부적으로 입력된 데이타)를 메모리 셀(101)에 기입하는 경우, 기입은 신규 데이타에 대응하는 전압을 비트라인 BL1 및 BL2 상에 가함으로써 기간 T6 동안 수행된다.
기간 T7 동안, 활성화 신호 SE를 저레벨로 만드므로써 감지 증폭기(40)는 비활성화되고, 비트라인 평형 커맨드 신호 BLB가 고레벨로 되어 두 비트라인 BL1 및 BL2의 전위를 중간 전압 Vm으로 변화시킨다. 이 동작에 의해, 메모리 셀(101)은 원래 분극상태로 복구되어 손실 데이타를 재생시킨다.
기간 T8 동안, 워드라인 WL1의 전위는 저레벨로 강하되어 메모리 셀(101)의 트랜지스터(14)를 비도전 상태로 만든다.
기간 T9 동안, 비트라인 평형 커맨드 신호 BLB는 저레벨로 되어 비트라인 BL1 및 BL2을 분리시키고, 예비 충전 제어신호 PC는 고레벨로 되어 비트라인 BL1 및 BL2을 접지전위로 예비 충전시킨다. 이것이 판독 및 복구 사이클의 끝이다.
전술한 판독 및 복구 동작에서, T3 내지 T9 기간동안, 플레이트 라인 PL1 및 PL2의 전위는 중간 전압 Vm으로 고정된다. 즉, 플레이트 라인의 전위를 클로킹하여 시프트 시킬 필요가 없다. 그러므로, 동작속도가 향상될 수 있고 전력소비는 감소될 수 있다. 본 발명에 따르면, 공급 전압 Vcc으로 유지된 플레이트 라인 PL1을 접지 전위로 유지된 다른 플레이트 라인 PL2에 접속시킴으로써 중간 전압 Vm이 얻어진다. 종래의 방법에 의하면 플레이트 라인에 인가하기 위한 중간 전압 Vm이 공급 전압 Vcc을 강하시킴으로써 발생되었고, 그로인한 다소간의 전력 낭비는 피할 수 없었다. 본 발명에서는 이러한 전력 낭비를 피할 수 있다.
제4도에 도시된 과정에서, 플레이트 라인 PL1 및 PL2은 기간 T4 동안 및 기간 T4 이후에 플로팅(floating) 상태라고 가정했다. 그러므로, PL1 및 PL2의 전위 레벨은 무수한 위치에서 누설에 의해 불안정해진다. 제5도를 참조하면, 플레이트 라인 전위를 안정화시키는 선택사항으로서 플레이트 라인전압 제어회로(50)는 두 개의 트랜지스터(72, 74)를 갖는 중간 전압 보상회로(70)를 포함할 수도 있다. 플레이트 라인 PL1 및 PL2상의 중간 전압은 전술한 것처럼 PL1 및 PL2을 접속시킴으로써 발생된다. 보상회로(70)의 기능은 Vm으로 부터 플레이트 라인 PL1 및 PL2 상의 작은 전압 편차를 정정하는 것이다. 전압 Vm을 보상회로(70)에 공급하기 위해서는 플레이트 라인 PL1 및 PL2을 공급전압 레벨 Vcc 또는 접지 전위에서 중간 전압 Vm으로 구동할 필요가 없으므로 전류 구동능력 및 전력소비 둘다 작은 전압 발생회로(도시안됨)를 이용하기에 충분하다.
제어회로(50)에서, 플레이트 라인 PL1 및 PL2의 접속 및 분리를 제어하는 트랜지스터(60)는, p형 트랜지스터 및 n형 트랜지스터가 병렬접속되어 구성된 전달 게이트(도시안됨)로 대체될 수도 있다.
제6도는 제 1 메모리 블럭(100)의 메모리 셀(101)과 관련하여 제3도의 메모리의 휘발성 모드시의 동작을 예시한다. 메모리는 직전에 제4도에서 예시된 불휘발성 모드로 동작되었다고 가정한다.
제4도에서 기간 T9 다음에 연속하는 기간 T10 동안, 예비 충전 전압 VP(이것은 제3도에 표시된 예비 충전회로(20)에 공급된다)은 중간 전압 Vm으로 설정되고, 비트라인 평형신호 BLB는 고레벨로 되어 비트라인 BL1 및 BL2의 전위를 중간 전압 Vm으로 변경시킨다. 더 나아가, 스위칭 커맨드 신호 PLB는 저레벨로 되어 플레이트 라인 PL1 및 PL2을 분리시키고, 제어신호 PLC는, 플레이트 라인 PL1 및 PL2 중 하나상에 제1 전압(공급전압 Vcc)이 나타나고 나머지 하나상에는 제2 전압(접지전위)이 나타나도록 변한다. (제6도에서 플레이트 라인 PL1은 접지전위에 있는 것으로 가정되었다. 만약 플레이트 라인 PL2이 공급전압을 유지하면 제1 메모리 블럭의 메모리 셀(101)의 분극상태 변화는 제6도에 도시된 것과는 다르다. 이 경우, 데이타 1에 대한 분극상태들은 데이타 0에 대해 제6도에 도시된 예들 각각을 180도 회전시킴으로써 표현되고, 데이타 0에 대한 분극상태들은 데이타 1에 대해 도시된 예들 각각을 180도 회전시킴으로써 표현된다.)
기간 T11 동안, 신호들 PC 및 BLB은 저레벨로 되어 비트라인 BL1 및 BL2의 예비 충전을 차단시킨다.
기간 T12동안, 워드라인 WL1은 고레벨로 활성화되어 메모리 셀(101)을 액세스한다. 다음, 기억된 데이타가 논리 1이면 전류는 메모리 셀(101)의 캐패시터(12)에서 나와 비트라인 BL1으로 흐르고, 만약 기억된 데이타가 논리 0이라면 전류는 비트라인 BL1에서 캐패시터로 흐른다. 전류의 흐름은 비트라인 BL1에 대해 전압 변화를 초래하므로, 결국 비트라인 BL1 및 BL2간의 전압차를 초래한다.
기간 T13 동안. 감지 증폭기 (40)는 비트라인 BL1 및 BL2간 전압차를 증폭하여, 메모리 셀(101)로 부터 독출된 데이타를 식별한다.
신규 데이타를 메모리 셀(101)에 기입하는 경우, 신규 데이타에 대응하는 전압을 비트라인 BL1 및 BL2상에 인가함으로써 기간 T13 동안 기입이 행하여진다.
기간 T15 동안, 워드라인 WL1은 저레벨로 비활성화된다.
기간 T16 동안, 비트라인 BL1 및 BL2은 중간 전압 Vm으로 예비 충전된다.
제6도에 도시된 동작시, 플레이트 라인 PL1 및 PL2의 전위는 접지전위로 고정되고, 비트라인 BL1 및 BL2 상의 전압은 접지전위와 공급전압 사이에서 변한다. 즉, 이 동작시 강유전체 캐패시터(12)의 두 플레이트 양단 전압은 항상 특정 방향이다. 그러므로, 캐패시터(12)내의 강유전체의 분극방향이 반전되지 않으며, 따라서 반복기입 또는 판독동작이 캐패시터(12)내 유전체막의 피로를 초래하지 않는다.
이러한 동작 모드시, 제3도의 메모리는 종래는 DRAM과 동일한 방식으로 역할을 수행한다. 이 모드에서 만약 전력이 턴 오프되면 기억된 데이타는 파괴된다.
휘발성 모드 동작시, 플레이트 라인 PL1 및 PL2은 각각 접지전위 및 공급전압으로 유지된다. 불휘발성 모드에서 플레이트 라인 PL1 및 PL2을 위한 중간 전압 Vm은 단지 PL1 및 PL2를 접속시킴으로써 얻어지기 때문에 휘발성 모드에서 불휘발성 모드로 바꾸기에 편리하다.
불휘발성 모드 또는 휘발성모드시 제3도의 메모리의 동작과 관련한 설명에서 제1 및 제2 전압(고 및 저레벨)은 공급 전압 Vcc 및 접지 전위이다. 이 메모리에 대해 양의 전압 및 음의 전압을 공급전압으로서 이용한 경우, 양의 공급전압 및 음의 공급전압을 제1 및 제2 전압으로 선택하는 것도 가능하다. 이 경우 중간 전압(Vm)은 접지전위에 설정될 수도 있다.

Claims (7)

  1. 행 및 열로 배열된 복수의 메모리 셀들을 각기 구비하는 제1 및 제2 메모리 블럭을 포함하는 강유전체 랜덤 액세스 메모리에 있어서, 상기 메모리 셀 각각은, 제1 전극 플레이트와 제2 전극 플레이트 및 두 전극 플레이트 사이에 끼워진 강유전체 물질로 구성된 강유전체 캐패시터 및, 상기 캐패시터의 제1 전극 플레이트에 소스 또는 드레인이 접속되는 전계 효과 트랜지스터를 포함하고, 상기 메모리 블럭 각각은, 상기 메모리 셀의 행을 따라 각기 배열되어 이 행의 복수의 메모리 셀내의 상기 트랜지스터의 게이트와 접속되는 복수의 워드라인과, 상기 메모리 셀의 열을 따라 각기 배열되어 이 열의 복수의 메모리 셀 내의 상기 트랜지스터의 드레인 또는 소스와 접속되는 복수의 비트라인 및, 메모리 블럭의 모든 메모리 셀 내의 상기 캐패시터의 제2 전극 플레이트와 접속되는 플레이트 라인을 더 포함하고, 또한 상기 메모리 블럭 각각은, 상기 비트라인을 두 레벨의 이진 데이타에 각기 대응하는 제1 및 제2 전압 중 한 전압으로 예비 충전하는 예비충전수단과, 액세스된 메모리 셀에 의해 비트라인 상에 나타나는 신호전압과 기준 전압 사이의 차이를 각기 감지하여 이 전압차를 상기 제1 및 제2 전압 중 한 전압으로 각기 증폭시키는 복수의 감지 증폭기 및, 상기 전압차의 증폭 후 비트라인들을 상기 제1 및 제2 전압사이의 중간 전압으로 일시적으로 유지하는 평형수단을 더 포함하며, 대기 기간동안 각각의 메모리 블럭의 플레이트 라인을 상기 제1 및 제2 전압 중 한 전압으로 유지하고, 두 개의 메모리 블럭 중 한 블럭의 플레이트 라인 상의 전압을 상기 제1 및 제2 전압 중 나머지 한 전압으로 변경시키며, 동작기간 이전의 천이기간 동안 두 개의 메모리 블럭의 플레이트 라인을 접속시켜서 이 접속된 플레이트 라인이 상기 소정전압을 유지토록 하며, 동작기간 이후의 대기 기간동안은 플레이트 라인을 분리시키는 플레이트 라인 전압 제어수단을 더 포함하는 것을 특징으로 하는 강유전체 램덤 액세스 메모리.
  2. 제1항에 있어서, 상기 제1 및 제2 전압은 각각 접지전위 및 공급전압인 것을 특징으로 하는 강유전체 랜덤 액세스 메모리.
  3. 제1항에 있어서, 각각은 인접 위치된 제1 및 제2 메모리 셀의 조합인 복수의 메모리 셀 쌍들이 제1 및 제2 메모리 블럭 각각 내에 행 및 열로 배열되고, 상기 메모리 셀 쌍의 각 행에는 제1 메모리 셀에 접속된 제1 워드라인 및, 제2 메모리 셀에 접속된 제2 워드라인이 제공되고, 상기 메모리 셀 쌍의 각 열에는 제1 메모리 셀에 접속된 제1 비트라인 및, 제2 메모리 셀에 접속된 제2 비트라인이 제공되며, 각각의 메모리 블럭은, 메모리 셀 쌍의 각 열에 대해, 제1 및 제2 비트라인 중 한 비트라인에 접속된 메모리 셀이 액세스될 때 나머지 비트라인 상에 기준 전압을 인가하는 기준 전압 발생수단을 더 포함하며, 각각의 메모리 블럭 내에서는 상기 감지 증폭기들 중 하나가 메모리 셀 쌍의 각 열에 배정되어, 제1 및 제2 비트라인 사이의 전압차를 감지 및 증폭시키는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리.
  4. 제3항에 있어서, 제1 및 제2 비트라인을 상기 중간 전압으로 일시적으로 유지하기 위해 제1 및 제2 비트라인을 접속시키는 상기 평형 수단이 메모리 셀 쌍의 각 열에 제공되는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리.
  5. 제1항에 있어서, 상기 플레이트 전압 제어수단은 중간 전압을 플레이트 라인에 충분히 공급함으로써 접속된 플레이트 라인 상에서 상기 중간 전압을 안정화시키는 전압 안정화 수단을 포함하는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리.
  6. 제1항에 있어서, 상기 플레이트 라인 전압 제어수단은, 그 소스-드레인 경로가 제1 및 제2 메모리 블럭의 플레이트 라인들을 접속시키도록 되어 있는 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리.
  7. 제1항에 있어서, 각 메모리 셀의 캐패시터 내의 강유전체 물질의 분극방향을 역전시키지 않으면서 메모리를 휘발성 모드로 동작시키는 보조 제어수단을 더 포함하되, 상기 보조 제어수단은 소정 시간동안 비트라인을 상기 중간 전압으로 예비충전하는 보조 예비충전 수단을 포함하고, 상기 플레이트 라인 전압 제어수단은, 휘발성 모드로 동작하는 동안, 분리되어 있는 제1 및 제2 메모리 블럭의 플레이트 라인들을 각각 상기 제1 및 제2 전압으로 유지하는 수단을 포함하는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리.
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