JP2674775B2 - 強誘電性メモリ及びその動作方法 - Google Patents

Description

【発明の詳細な説明】 例えば、III位相の窒化カリウム、チタン酸ビスマス
や、ジルコン酸及びチタン酸化合物のPZT群のような種
々の強誘電性材料が既知である。このような材料の１の
特性は、第１図に示す形態のヒステリスシス曲線すなわ
ちヒステリスループを呈することであり、第１図におい
て横軸は材料に印加される電界強度を示し、縦軸は材料
の分極を示す。すなわち、ヒステリシス曲線を描くた
め、電極プレート間に強誘電性材料を介在させてコンデ
ンサを形成すれば、このコンデンサを通る電流の流れは
コンデンサに印加された電圧の前歴に依存することにな
る。簡単に言えば、強誘電性コンデンサ（強誘電性材料
を用いたコンデンサ）が０ボルトが印加されている初期
状態にあれば、図示のようにこのコンデンサはＡ点で示
される分極を有することになる。このコンデンサの物理
的特性は、破線Ｂで示される分極が０になる向分極で圧
（cocercive voltage）によって特徴付けられる。向分
極電圧Ｂより大きい正の電圧をコンデンサの両端に印加
すると、このコンデンサに電流が流れＣ点で示される新
しい分極状態に移行する。次に印加電圧を０にすると、
このコンデンサはＡ点で示される分極状態に戻らず、Ｄ
点で示されるようにほぼ同一の分極状態を維持すること
になる。さらに正の電圧を印加しても分極状態はほとん
ど変化せず、Ｃ点方向に沿って或はＣ点を超えて移行す
る。一方、ほぼ十分な電圧を印加すると、分極はＥ点で
示されるように変化する。その後、コンデンサからこの
負の電圧を除去すると、その分極状態はほぼ同一に維持
されＡ点に移行する。従って、Ａ点及びＤ点はコンデン
サ両端間に印加される電圧が０ボルトの場合に発生する
２個の状態を示し、これらの状態はコンデンサの印加電
圧の履歴に依存することになる。

従って、強誘電性コンデンサは、メモリセルの一部と
して有用である。Ａ点は論理値“0"を表わし、Ｄ点は論
理値“1"を表わすことができる。典型的な場合、強誘電
性コンデンサは約500Å〜100μｍだけ離間した金属板又
は導体板を有し、これら金属板間に誘電体として窒化カ
リウムのような強誘電性材料を介在させる。

例えば、1973年４月17日に登録されたローラ米国特許
第3,728,694号（シン フィルム フェロエレクトリッ
ク デバィス）、1980年３月25日に登録された米国特許
第4,195,355号（プロセシーズ フォー マニュファク
チュリング ア フェロエレクトリック デバイス ア
ンド デバイシィズ マニュファクチュアド ゼアバ
イ）及び1976年２月17日に登録された米国特許第3,939,
292号（プロセシズ フォー ステーブル フェイズIII
ポスタニウム ニトレート アンド アーティクルズ
ペリヘアド ゼアフロム）を参照すれば、これら全て
の開示内容は本明細書において組み込まれる。

強誘電性コンデンサの状態を決定するために、電圧を
印加し、流れる電流を検出して状態を決定することがで
きる。強誘電性コンデンサセルに書込むためには、コン
デンサの電極板に正又は負の電圧を印加して第１図に示
すヒステリス曲線に沿って分極状態を移行させ、２進値
の１又は０となるデータに対応した安定した状態に移行
させることができる。読み出す場合、正のパルスを印加
してもほとんど電流が流れない場合、すなわちコンデン
サによって電荷が移動しない場合、このコンデンサは状
態Ｄにあることを示す。一方、電荷が移動する場合は、
コンデンサが状態Ａにあることを表わす。読出し作業を
行ない、十分な量の電荷の移動によってコンデンサがヒ
ステリス曲線に沿って一方の安定状態から他方の安定状
態に移行すれば、セルは反対の２進デジィトを表わす反
対の安定状態に移行するので、セル中のデータはフリッ
プするものとなる。従って、メモリ素子として強誘電性
コンデンサを用いるメモリセルを読み出す場合の再生作
業が通常必要になる。

従来の装置では、メモリセルとして強誘電性コンデン
サが用いられており、複数の交差部において各列を各行
に結合するメモリセルを有する複数の列及び行より成る
直交回路状態を設けることが標準的な手法であった。第
２図はこのような従来の装置を示し、この回路装置は互
いに交差する３個の行C₀,C₁及びC₂と３個の列R₀,R₁,及
びR₂として配置されている９個のメモリセルを有してい
る。各交差部にはメモリセルを表わす対応する強誘電性
コンデンサが配置され、各列の導体部はコンデンサプレ
ートの一方に直接接続され、各行の導体部は他方のコン
デンサプレートに直接接続されている。強誘電性コンデ
ンサの向分極電圧は3Vと4Vとの間にあるものと仮定す
る。メモリセル10を選択する場合、正の電圧（一例とし
て5V）を列R₀に、つまりコンデンサ10,12及び14の上側
コンデンサプレートに印加する。0Vを他の列R₁及びR₂に
印加する。同様に、0Vを行C₀（つまり、コンデンサ10の
下側プレート）に印加する。この結果、コンデンサ10の
両端の電圧は5Vになる。流れる電流量はコンデンサ10に
記憶されているデータを示す。アレイの別のセルを読み
取るのを防止するため、コンデンサ16の両端間の電圧
が、向分極電圧下である0Vとなるように制御する。これ
により、コンデンサ16の分極状態は変化しない。一方、
行C₁又はC₂に0Vが印加されると、列R₀のコンデンサ12及
び14の両端間の電圧が5Vになり、この5Vは向分極電圧を
超えることになる。従って、列R₀のセル10,12及び14の
全てがアクセスしてしまう。このような不都合を回避す
るため、行C₁及びC₂を印加される全読出電圧の半分の電
圧となるように制御する。よって、行C₁及びC₂には2.5V
の電圧が印加されるので、コンデンサ12及び14の両端の
全電圧はそれぞれ高々2.5Vとなる。この2.5Vの電圧は向
分極状態電圧板であるから、これらのセルは開始時の安
定状態に維持されることになる。このようにして、列R₀
と行C₀との交差部のセル10だけがアクセスされて読み出
されることになる。

メモリセル10を読み出したら、通常このセルを再生し
てオリジナルの安定状態に戻す必要がある。この作業を
行なうため、行C₀に5Vの電圧を印加し列R₀に0Vの電圧を
印加する。列R₁及びR₂の各々は2.5Vに設定され、行C₁及
びC₂は0Vに設定する。

これらの電圧の組み合せのシーケンスを循環して行な
うことは複雑であり、メモリを高速でアクセスする目的
の妨げとなる。従って、本発明の目的は強誘電性コンデ
ンサ用の一層簡単な構成の回路装置を提供するものであ
り、この回路装置によって種々の電圧の組み合せで列及
び行を切り換えてメモリセルを読出及び再生することが
できる。

従来の強誘電性メモリに関する別の問題点は、“乱れ
た信号”である。必ずしも全てではないが、多くの強誘
電体は向分極電圧を有しているが、長時間に亘ってコン
デンサに微小な電圧を印加すると、コンデンサの分極状
態が変化してしまう。例えば、状態Ａにある強誘電性コ
ンデンサの両端に2.5Vの電圧を長時間に亘って印加する
と、たとえ向分極電圧が3Vと4Vの間にあってもこのコン
デンサは状態Ｄに移行するおそれがある。従って、本発
明の別の目的は、このような“乱された電圧”或いは
“乱された信号”による効果を低減することにある。

本発明が解決しようとする第３の問題点は、強誘電性
材料が明確な向分極電圧を有していないと考えられる場
合メモリに用いられないと言うことである。この課題も
本発明により解消することができる。

本発明の種々の特性によれば、強誘電性コンデンサを
トランジスタを介してビットラインに結合することによ
りメモリセルが構成される。好ましくは、ビットライン
を電界効果トランジスタのソース−ドレイン経路によっ
て強誘電性コンデンサに結合する。他方のコンデンサプ
レートは“プレート”ラインによってアクセスする。こ
のトランジスタはワードラインによってゲートされる。
この構成によれば、矩形波のワンショットパルスのよう
なパルスをプレートラインに印加すると、強誘電性コン
デンサと共働するビットラインがメモリセルの状態に比
例して、すなわちコンデンサの状態に比例してその電圧
が変化する。

本発明の別の構成によれば、このようなメモリセルに
センス増幅器及びダミーセル回路装置を結合し、相補的
なビットライン対をセンス増幅器に結合することができ
る。ダミーメモリセルをセンス増幅器の一方の側に配置
し、作動メモリセルを他方の側に配置する。好ましく
は、ダミーセルをトランジスタと強誘電性コンデンサと
を組み合わせることによって構成し、このダミーセルに
ダミーワードライン及びダミープレートラインを接続す
る。作動メモリセルも同様にワードライン及びプレート
ラインを有している。一例として、ダミーメモリセルは
作動メモリセルより一層大きな容量を有している。

この構成を用いてデータ読み出す場合、好ましくはピ
ットラインをOVにプリチャージする。次に、ワードライ
ン、プレートライン、ダミーワードライン及びダミープ
レートラインを全て予め定められた電圧まで上昇させ
る。作動メモリセルのコンデンサをアクセストランジス
タを経てそのビットラインに結合し、ダミーメモリセル
のコンデンサをそのトランジスタを介して相補的ビット
ラインに結合する。メモリセルに記憶されているデータ
が論理値０の場合ダミーメモリセルのコンデンサによっ
て、相補的ビットラインの電圧がビットラインの電圧増
加以上に増大する。けだし、ダミーセルのコンデンサ
が、作動メモリセルのコンデンサの容量より大きい容量
を有しているからである。これとは反対に、作動メモリ
セルに論理値１が生じている場合、ビットラインの電圧
が相補的なビットラインの電圧上昇より一層速やかに上
昇する。

一方のビットラインのどちらかの電圧が一層速やかに
上昇すると、センス増幅器がこの電圧上昇を検知し、セ
ンス増幅器の作動に応じてこのビットラインを２個の分
極状態の一方の状態に駆動する。その後、プレートライ
ン上の電圧を除去すると、センス増幅器によってビット
ライン対に課された電圧より作動メモリセルのコンデン
サが適切な状態に再生される。つまり、本発明のこの実
施例は、作動強誘電性セル用及びダミー強誘電性セル用
のビットライン、ワードライン、プレートラインを用い
ることになる。

第１実施例において、ダミーセルは作動メモリセルよ
り一層大きな容量を有している。変形例では、例えばダ
ミーセル及び作動セルの容量を同一とし、ダミーセル作
動セルの充電電荷の半分まで充電する構成とすることも
できる。或は、ダミーセルの容量を作動セルの容量の半
分とし、作動セルと同一の電圧に充電することもでき
る。

本発明の第２の実施例では、ダミーセルを用いない
が、各メモリセル毎に２個の強誘電性コンデンサを含ん
でいる。各セルの２個のコンデンサに相補的なデータを
記憶する。同一のワードラインによってゲートされる各
アクセストランジスタによってセルのコンデンサをビッ
トライン対の対応する部分に結合し、このビットライン
対をセンス増幅器に結合する。コンデンサの１組の電極
プレートをプレートラインに結合する。ワードライン及
びプレートラインが予め定めた電圧まで上昇すると、両
方のメモリセルのコンデンサが各ビットラインに結合さ
れる。読出中又は書込み中に、センス増幅器がビットラ
イン間の電圧差を検知し、ビットラインをメモリセルの
状態に応じて２個の状態のうちの一方の状態に駆動す
る。プレートライン上の予め定めた電圧を除去すると、
センス増幅器によってビットライン上に与えられた電圧
によって各メモリコンデンサが正しい状態に書込まれ又
は再生される。

好ましくは、メモリセルを列及び行に沿って配置し、
各行ビットライン対を持たせる。第１の形態では、列は
各セルのアクセストランジスタのゲート電極に結合され
ているワードラインを含んでいる。プレートラインはワ
ードラインから分離し、ワードラインに対して平行にす
る。第２形態では、プレートラインをワードラインに対
して直交するように延在させる。このような状態によ
り、セルのマトリックス全体から１個だけのセルが選択
される利点が達成される。これらの構成を組み合せるこ
とにより、自己再生型の強誘電性メモリを提供できると
共に種々の利点が達成される。

以下図面に基き本発明を詳細に説明する。

第３図は本発明の種々の形態によるメモリアレイの一
部を示す。破線で示すメモリセル20a（後述する“ダミ
ーメモリセル”と区別するため“作動メモリセル”とも
称する）は強誘電性コンデンサ22及びアクセストランジ
スタ24を有している。コンデンサ22は強誘電性コンデン
サ用の記号で示され、間に強誘電性電誘導体が介在する
一対の離間したコンデンサ電極プレートを有している。
上述したローラの特許では、ここで用いるのに適当な強
誘電性コンデンサが図示されている。コンデンサ22の一
方のプレートをトランジスタ24に結合する。図示の如
く、トランジスタ24はエンハアンス型のｎ形電界効果ト
ランジスタであり、本例ではスイッチング装置として用
いる。望ましくは、トランジスタ24のソース・ドレイン
経路を介してコンデンサ22の一方のプレートラインをビ
ットラインに結合する。相補的なビットライン28はビッ
トライン26と協働し、両方のビットラインを検知再生増
幅器30（センス増幅器）に結合する。

メモリセル20aをワードライン32及びプレートライン3
4にも結合する。明らかなように、トランジスタ24のゲ
ート電極をワードライン32に結合し、コンデンサ22の他
方のプレートをプレートライン34に結合する。図示のよ
うに、ワードライン32とプレートライン34は第３図にお
いては平行であり、本例によるメモリアレイの物理的形
態においても平行にする。

“ダミー”メモリセル36を相補的ビットライン28に結
合する。この“ダミー”メモリセル36は、作動メモリセ
ル20aと同様にアクセストランジスタ28及び強誘電性コ
ンデンサ40を含んでいる。これらの素子は、同様な方法
でダミーワードライン42及びダミープレートライン44に
結合される。本例ではセンス増幅器30の所望の作動を達
成するため、ダミーセル36のコンデンサの容量をコンデ
ンサ22の容量よりも大きくし、好ましくはコンデンサ40
の容量をコンデンサ22の容量の少なくとも２倍とする。

この形態によって増幅器30に結合されているｎ個のメ
モリセルの全体について考慮される。これらのメモリセ
ルのうち、メモリセル20a,20b,20cをビットライン26に
結合し、メモリセル20d,20eを相補的ビットライン28に
結合する。さらに、第２のダミーセル46をビットライン
26に結合する。

メモリセル20a及びダミーセル36についてだけ内部構
造を詳細に図示し、残りのセル20b,20c,20d,20e及び46
については簡単に図示されていると理解されるべきであ
る。しかしながら、メモリセル20の各々はメモリセル20
aと同様に構成され、形成されると共に結合され、ダミ
ーセル46はダミーセル36と同一の仕様で構成され、形成
されしかも結合されているのと理解すべきである。

この実施例は、パワーアップ後の初期設定サイクル中
にダミーセルに書き込んだ論理値１を有している。メモ
リセル20aは読出すべき記憶した情報を含んでいる。好
適な復調回路（第８図に図示する）によってメモリチィ
ップに形成したアドレス情報を復調すると共にメモリセ
ル20aを特定する。ダミーセル36はセンス増幅器30の右
側に位置するから、このセル36は左側に位置するメモリ
セルのいずれにも、すなわちメモリセル20a,20b,20cに
対応すると共に、これらのメモリセルに対してダミーセ
ルとして作用する。ビットライン26,28は予め０ボルト
に電位設定しておく。別の初期条件について、論理値１
がメモリ20aに記憶されているものとする。第１図に戻
り説明するが：状態Ａは論理値０を表わし、状態Ｄは論
理値１を表わす。従って、メモリセル20aは、そのコン
デンサ22が状態Ｄとなる。ダミーセル36も同様にコンデ
ンサ40が状態Ｄになる。

次に、ワンショットパルス49aをプレートライン34に
供給し、ワンショットパルス49bをダミープレートライ
ン44に供給する。別のワンショットパルス51をワードラ
イン32及び42に供給する。パルス49a,49b及び51の立上
線は同時に立ち上がり、これらパルスはコンデンサ22及
び40の両端において5Vの電圧にされトランジスタ24及び
38をオンにする。コンデンサ22は状態Ｄにあるから、ヒ
ステリス曲線に沿ってＣ点まで移行する場合比較的微小
な電流がコンデンサ22に流れることになる。ダミーセル
36のコンデンサ40は同一の状態Ｄにあり、その中の強誘
電性材料が状態Ｄから状態Ｃに移行する場合コンデンサ
40の両端に印加された5Vの電圧によって同様に電荷流が
発生することになる。しかしながら、コンデンサ40の容
量はコンデンサ22の容量よりも大きいため、コンデンサ
22よりも一層大きな電流がコンデンサ40から流れ出す。
この結果、相補的ビットライン28上の電圧は、ビットラ
イン26の電圧増加以上に増大する。上述した適切な信号
によってオンされたセンス増幅器30がこの差分を検知
し、ビットライン26を論理値０（例えば、０ボルト）に
駆動し、相補的ビットライン28を論理値１（例えば正の
５ボルト）に駆動する。さらに、このビットラインの状
態を駆動増幅器によって増幅してデータ出力を形成す
る。コンデンサ22は状態Ｄからスタートして検知動作中
はこの状態を維持する。次に、パルス51の後縁が発生す
る。すなわち、コンデンサ22の下側プレートが０ボルト
になる（プレートライン34から）。コンデンサ22がその
後わずかな時間に亘ってビットライン26に結合されてい
ても、検知動作の結果ライン26も同様に０ボルトにな
る。従って、コンデンサ22の両端電圧を０ボルトにすれ
ば、何んら状態変化は発生しない。この結果、メモリセ
ル20aが論理値１を記憶していれば、そのコンデンサに
対する状態変化が発生せず、このコンデンサに対する再
生が不要であることが明らかになる。

メモリセル20aが論理値１ではなく論理値０を記憶し
ている場合、たとえ信号タイミングが同一の状態に維持
されていても別のシーケンスが発生する。すなわち、プ
レートライン34が正のパルス（49a）によってパルス状
態の場合コンデンサ22の強誘電性材料が状態Ａから状態
Ｄへの状態変化を受け、これによりコンデンサ40よりも
多い電荷を発生するからである（コンデンサ40は初期設
定の状態Ｄから開始することを思い出して欲しい。）つ
まり、２個のメモリアル20a及び40によって生じた電位
差の結果としてセンス増幅器30によりビットライン26が
高レベルに駆動され相補的ビットライン28が低レベルに
駆動されることになる。プレートライン34の電圧が低レ
ベルに戻ると、ワードライン32は依然として高レベルで
あるから（バルス51の後縁はバルス49aの後縁よりも遅
れるから）、コンデンサ22の上側プレートの高電圧状態
（トランジスタ24のソース−ドレインを介してビットラ
イン26に結合されている）と下側プレートの低電圧状態
（プレートライン34に結合されている）との組み合せに
よってコンデンサ22の強誘電性材料がオリジナルの状
態、すなわち論理値０を表わす状態Ａに再生される。

要するに、このダミーセル回路を用いることにより、
論理値１が作動メモリセルに記憶されている場合でも読
出操作によってこのセルに対する状態変化は生じない。
論理値０が記憶されている場合、このメモリセルは読出
中にフリップするが、プレートラインを低レベルに降下
させてビットラインに結合されているコンデンサを開放
することにより自動的に再生される。

パルス49bはパルス51と同一のタイミングを有し、す
なわち立上縁及び後縁が一致している。これにより、ダ
ミーセル40の読出中又は再生中における状態変化が阻止
される。

アドレスされたダミーセルがセンス増幅器30の右側に
ある場合、ダミーセル40ではなくダミーセル46が用いら
れる。

第４図は本発明の第２実施例によるメモリ50を示す。
メモリセル50は相補的な２進データを一対の強誘電性コ
ンデンサ52,54に記憶する。これらコンデンサ52及び54
は、それぞれアクセストランジスタ56,58のソース−ド
レイン経路によって一対のビットライン60及び62にそれ
ぞれ結合され、これらビットライン60,62は読出再生増
幅器64に結合されている。ワードライン66をトランジス
タ56,58のゲート電極に結合する。プレートライン68を
図示のようにコンデンサ52及び54の両方の下側プレート
に結合する。第４図においてプレートライン68はワード
ライン66に対して平行である。この構成は、物理的形態
においても同様であり、ワードライン66をプレートライ
ン68に対して物理的に平行に形成する。

記憶すべき２進データが論理値“1"の場合、コンデン
サ52は一方の状態となりコンデンサ54は他方の状態とな
る。これにより、２進データが低レベルの場合これらコ
ンデンサはそれぞれ上記状態に対して反対の状態にな
る。とにかく、これらのコンデンサは相補的な状態を占
めることになる。記憶されているデータが論理値１であ
りコンデンサ52が状態Ｄ（第１図）であると仮定する。
このような場合コンデンサ54は論理値０を表わす状態Ａ
を占める。プレートライン68の初期電圧は０となり、ビ
ットライン60,62は初期電圧は０になる。従って、コン
デンサの両端を電圧が印加されていないから、電荷のリ
ークは生じない。

メモリセル50を選択して記憶されているデータを読み
出すため、符号70で図示するように5Vの正のパルスをプ
レートライン68に印加する。従って、コンデンサ52及び
54の下側プレートの電圧は5Vになる。同様に、ワードラ
イン電圧も図示のようにパルス72によって5Vになる。パ
ルス70,72は互いに一致した立上り縁を有しているが、
パルス72は一層長く持続するのでその後縁はパルス70の
後縁よりも遅れることになる。プレートライン及びワー
ドラインを一緒に復調することは通常用いられている。
（サイクルの終りに、プレートラインを最初に降下さ
せ、次にワードラインを降下させ、次に両方のビットラ
インを０ボルトに予め設定する。） パルス70,72が高レベルになると、トランジスタ56,58
がオンし、5Vの電圧がコンデンサ52及び54の両端に印加
される。コンデンサ52は状態Ｄにあるから、このコンデ
ンサの両端に5Vの正の電圧が印加されると、強誘電性材
料の分極が図示のようにＣ転に移行するに従って比較的
微小な電流が流れる。しかしながら、コンデンサ54は最
初は状態Ａにあるから、5Vの信号がこのコンデンサに印
加されると、この向分極電圧が限界を超え、このコンデ
ンサを強誘電性材料の分極が状態Ａから状態Ｃに移行
し、コンデンサ52から取り出される電荷よりも一層多く
の電荷（及び電流）が取り出される。トランジスタ56の
ソース−ドレイン経路を経てコンデンサ52に結合されて
いるビットライン60は、コンデンサ52の下側プレートに
5V信号が印加されているにもかかわらず０ボルトに比較
的接近する。しかしながら、コンデンサ54の分極が状態
Ａから状態Ｃに移行するに従ってコンデンサ54が大きな
電流が流れるから、ビットライン62の電圧が上昇する。
φセンス（第７図）として称される適切な信号を供給す
ると、センス増幅器64がオンしてビットライン60と62と
の間の電圧差を検出し、より高レベルのラインすなわち
ビットライン62を正の5Vに駆動する。センス増幅器はラ
イン60を接地する。この条件によってデータがビットラ
インを介して読み出される。

この条件下において、コンデンサ52,54の強誘電正材
料は、オリジナルの状態とは異なり、共に状態Ｄにあ
る。オリジナルの状態を再生するため、本発明の別の実
施例ではプレートライン電圧を０ボルトに戻しワードラ
イン電圧を高レベルのままとすると共にビットラインを
センス増幅器64によって駆動する。この動作は、パルス
70の後縁より遅れて発生するパルス72の後縁を利用する
ことにより行なわれる。ビットライン62の電圧は正の5V
であるから、コンデンサ54の両端間の電圧はほぼ5Vにな
り、この正の5Vによってコンデンサ54内の強誘電性材料
の分極Ｃ点から状態Ｄを経て論理値０を表わす状態Ａま
で駆動する。この状態はコンデンサ54が動作を開始して
から状態であり、従ってコンデンサ54が再生されること
になる。他方、パルス70が終端するとき、コンデンサ52
は分極が変化しない。けだし、コンデンサ52の両端にほ
ぼOVが印加されるためである。従って、この回路装置全
体によってメモリセル50が読出動作のオリジナルの状態
に再生されることになり、従ってこの回路は自己再生と
して称せられる。パルス72がその後縁に達した後、セン
ス増幅器は信号φセンスが０ボルトに戻ることによって
解放される。次に別のトランジスタのソース−ドレイン
経路を介してビットラインを接地することにより信号φ
プリチャージによってビットラインがプリチャージされ
る。

この回路装置の別の利点は、コンデンサの両端に例え
ば2.5Vのような“乱された”“電圧がいかなる期間中に
も印加されないことであり、たとえばコンデンサの両端
に印加される電圧が向分極電圧を超えなくてもメモリセ
ルコンデンサについて分極状態を変化させる主要な関係
がある。さらに、第４図に示す形態のコンデンサ52,54
に正確に規定された向分極電圧を印加する必要がない。
さらに、微小なヒステリス効果が、この回路装置によっ
て必要な全てである。

第５図は第４図の形態を利用したメモリセルアレイを
示し、この第５図について説明する。ワードライン66a,
66b,66c又は66d並びにプレートライン68a,68b,68c又は6
8dによって表わされる列中の各メモリセルはそれぞれセ
ンス増幅器64a,64b,64c又は64dを有し、これら全てのメ
モリセルはセンス増幅器の動作によって読出される。け
だし、ワードライン66及びプレートライン68の電圧がは
じめに共に復調され、これらの電圧によって列に沿って
同一状態が発生するためである。従って、いかなる列が
復調される場合でもセンス増幅器64a,64b,64c及び64dの
全てが活性になる。第５図において、センス増幅器はビ
ットライン対60a,62a;60b,62b;60c,62c;及び60d,62dに
結合する。

本発明の別の実施例では、第６図に示すようにワード
ライン66に直交してプレートライン68を形成することに
よりこの問題を解決する。第６図において４個のメモリ
セル80a,80b,80c及び80dが示されており、これら全ての
メモリセルの形態はセル50の形態（第５図）と同様であ
る。従って、各セルはトランジスタ81（81a,81b,81c及
び81d）並びに強誘電性コンデンサ83（83a,83b,83c及び
83d）を含んでいる。セル80b及び80dは、ワードライン8
4を有する別の列である。セル80a及び80bは左側の行に
あり、センス増幅器90に結合されている共通のビットラ
イン対86,88を有している。右側の行のセル80c及び80d
はセンス増幅器96に結合されている共通のビットライン
92,94を有している。単一のプレートライン98は左側の
行に対応すると共に単一のプレートライン100は右側の
行に対応し、従って各行はそれ自身のプレートラインを
それぞれ有している。前述した実施例においては、各列
がそれ自身のプレートラインをそれぞれ有していた。

この回路装置によって電力を一層節約することができ
る。けだし、セル80aをアクセスる場合ワードライン82
及びプレートライン98だけが5V信号でパルス化されるた
めである。この結果、セル80b,80c,80dではなくセル80a
だけがアクセスされることになる。すなわち、ワードラ
イン82の電圧によって上部列のアクセストランジスタ81
a,81cの全てがオンするが、プレート電圧は左側の２個
のコンデンサ83a,83bだけに印加され、すなわちセル80c
ではなくセル80aだけに印加されるからである。従っ
て、セル80aが上述した態様でアクセスすることにな
る。第２列のセル80bはアクセスしない。たとえプレー
ト電圧がその２個のコンデンサ83bに印加されても、こ
のコンデンサはオフ状態に維持されているアクセストラ
ンジスタ81bによってビットラインから絶縁されている
からである。つまり、増幅器96ではなく増幅器90だけか
ら読出中に有効電荷を取出すことになる。

第６図は他の図面の実施例に用いることができるプリ
チャージ回路を示す。このプリチャージ回路はトランジ
スタ102,104,106,108を有し、これらトランジスタは図
示のようにゲート電極に結合されるプリチャージ信号φ
プリチャージによってオン状態にゲートされたときビッ
トライン86,88,92,94をそれぞれ接続するソース−ドレ
イン経路を有している。

第７図は増幅器30,64,90又は96として用いるのに好適
な典型的なセンス増幅器を示す。増幅器としては、半導
体メモリ技術において周知の差動増幅器、すなわち２個
のビットライン間で“レース”状態を設定する増幅器を
用いることができ、或は２個のライン上の一方のライン
の大きな電圧又は電流を検知する他の型式の増幅器も用
いることができる。この実施例では交差結合した１対の
ｐチャネルトランジスタ110,112を用い、これらトラン
ジスタによって差動電圧φセンスの切り換えられたソー
スを接続部114,116にそれぞれ結合する。これら接続部
はｎチャネルトランジスタ118,120のゲート電極にも結
合され、これらトランジスタのソース−ドレイン経路に
よって接続部114及び116をそれぞれ接地する。接続部11
4及び116を使用中のビットライン対、すなわち26及び2
8、60及び62、86及び88或いは92及び94に結合する。

ワードライン用にブートストラップ駆動回路を含ませ
て十分に5Vの電圧を強誘電性コンデンサの電極プレート
両端に発生させることが望ましい。しかしながら、向分
極電圧が０〜5Vのように低い場合はブートストラップ駆
動回路は不要である。

第８図は、同図においてA₀,A₁,A₂として表わされるア
ドレスデータのユニークな組み合わせによって特定され
る単一のワードライン及びプレートラインに対する復調
器を示し、この復調器はメモリ中の全てのワードライン
及びプレートラインに共通の信号φワード及びφプレー
トを復調する。Ｐ−チャネルトランジスタ130によってV
CC信号をインバータ132に正規に結合する。インバータ1
32を結合してこの信号を受信及び反転すると共にこの信
号をｎチャネル134及び136のソース−ドレイン経路に供
給する。トランジスタ134をトランジスタ138のゲート電
極に結合し、このトランジスタソースにφワード信号を
供給する。そのドレインを結合してワードライン32（第
３図）のようなワードラインを駆動する。同様に、トラ
ンジスタ136によってトランジスタ140をゲートし、この
トランジスタ140はプレート信号φプレートに結合され
ているソースを有してそのドレインを結合してプレート
ライン34のようなプレートラインを駆動する。

本発明による読出方法について説明したが、書込処理
は簡単に理解することができる。データ入力バッフア
（ダイナミック及びスタテックRAMの存在のもとで用い
られる）によってビットラインをデータ入力に結合す
る。信号φセンスが立ち上がるときに書込まれるべき状
態がセンス増幅器によってラッチされ、データがセルに
書き込まれる。

本発明の回路装置は、コンデンサに高精度に規定され
た向分極電圧を印加する必要がなく、しかもコンデンサ
が絶対的なスイッチング閾値を持つ必要もない。強誘電
性材料が種々の経路のヒスラリスループを有する限り、
本発明の構成を用いることができる。さらに、乱された
パルスによってセル中のデータが破壊されるとこともな
い。けだし、たとえ乱されたパルスによってコンデンサ
のうちの１個がその分極状態が変化させられても、本発
明による自己再生性能によってセルがオリジナルの状態
に再生されるためである。

勿論、書込むべきデータについて第１図のヒステリス
ループの流れを反対にする必要もない。論理値は０、分
極値が第１図のＡ点とＤ点との間にある０ボルトで発生
することができる。このようなレベルはコンデンサに短
い高電圧パルスを印加することによって書き込まれるの
で、正規の論理値０状態（Ａ点）からループ全体に亘っ
て移行させることは不適当な時間を有することになる。
一方、ループ全体に亘って移動する必要がないので、部
分的ヒステリスループスィッチングの種類のものでもス
ピードを増大させることができる。

【図面の簡単な説明】

第１図は強誘電性材料のヒスラリス曲線を示す線図、 第２図はメモリセル当り１個の強誘電性コンデンサを用
いる従来のアレイ形メモリを示す図、 第３図はセンス増幅器、ダミーメモリセル、アクセスト
ランジスタ、１対のビットライン及び制御用プレートラ
インが組込まれている強誘電性メモリセルの本発明の第
１実施例の構成を示す回路図、 第４図はダミーセルを用いずメモリセル当り２個の強誘
電性コンデンサを用いる本発明のメモリの第２実施例を
示す回路図、 第５図は第４図に用いたメモリを用いるメモリアレイの
大部分の構成を示すブロック図、 第６図は本発明による回路の変形例の構成を示す回路
図、 第７図は、第３図、第４図、第５図又は第６図に用いる
のに好適なセンス増幅器の構成を示す回路図、 第８図は復調回路の構成を示す回路図である。 20,50……メモリセル 22,40,52,54……強誘電性コンデンサ 24……アクセストランジスタ 26,28……ビットライン 30……センス増幅器、32……ワードライン 34……プレートライン、36……ダミーセル

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−158691（ＪＰ，Ａ) 特開 昭61−229350（ＪＰ，Ａ) 特開 昭49−131546（ＪＰ，Ａ) 特公 昭39−379（ＪＰ，Ｂ１)

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】ビットラインと、 このビットラインに結合されているセンス増幅器と、 分極方向に応じてメモリ状態を形成する強誘電性材料を
   含むコンデンサと、 このコンデンサの一方の電極を前記ピットラインに結合
   するスイッチと、 このスイッチの動作を制御するように結合されている第
   １のラインと、 前記コンデンサの他方の電極に結合されている第２のラ
   インとを具え、 前記第２のラインのパルスにより、前記ビットラインに
   前記強誘電性材料の分極方向に対応した大きさの電圧変
   化を生じさせるように構成した強誘電性メモリ。
2. 【請求項２】前記センス増幅器に結合されているダミー
   セルをさらに具える特許請求の範囲第１項記載の強誘電
   性メモリ。
3. 【請求項３】前記センス増幅器に結合されている強誘電
   性コンデンサが一対の強誘電性コンデンサで構成され、
   前記ビットラインが一対のビットラインで構成され、前
   記一対の強誘電性コンデンサの一方の電極がスイッチを
   介して一対のビットライン結合され、他方の電極が第２
   のラインに結合されている特許請求の範囲第１項記載の
   強誘電性メモリ。
4. 【請求項４】各々が強誘電性コンデンサを有する複数の
   メモリセルを具える特許請求の範囲第１項記載の強誘電
   性メモリ。
5. 【請求項５】前記スイッチをトランジスタとした特許請
   求の範囲第１項記載の強誘電性メモリ。
6. 【請求項６】前記スイッチを電界効果トランジスタとし
   た特許請求の範囲第５項記載の強誘電性メモリ。
7. 【請求項７】前記スイッチをｎ形エンハンスメント型の
   電界効果トランジスタとした特許請求の範囲第６項記載
   の強誘電性メモリ。
8. 【請求項８】列及び行を構成するように配置されている
   複数の強誘電性メモリセルを具え、各行がそれぞれセン
   ス増幅器に結合されている１対のビットラインを有し、 各メモリセルが１対の強誘電性コンデンサを有し、一方
   のコンデンサの一方の電極が前記ビットライン対の一方
   のラインに選択的に結合され、他方のコンデンサの一方
   の電極がビットライン対の他方のラインに選択的に結合
   され、 前記センス増幅器が、ビットライン対のライン間の電圧
   差に応答して一方のビットラインを第１の電圧に駆動す
   ると共に他方のビットラインを第２の電圧に駆動し、 前記メモリセルの一対の強誘電性コンデンサの他方の電
   極が、共にプレートラインを介して選択的に作動可能な
   電圧源に結合されている１対のプレートを有することを
   特徴とする強誘電性メモリ。
9. 【請求項９】前記各メモリ毎に、前記メモリセル内の各
   強誘電性コンデンサにそれぞれ対応する１対のアクセス
   トランジスタを接続し、これらトランジスタが選択的に
   作動可能にされて前記強誘電性コンデンサをメモリセル
   と協働する各ビットラインに結合するように構成したこ
   とを特徴とする特許請求の範囲第８項記載の強誘電性メ
   モリ。
10. 【請求項１０】前記メモリセルの強誘電性コンデンサの
    他方の電極に電圧を印加すると共に、前記トランジスタ
    対を導通させて前記コンデンサをビットラインにそれぞ
    れ結合する手段を含むことを特徴とする特許請求の範囲
    第９項記載の強誘電性メモリ。
11. 【請求項１１】前記手段が、メモリセルの両方の強誘電
    性コンデンサのプレートに結合されているプレートライ
    ンを含むことを特徴とする特許請求の範囲第10項記載の
    強誘電性メモリ。
12. 【請求項１２】前記手段が、メモリセル内のトランジス
    タのゲート電極に結合されているワードラインをさらに
    含むことを特徴とする特許請求の範囲第10項記載の強誘
    電性メモリ。
13. 【請求項１３】前記ワードラインが、前記プレートライ
    ンに対して平行にされていることを特徴とする特許請求
    の範囲第12項記載の強誘電性メモリ。
14. 【請求項１４】前記ワードラインが、前記プレートライ
    ンと直交することを特徴とする特許請求の範囲第12項記
    載の強誘電性メモリ。
15. 【請求項１５】半導体メモリを動作させるに際し、 一対の強誘電性コンデンサを有するメモリセルに、これ
    らコンデンサの強誘電性材料を互いに反対向きに分極さ
    せることにより相補的なデータを記憶する工程と、 前記強誘電性コンデンサ対の各コンデンサの一方のプレ
    ートの対をそれぞれスイッチを介して出力導体の対に結
    合する工程と、 前記強誘電性コンデンサ対の他方のプレートの対に電圧
    パルスを印加する工程と、 前記電圧パルスに応じて出力導電対に生ずる前記分極方
    向に対応した電圧変化を検知することにより、前記メモ
    リに記憶されている相補的データを検知する工程とを具
    える半導体メモリの動作方法。
16. 【請求項１６】さらに、前記検知工程の後、前記一対の
    導体を前記メモリセルで検知されたデータに応じて駆動
    し、前記メモリセルのメモリ内容をメモリセルの出力と
    して指示する工程を含む特許請求の範囲第15項記載の半
    導体メモリの動作方法。
17. 【請求項１７】さらに、前記導体にリストア信号を供給
    し、前記メモリセルを元の状態に復帰させる工程を含む
    特許請求の範囲第15項記載の半導体メモリ動作方法。
18. 【請求項１８】半導体メモリを動作させるに際し、強誘
    電性コンデンサに、その強誘電性材料の分極方向を設定
    することによりデータを記憶する工程と、 前記強誘電性コンデンサの一方の側を出力導体に結合す
    る工程と、 前記強誘電性コンデンサの他方の側に電圧パルスを供給
    して、前記強誘電体材料の分極方向に応じた大きさの電
    荷流を前記コンデンサを経て出力導体に流す工程と、 前記電圧パルスに応じて出力導体に生ずる電圧変化を検
    知することにより、前記強誘電性コンデンサに記憶され
    ているデータを検知する工程とを具える半導体メモリの
    動作方法。
19. 【請求項１９】前記検知したデータをメモリセル出力と
    して指示すると共に、前記検知工程の後、検知したデー
    タに応じて前記出力導体を駆動する工程をさらに有する
    特許請求の範囲第18項記載の半導体メモリの動作方法。
20. 【請求項２０】前記出力導体にリストア信号を供給して
    強誘電性コンデンサをそのもとの分極方向に戻す工程を
    さらに具える特許請求の範囲第18項に記載の半導体メモ
    リの動作方法。