JP3606234B2 - 半導体集積回路におけるメモリセルの再書き込み動作の制御方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器 - Google Patents
半導体集積回路におけるメモリセルの再書き込み動作の制御方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、電荷蓄積容量としてのキャパシタと、転送用ゲートとしてのスイッチ素子とを含むメモリセルを備えた半導体集積回路におけるメモリセルの再書き込み動作の制御方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器に関し、特に、メモリセルの読み出し動作後の再書き込みを行う際のプレートラインの制御技術に関する。
【0002】
【従来の技術】
強誘電体を有するキャパシタを備えた従来の半導体集積回路構成及びその動作を図5のブロック回路図及び図6のタイミングチャートに示す。
先ず、図5に示す回路構成を説明すると、よく知られているように、互いに並設された各メモリセル1,2は、それぞれ強誘電体からなる電荷蓄積用容量としてのキャパシタ5,7と、そのスイッチ用の転送ゲートとしてのNchトランジスタ4,6を構成要素として含む。各メモリセル1,2は、ビットラインBLを通じてデータ読み出し用のセンスアンプ3に接続される。
各メモリセルにおけるNchトランジスタ4,6のゲートには、それぞれ対応する個別のワードラインWL1,WL2が接続されている。ビットラインBLには、Nchトランジスタ8,14のソース/ドレインの一方が接続されている。これら各Nchトランジスタ8,14のソース/ドレインの他方は接地されているとともに、その各ゲートには、プリチャージ信号PRCを与えるための信号線が接続されている。
【0003】
センスアンプ回路3には、Pchトランジスタ9,10、及びNchトランジスタ11〜13で構成される。各Pchトランジスタ9,10のソース/ドレインの一方は互いに接続されるとともに、Pchトランジスタ9のゲート及びPchトランジスタ10のソース/ドレイン他方は共にビットラインBLに接続される。Pchトランジスタ10のゲート、Pchトランジスタ9のソース/ドレインの他方、及び各Nchトランジスタ11,12のソース/ドレインの一方には、図示しない基準電位発生回路からの基準電位VREFが入力される。各Nchトランジスタ11,12のソース/ドレインの他方は、Nchトランジスタ13ソース/ドレインの一方に接続される。このNchトランジスタ13ソース/ドレインの他方は接地されるとともに、そのゲートにはセンスアンプ駆動信号SAが入力される。
【0004】
センスアンプ回路3を経たビットラインBL(ノードA)には、前述したように、各Nchトランジスタ14のソース/ドレインの一方が接続されるとともに、インバータ回路15の入力端子に接続される。インバータ回路15の出力端子は、インバータ回路16,17の入力端子に接続され、インバータ回路16の出力端子はインバータ回路15の入力端子に接続される。そして、インバータ回路17の出力端子から、センスアンプ回路3によってメモリセル1,2から読み出された情報がデータとして出力される(図中、「データ出力」)。
【0005】
なお、図示しないブロック選択回路から出力されるブロック信号により、駆動対象とする信号線(WL1、WL2、PL)を適宜選択することで、読み出し又は書き込みの動作対象となるメモリセル1,2を選択する。
【0006】
次に、書き込み動作を説明する。メモリセル1を書き込む場合には、プリチャージ信号PRCを電源電位VDDからGND電位に立ち下げ、ビットラインBLの電位をGND電位にした後、ワードラインWL1をGND電位から電源電位VDDにし、トランジスタ4をオン状態する。データ入力がHデータの時は、書き込み回路(図示しない)によりビットラインBLの電位を電源電位VDDに、プレートラインPLの電位をGND電位とすることで、強誘電体キャパシタ5にはビットラインからプレートラインに向かう電界がかかり、その電界強度と向きに応じた分極に伴う電荷(データ)を強誘電体キャパシタ5に書き込むことができる。入力データがLデータの時は、ビットラインBLの電位をGND電位に、プレートラインPLの電位を電源電位VDD電位とすることで、強誘電体キャパシタ5にはプレートラインからビットラインに向かう電界がかかり、その電界強度と向きに応じた分極に伴う電荷(データ)を強誘電体キャパシタ5に書き込むことができる。その後、ワードラインWL1を電源電位VDDからGND電位にし、トランジスタ4をオフ状態にすることで書き込まれたデータを保持し、書き込み動作を終了する。
【0007】
一方、メモリセル2に対してはワードラインWL2をGND電位に保持することで、トランジスタ6をオフ状態にし書き込み動作を行なわない。
【0008】
次に読み出し動作を図5,6を使って説明する。図6は読み出し動作を示すタイミング図である。メモリセル1を読み出す場合には、プリチャージ信号PRCを電源電位VDDからGND電位に立ち下げ、ビットラインBLの電位をGND電位にした後、ワードラインWL1をGND電位から電源電位VDDにし、トランジスタ5をオン状態する。次にプレートラインPLの電位をGND電位から電源電位VDDにすると、強誘電体キャパシタ4に保持された分極に伴う電荷(データ)に応じた電位がビットラインBLに生じる。ここでセンスアンプ3のリファレンス電位VREFを、データのHレベル、Lレベルに応じて生じるビットライン電位の中間の値に設定しておくと、センスアンプ駆動信号SAをGND電位から電源電位VDDに立ち上げると同時に、その電位の大小関係をセンスアンプ3が検知、増幅し、メモリセルデータのHレベル、Lレベルに応じたデータが出力される。つまり、データがHの場合はビットライン電位がリファレンス電位VREFより大きいため、ノードAの電位VAがHレベルとなりHデータが出力される。データがLの場合はビットライン電位がリファレンス電位VREFより小さいため、ノードAの電位VAはLレベルのままでLデータが出力される(センス動作と称す)。
【0009】
ここで、データがHデータの場合は読み出し動作に伴い、強誘電体キャパシタ4にはプレートラインからビットラインに向かう電界が一旦かかるためデータが破壊される(データLになる)。したがって、センスアンプ駆動信号SAを電源電位VDDに保持し、ビットラインBLの電位(図中、ノードAの電位VAに等しい)を電源電位VDDに保った状態で、時刻t2まで待機し、プレートラインPLの電位を電源電位VDDからGND電位にし、キャパシタ5にビットラインからプレートラインに向かう電界をかけ、データHを再書き込みする必要が有る。読み出し動作は再書き込み動作を終えた後、終了する。
【0010】
【発明が解決しようとする課題】
上記従来技術では、メモリセルのバラツキによるビットライン電位の変動等を抑えるべく、センスアンプ3によるセンス動作が十分に行われた後になるよう、プレートラインPLの電位を電源電位VDDからGND電位にするタイミングを図6における時刻t2まで待機しなければならなかった。
【0011】
そのため、再書き込み動作の開始タイミングが遅れ、読み出し動作の完了が遅延し、結果として、読み出し動作サイクルの遅れにつながっていた。
【0012】
本発明はこのような問題を解決するもので、その目的は、再書き込み動作の開始を早めることで、読み出し動作の完了を早め、読み出し動作サイクルの短縮を図ることである。
【0013】
【課題を解決するための手段】
本発明に係る半導体集積回路におけるメモリセルの再書き込み動作の制御方法にあっては、
強誘電体を有し、印加された電圧と電圧の向きによる分極状態に応じて情報を記憶する強誘電体キャパシタと、
前記強誘電体キャパシタとスイッチ素子とを含むメモリセルと、
前記強誘電体キャパシタの一方の電極を構成するセルプレートに接続されたプレートラインと、
前記メモリセルにおける前記強誘電体キャパシタから前記スイッチ素子及び該スイッチ素子に接続されたビットラインを介して前記情報を読み出すセンスアンプ回路と、
を含む半導体集積回路におけるメモリセルの再書き込み動作の制御方法であって、
前記プレートラインの電位を制御する信号であるプレートライン制御信号で設定された読み出し動作期間において、
前記情報を前記センスアンプ回路で読み出した後、前記センスアンプ回路の読み出し情報出力に基いて前記プレートラインに接地電位を印加することにより前記再書き込み動作を行うことを特徴とする。
【0014】
また、本発明に係る半導体集積回路にあっては、
強誘電体を有し、印加された電圧と電圧の向きによる分極状態に応じて情報を記憶する強誘電体キャパシタと、
前記強誘電体キャパシタとスイッチ素子とを含むメモリセルと、
前記強誘電体キャパシタの一方の電極を構成するセルプレートに接続されたプレートラインと、
前記メモリセルにおける前記強誘電体キャパシタから前記スイッチ素子及び該スイッチ素子に接続されたビットラインを介して前記情報を読み出すセンスアンプ回路と、
を含む半導体集積回路において、
前記センスアンプ回路の読み出し情報出力に基いて前記プレートラインに接地電位を印加する回路を備えたことを特徴とする。
【0015】
さらに、本発明に係る半導体集積回路にあっては、
前記プレートラインに接地電位を印加する回路は、前記センスアンプ回路からの前記読み出し情報出力と、前記プレートライン制御信号とに基づき、電位を生成して前記プレートラインへ供給する論理回路であることを特徴とする。
【0016】
さらにまた、本発明に係る半導体装置にあっては、前述した半導体集積回路における多数併設した前記メモリセルと、前記ビットライン及び前記プレートラインと、前記ワードラインと、前記センスアンプ回路とを含むメモリセル群を備えた半導体装置であって、前記センスアンプ回路には、前記読み出し情報を出力すべくデータ出力線が接続されていることを特徴とする。
【0017】
また、本発明に係る電子機器にあっては、前記の半導体装置を備えたこととする。
【0018】
【作用】
上記発明によれば、プレートラインの電位を電源電位(VDD)から接地(GND)電位にするタイミングをセンスアンプのデータ読み出し直後に設定できるため、再書き込み動作の開始を早めることができ、読み出し動作の完了を早め、読み出し動作サイクルの短縮を図ることが可能である。
【0019】
【発明の実施の形態】
従来と重複する構成及び動作は既に従来の技術の欄で述べたので、本発明に係る一実施例に関し、従来と異なる相違事項を中心に説明する。
【0020】
先ず、本実施の形態に係るメモリセルの再書き込み動作の制御方法の概略を説明する。本形態に係る半導体集積回路にあっては、センスアンプ回路がメモリセルから読み出した情報の出力信号を受けると、直ちに強制的に、このメモリセルのキャパシタのセルプレートをGND電位(接地電位)にし、再書き込み動作を即座に開始可能とする。
【0021】
この制御方法を実現する回路構成の一例を説明する。図5に示される従来の回路に比し、図1に示すように、先ず、論理回路100を設けた。この論理回路100は、NAND回路18とインバータ回路19で構成される。NAND回路18の一方の入力端子にはインバータ回路15の出力端子がノードBを介して接続される一方、NAND回路18の他方の入力端子にはプレートライン制御信号PLCが入力されるようにした。そして、NAND回路18の出力端子はインバータ回路19の入力端子に接続され、インバータ回路19の出力端子はプレートラインPLに接続されている。また、センスアンプ3において基準電位VREFを供給するスイッチ素子としてのNchトランジスタを設け、そのゲートがプレートラインPLに接続されるようにした。なお、本実施例では簡単のためワードラインを2本、ビットラインを1本として説明する。
【0022】
次に読み出し動作を図1,2を使って説明する。図2は読み出し動作を示すタイミング図である。メモリセル1を読み出す場合には、プリチャージ信号PRCを電源電位VDDから電位に立ち下げ、ビットラインBLの電位をGND電位にした後、ワードラインWL1をGND電位から電源電位VDDにし、トランジスタ4をオン状態する。次にプレートライン制御信号PLCをGND電位から電源電位VDDにし、プレートラインPLの電位をGND電位から電源電位VDDにすると、強誘電体キャパシタ4に保持された分極に伴う電荷(データ)に応じた電位がビットラインBLに生じる。ここでセンスアンプ3のリファレンス電位VREFを、データのHレベル、Lレベルに応じて生じるビットライン電位の中間の値に設定しておくと、センスアンプ駆動信号SAをGND電位から電源電位VDDに立ち上げると同時に、その電位の大小関係をセンスアンプ3が検知、増幅し、メモリセルデータのHレベルやLレベルに応じたデータが出力される。つまり、データがHの場合はビットライン電位がリファレンス電位VREFより大きいため、ノードAの電位VAがHレベルとなりHデータが出力される。データがLの場合はビットライン電位がリファレンス電位VREFより小さいため、ノードAの電位VAがLレベルとなりLデータが出力される。
ここで、メモリセル1,2に記憶されたデータの状態がHの場合、ノードAの電位VAがHレベルになり、直ちに時刻t1において、ノードBの電位VBは、電源電位VDDからGND電位になる。このとき、プレートライン制御信号PLCは電源電位VDDであることから、ナンド回路18の出力は”1”、すなわち、”H”となり、インバータ回路19に入力される。このインバータ回路19の出力信号としてプレートラインPLの電位VPLはGND電位となる。その結果、メモリセル1のキャパシタのセルプレートがGND電位となり、直ちに、再書き込み動作が開始可能となる。そして、ビットラインBLの電位は電源電位VDDを保持しているため、再書き込みが行われる。再書き込み動作の開始時刻t1は、従来の図6における時刻t2に比べて早いタイミングとなる。その後、再書き込み動作が終了した後、読み出し動作が終了する。
【0023】
なお、書き込み動作は従来例と同一であるため省略する。
【0024】
メモリセル2についても、書き込み及び読み出しの動作は同様である。
【0025】
ここで、本発明に係る各メモリセルを含む半導体集積回路を、よく知られているように、データ書き込み回路を加えて多数並設し、ワードラインやビットラインのデコーダとでFeRAM(Ferroelectric Random−access Memory)などの半導体装置を構成する。この半導体装置を例えば携帯型の情報端末や電話機に適用することができる。その内部回路のシステム構成例の一部を図3に示す。図3に示すように、本発明に係る半導体装置としてのFeRAMに加え、SRAM、EEPROMやキーボード、LCDドライバがCPUにバスラインにより接続されている。このシステムを備える携帯型電話機を図4の斜視図に示す。図4における携帯型電話機600は、本体部610及び蓋部620で構成される。本体部610は、個々の機能を実現すべく互いに連携動作を行う、よく知られた、キーボード612、液晶表示部614、受話部616およびアンテナ部618を備える。蓋部620は、本体部と連係動作を行う、よく知られた送話部622を備える。
【0026】
なお、以上説明した実施の形態において、本発明の趣旨を逸脱しない範囲内で同様の作用効果を奏する適宜な改変や設計変更が可能である。例えば、本実施例の半導体集積回路における論理回路に関し、図1に示すような論理回路100に限らず、種々の論理ゲートや回路素子を用いることで、同様の入出力応答を有する論理回路を構成可能である。また、論理回路へ入力されるべき、センスアンプ13からのデータ出力は、図1に示すようにインバータ15の出力に限らず、インバータ17の出力とするなど、適宜変形可能である。
【0027】
【発明の効果】
プレートラインの電位を電源電位VDDからGND電位にするタイミングをセンスアンプのデータ読み出し直後に設定できるため、再書き込み動作の開始を早めることができ、読み出し動作の完了を早め、読み出し動作サイクルの短縮を図ることが可能である。
【0028】
また、センスアンプがデータを検出した後、プレートラインの電位を電源電位VDDからGND電位にするため、メモリセルのバラツキによるビットライン電位の変動等が有っても確実にセンス動作、再書き込み動作を実行できる。
【0029】
また、センス動作を最短で終了できるため、データH側でのプレートラインからビットラインに向かう逆向きの電界の印加も最短で終了できる。そのため、再書き込み時刻の短縮を図ることも可能であり、また、メモリセルの繰り返し読み出しサイクル数の向上にも効果が有る。
【図面の簡単な説明】
【図1】本発明の実施例における半導体集積回路図である。
【図2】本発明の実施例におけるタイミング図である。
【図3】本発明の電子機器の実施例における携帯型電話機のシステムの一部のブロック図である。
【図4】図3に示すシステムを備える携帯型電話機の斜視図である。
【図5】従来例の半導体集積回路図である。
【図6】従来例におけるタイミング図である。
【符号の説明】
1、2 メモリセル
3 センスアンプ回路
4、6 NMOSトランジスタ
5、7 強誘電体からなるキャパシタ
100 論理回路
600 携帯型型電話機
610 本体部
620 蓋部
610 本体部
612 キーボード
614 液晶表示部
616 受話部
618 アンテナ部
620 蓋部
622 送話部
Claims (9)
- 強誘電体を有し、印加された電圧と電圧の向きによる分極状態に応じて情報を記憶する強誘電体キャパシタと、
前記強誘電体キャパシタとスイッチ素子とを含むメモリセルと、
前記強誘電体キャパシタの一方の電極を構成するセルプレートに接続されたプレートラインと、
前記メモリセルにおける前記強誘電体キャパシタから前記スイッチ素子及び該スイッチ素子に接続されたビットラインを介して前記情報を読み出すセンスアンプ回路と、
を含む半導体集積回路におけるメモリセルの再書き込み動作の制御方法であって、
前記プレートラインの電位を制御する信号であるプレートライン制御信号で設定された読み出し動作期間において、
前記情報を前記センスアンプ回路で読み出した後、前記センスアンプ回路の読み出し情報出力に基いて前記プレートラインに接地電位を印加することにより前記再書き込み動作を行うことを特徴とする半導体集積回路におけるメモリセルの再書き込み動作の制御方法。 - 前記再書き込み動作は、前記センスアンプ回路の読み出し情報出力がHレベルである場合に前記プレートラインに接地電位を印加することを特徴とする請求項1記載の半導体集積回路におけるメモリセルの再書き込み動作の制御方法。
- 強誘電体を有し、印加された電圧と電圧の向きによる分極状態に応じて情報を記憶する強誘電体キャパシタと、
前記強誘電体キャパシタとスイッチ素子とを含むメモリセルと、
前記強誘電体キャパシタの一方の電極を構成するセルプレートに接続されたプレートラインと、
前記メモリセルにおける前記強誘電体キャパシタから前記スイッチ素子及び該スイッチ素子に接続されたビットラインを介して前記情報を読み出すセンスアンプ回路と、
を含む半導体集積回路において、
前記センスアンプ回路の読み出し情報出力に基いて前記プレートラインに接地電位を印加する回路を備えたことを特徴とする半導体集積回路。 - 前記プレートラインに接地電位を印加する回路は、前記センスアンプ回路からの前記読み出し情報出力と、前記プレートライン制御信号とに基づき、電位を生成して前記プレートラインへ供給する論理回路であることを特徴とする請求項3に記載の半導体集積回路。
- 前記メモリセルにおけるスイッチ素子はn型トランジスタであり、
前記キャパシタにおける、他方の電極には前記n型トランジスタのソース/ドレインの一方が接続されるとともに、
前記n型トランジスタのソース/ドレインの他方にはビットラインが接続されて、該ビットラインは前記センスアンプ回路に接続されており、
前記センスアンプ回路は、当該ビットラインから得られる電位に基づき、前記読み出し情報を出力するものであって、
前記n型トランジスタは、そのゲートに接続されたメモリセル選択用のワードラインを介した印加電圧によりオンオフ駆動される半導体集積回路であることを特徴とする請求項4記載の半導体集積回路。 - 前記センスアンプ回路の読み出し情報出力に基いて前記プレートラインに接地電位を印加する回路において、
前記プレートラインに接地電位を印加する場合の前記センスアンプ回路の読み出し情報出力は H レベルであることを特徴とする請求項3乃至5のいずれかに記載の半導体集積回路。 - 請求項3乃至6のいずれかに記載の半導体集積回路における多数併設された前記メモリセルと、前記ビットライン及び前記プレートラインと、前記ワードラインと、前記センスアンプ回路とを含むメモリセル群を備えた半導体装置であって、前記センスアンプ回路には、前記読み出し情報を出力すべくデータ出力線が接続されていることを特徴とする半導体装置。
- 前記半導体装置は、強誘電体メモリ(FeRAM)として機能することを特徴とする請求項7に記載の半導体装置。
- 請求項8に記載の半導体装置を備えたことを特徴とする電子機器。
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