JP4214708B2

JP4214708B2 - 強誘電体記憶装置及びその駆動方法

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Publication number: JP4214708B2
Application number: JP2002089173A
Authority: JP
Inventors: 泰彰 ▲濱▼田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-03-27
Filing date: 2002-03-27
Publication date: 2009-01-28
Anticipated expiration: 2022-03-27
Also published as: US6788564B2; EP1447811A4; DE60326535D1; US20040109363A1; CN1556999A; WO2003081601A1; ATE425538T1; EP1447811B1; JP2003288784A; KR100589732B1; CN100405501C; EP1447811A1; KR20040029168A

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置、その駆動方法及び駆動回路に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
強誘電体キャパシタを記憶素子として持つ強誘電体記憶装置は、ＤＲＡＭなみの動作速度を持ち、かつ、フラッシュメモリのように不揮発性である、などの特徴を持つことから、従来のメモリに置き換わる可能性のあるメモリ素子として期待されている。
【０００３】
強誘電体記憶装置として、各セルにトランジスタ及びキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。ただし、将来の高集積化を考えると、１Ｔ／１Ｃセル、２Ｔ／２Ｃセルには集積度に限界があり、より小さなメモリ素子構造が求められている。
【０００４】
強誘電体材料自体に記憶保持機能があり、強誘電体キャパシタのみでもメモリ動作をさせることができることから、特開平９−１１６１０７、特表２００１−５１５２５６に示されるように、一つの強誘電体キャパシタのみでメモリセルを構成したもの（１Ｃセル）が提案されている。
【０００５】
しかし、１Ｃセル構造では、非選択時に不要な電圧が印加されるため、データが劣化したり、ついには記憶状態を判定不能となるディスターブの問題があり、これまで実用化に至っていない。
【０００６】
本発明は、ディスターブを防止できる強誘電体記憶装置、その駆動方法及び駆動回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の各態様に係る強誘電体記憶装置、その駆動方法及び駆動回路では、複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルの少なくとも一つの選択セルに対して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つを実施する動作工程（動作モード）が実施される。さらに、その動作工程が少なくとも１回実施された後に、前記複数の強誘電体メモリセルの各々に、各々の前記強誘電体メモリセルの記憶データを反転させない電界方向に電圧を印加するディスターブ防止工程（ディスターブ防止モード）が実施される。
【０００８】
このため、非選択セルに対してある頻度で、その記憶データを反転させない電界方向に電圧が必ず印加されるので、データの劣化が抑えられる。
【０００９】
特に本発明は、複数の強誘電体メモリセルの各々が、強誘電体キャパシタのみで構成されている、いわゆるクロスポイント型あるいはパッシブ型と称される強誘電体記憶装置にて好適である。この場合、選択セルへの動作工程実施時に、非選択セルにその記憶データを反転させる電界方向に電圧が印加される場合があるが、ディスターブ防止工程の実施により、記憶データを反転させる電界方向への電圧が非選択セルに印加され続けることを防止できるからである。
【００１０】
前記動作工程では、少なくとも一つの選択セルに、第１極性及び第２極性の一方の選択電圧が印加され、非選択セルに第１極性及び第２極性の非選択電圧の一方または双方が印加される。この後に実施される前記ディスターブ防止工程では、前記複数の強誘電体メモリセルの各々に、前記第１極性及び前記第２の極性の非選択電圧を交互に印加することができる。
【００１１】
こうすると、各メモリセルの記憶データが“０”であっても“１”であっても、全てのメモリセルに、定期的にその記憶データを反転させない電界方向に電圧が必ず印加され、データの劣化が抑えられる。
【００１２】
本発明の一態様に係る強誘電体記憶装置は、互いに平行に配置される複数のワード線と、前記複数のワード線と交差して、互いに平行に配置される複数のビット線と、前記複数のワード線及び前記複数のビット線の各交点に形成される複数の強誘電体メモリセルと、前記複数のワード線を駆動するワード線ドライバと、前記複数のビット線を駆動するビット線ドライバとを有して構成される。本発明の他の態様に係る強誘電体記憶装置の駆動回路には、前記強誘電体記憶装置のうち、ワード線・ビット線駆動回路が配置される。これらの強誘電体記憶装置またはその駆動回路でも、上述した本発明方法が実施される。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して具体的に説明する。
【００１４】
＜第１実施形態＞
（強誘電体記憶装置の説明）
図１は、本発明の第１実施形態に係る強誘電体記憶装置であるＦｅＲＡＭのブロック図であり、図２はそのメモリアレイを模式的に示す斜視図である。図２に示すように、メモリセルアレイ１０は、強誘電体薄膜１２と、強誘電体薄膜１２の一方の面に配列された複数のワード線１４と、強誘電体薄膜１２の他方の面に配列された複数のビット線１６とを有する。
【００１５】
上記の構造により、複数のワード線１４及び複数のビット線１６の各交点（クロスポイント）には、図１に示すように強誘電体メモリセル１８がそれぞれ形成される。このような構造から、図２に示すメモリは、クロスポイントＦｅＲＡＭあるいはパッシブ型ＦｅＲＡＭと称されている。よって、図２に示すメモリは、各セルにトランジスタ及びキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型メモリとは異なる。
【００１６】
本実施形態のＦｅＲＡＭは、メモリセルアレイ１０内にトランジスタを要しないので、高集積化が可能であり、また、図２の構造を多段に積層することが可能である。また、ＣＭＯＳロジックが搭載される駆動回路基板は、図２の構造の例えば下方に配置できる。
【００１７】
本実施形態に用いられる強誘電体は、ＳＢＴ（ストロンチウム−ビスマス−タンタリュウム）、ＰＺＴ（リード−ジルコニウム−タイタニウム）、ＢＬＴ（ビスマス−ランタンニウム−タイタニウム）またはこれらの酸化物である無機材料を好適に用いることができるが、他の無機材料あるいは有機材料を用いても良い。
【００１８】
本実施形態に用いられるワード線１４及びビット線１６を形成する電極材料は、耐酸化性が強く耐熱性が高い点で、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）、イリジウムオキサイド（ＩｒＯ２）、ストロンチウム−ルテニウムまたはその酸化物を好適に用いることができるが、他の導電材料であっても良い。
【００１９】
このメモリセルアレイ１０の駆動回路系として、複数のワード線１４を駆動するワード線ドライバ２０と、複数のビット線１６を駆動するビット線ドライバ２２と、ワード線及びビット線ドライバ１０，２２に複数種の駆動電圧（Ｖｓ，２Ｖｓ／３，Ｖｓ／３，０）を供給する電源回路２４とが設けられている。ワード線ドライバ２０は複数のワード線１４の各々の一端（図１の左端）に接続され、ビット線ドライバ２２は複数のビット線１６の各々の一端（図１の上端）に接続されている。
【００２０】
ワード線ドライバ２０は、行方向アドレスデコーダを含み、アドレス選択された１本のワード線１４と残りの非選択のワード線１４とに、リード、ライトまたはリライトモードに応じた（ライト、リライト時には、さらに書き込むべきデータに応じた）電位を供給する。同様に、ビット線ドライバ２２は、列方向アドレスデコーダを含み、アドレス選択された少なくとも１本のビット線１６と残りの非選択のビット線１４とに、リード、ライトまたはリライトモードに応じた（ライト、リライト時には、さらに書き込むべきデータに応じた）電位を供給する。
【００２１】
また、ワード線・ビット線ドライバ２０，２２は、上述の動作モード時にワード線１４及びビット線１６に電位供給することに加えて、その後のディスターブ防止工程を実施するために、ワード線１４及びビット線１６に電位供給する機能を有する。
【００２２】
（一般動作説明）
次に、図１に示すＦｅＲＡＭの動作について説明する。図３は、図１に示すメモリセル１８の自発分極Ｐまたは分極電荷Ｑ（分極Ｐの変化×キャパシタ面積）の電圧依存性が示すヒステリシス特性を表している。
【００２３】
図３では例えば、ビット線１６に対してワード線１４の電位が高くなる方向をプラス（＋）としている。ワード線１４及びビット線電位が同電位（共に０Ｖである電源ＯＦＦ時も含む）である時に、メモリセル１８の印加電圧が０Ｖとなる。このときの強誘電体キャパシタは、２種の残留分極±Ｐｒ（図３のＡ点及びＤ点）をもつ。例えば、図３のＤ点の残留分極Ｐｒを“０”のメモリ状態、図３のＡ点の残留分極−Ｐｒを“１”のメモリ状態と定義して、２値の記憶状態を得ることができる。
【００２４】
ここで、図３の点Ｃ及び点Ｆはそれぞれ、強誘電体メモリセル１８の飽和分極点である。また、図３の点Ｂ及び点Ｅは、分極方向が反転する点である。この点Ｂまたは点Ｅのように、分極値を０とする電圧を抗電圧と称する。
【００２５】
図３のヒステリシス特性によれば、データ“０”を書き込む時には、強誘電体メモリセル１８に電圧Ｖｓを印加し、図３の点Ｃに移行させた後に、強誘電体メモリセル１８への印加電圧を０Ｖとして点Ｄに移行させれば良い。逆に、データ“１”を書き込む時には、強誘電体メモリセル１８に電圧−Ｖｓを印加し、図３の点Ｆに移行させた後に、強誘電体メモリセル１８への印加電圧を０Ｖとして点Ａに移行させれば良い。
【００２６】
データの読み出しは、点Ａまたは点Ｄの分極状態にある強誘電体メモリセル１８に電圧＋Ｖｓを印加して行う。
【００２７】
選択セル１８ａでの残留分極が、図３のＡ点、Ｄ点のいずれであっても、上述のリード動作によって図３のＣ点の分極状態となる。このとき、Ａ点からＣ点に移行するとき（メモリ状態が“１”のリード時）には分極値が０となるＢ点を越えて分極方向が負から正に反転する。このため、図３に示す比較的大きな電荷量Ｑ１に相当する電流がビット線１６に流れる。一方、Ｄ点からＣ点に移行するとき（メモリ状態が“０”のリード時）には、分極方向は反転しない。よって、図３に示す比較的小さな電荷量Ｑ２に相当する電流がビット線１６に流れる。よって、ビット線１６に流れる電流を、図示しないリファレンス電流と比較することで、メモリ状態が“１”であるか“０”であるかを判定できる。
【００２８】
次に、データの読み出しを例に挙げて、ワード線１４及びビット線１６の電位設定について説明する。この電位設定は、電源回路２４から４種類の電位（Ｖｓ，２Ｖｓ／３，Ｖｓ／３，０）の供給を受けたワード線ドライバ２０及びビット線ドライバ２２によって実施される。なお、電位Ｖｓ，０が２種の選択電位となり、電位２Ｖｓ／３，Ｖｓ／３が２種の非選択電位となる。
【００２９】
図４には、一つの選択セル１８ａと、他の非選択セル１８ｂが示されている。アドレス（２，２）に位置する選択セル１８ａに接続されたワード線１４は電位Ｖｓ（ワード選択電位）に設定され、ビット線１６は電位０（ビット選択電位）に設定されている。よって、選択セル１８ａにはＶｓ−０＝Ｖｓのプラスの電界が印加される。このため、選択セル１８ａでの残留分極が、図３のＡ点、Ｄ点のいずれであっても、上述のリード動作によって図３のＣ点の分極状態となる。よって、選択セル１８ａに接続されたビット線１６の電流を検出すれば、上述の通り、メモリ状態が“１”であるか“０”であるかを判定できる。
【００３０】
なお、図３のＣ点の分極状態に設定することは、データ“０”の書き込み動作と同じである。よって、データ“０”を書き込むときにも、図４の通り電位設定すればよい。
【００３１】
また、実際のデータリード動作は、一本のワード線１４上の複数のメモリセル１８に対して同時に実施され、８ビットまたは１６ビットなどの一群のデータが同時に読み出される。
【００３２】
（デスィスターブ現象の説明）
このデータリード時には、図４に示す非選択セル１８ｂに接続された全てのワード線１４は電位Ｖｓ／３（ワード非選択電位）に、非選択セル１８ｂに接続された全てのビット線１６は電位２Ｖｓ／３（ビット非選択電位）に設定される。このとき、非選択セル１８ｂへの印加電圧は±Ｖｓ／３となる。この結果、Ａ点の分極状態であった非選択セル１８ｂは、図３のＨ，Ｉ点のいずれかに移行する。Ａ点からＩ点に移行しても、反転点Ｂを越えないため、記憶データが反転することはない。また、Ｄ点の分極状態であった非選択セル１８ｂは、図３のＧ，Ｊ点のいずれかに移行する。この場合も、Ｄ点からＧ点に移行しても、反転点Ｅを越えないため、記憶データが反転することはない。
【００３３】
しかし、例えば読み出し動作モードの度に、非選択セルに繰り返し非選択電圧が印加されると、その電界方向によってはデータが劣化してしまう。このことを、図５を参照して説明する。
【００３４】
図５は、点Ｄの分極状態にある非選択メモリセルに、他の選択セルの動作モードの度に、分極状態を反転させる電界方向（点Ｅ側に移行する電界方向でマイナス電界方向）に、１０ⁿオーダで繰り返し非選択電圧−Ｖｓ／３が印加される場合を示している。同様に、点Ａの分極状態にある非選択メモリセルに、他の選択セルの動作モードの度に、分極状態を反転させる電界方向（点Ｂ側に移行する電界方向でプラス電界方向）に１０ⁿオーダで繰り返し非選択電圧Ｖｓ／３が印加される場合を示している。
【００３５】
いずれの場合も、繰り返し回数１０ⁿのべき乗数ｎが大きくなると、残留分極Ｐｒまたは−Ｐｒの絶対値が小さくなってしまう。こうなると、データ読み出し時に充分な分極電荷のマージンが生じなくなり、読み出し不能となってしまう。
【００３６】
（本実施形態の駆動方法）
本実施例では、上述のディスターブ現象を低減するものである。この解決原理を簡易化したのが、図６（Ａ）（Ｂ）である。図６（Ａ）は比較例の駆動法であり、図６（Ｂ）は本実施形態の駆動法である。
【００３７】
図６（Ａ）（Ｂ）は共に、強誘電体キャパシタにマイナス電界方向の書き込みパルス（−Ｖｓ）が印加されて、分極状態を図３のＦ点に移行させて、データ“１”の書き込みが行われている。なお、この書き込み動作は、図３のＡ点（データ“１”の記憶状態）からＣ点に移行させてデータ“１”を読み出した後、図３のＤ点を経てＦ点に移行させるための再書き込み動作と同じである。
【００３８】
図６（Ａ）では、その後の非選択時に、プラス電界方向の非選択電圧（Ｖｓ／３）が繰り返し印加された後に、プラス電界方向の読み出しパルスが印加されて、読み出しが行われている。この動作を、図５にて説明すると、データ“１”の書き込みによりＦ点の分極状態に移行した後、印加電圧０のメモリ状態では図５のＡ点の分極状態にあり、繰り返し非選択電圧Ｖｓ／３が印加されることで、図５の通りにディスターブが生ずる。よって、プラス電界方向の読み出しパルスＶｓが印加されたときの、分極電荷量は、図３に示すディスターブのない分極電荷量Ｑ１よりも小さくなる。
【００３９】
一方、本実施形態の駆動方法では、図６（Ｂ）に示すように、繰り返し実施される非選択時には、必ず一対の非選択パルス（−Ｖｓ／３，＋Ｖｓ／３）が印加されている。従って、図６（Ｂ）の例では、マイナス電界の非選択パルス（−Ｖｓ／３）が、図５のＡ点の分極状態を反転しない電界方向の電圧パルスとなるので、ディスターブを抑制することができる。
【００４０】
なお、図６（Ｂ）とは異なり、プラス電界の書き込みパルス（Ｖｓ）によりデータ“０”を書き込まれているメモリセルの場合には、一対の非選択パルス（−Ｖｓ／３，＋Ｖｓ／３）のうち、プラス電界の非選択パルス（Ｖｓ／３）が、図５のＤ点の分極状態を反転しない電界方向の電圧パルスとなり、同様にしてディスターブを抑制することができる。
【００４１】
このように、データ記憶状態に拘わらず、そのデータ記憶時の分極状態を反転しない電界方向の電圧パルスが非選択時に必ず印加されるようにしておけば、データ記憶状態によって非選択パルスの電界方向を切り替える必要がない。
【００４２】
ただし、本実施形態は、必ずしも一対の非選択パルスを印加するものに限らず、所定の頻度でブラス電界の非選択パルスとマイナス電界の非選択パルスとを交互に印加するなどの方法を採用できる。
【００４３】
図７は、図６（Ａ）の比較例と図６（Ｂ）の本実施形態とのそれぞれについて、非選択パルスの印加回数と、読み出し電荷量との関係を示す特性図である。図７から明らかなように、本実施形態の方がディスターブ悪影響が少なく、より大きい読み出し電荷量を確保できることが分かる。
【００４４】
（本実施形態の駆動方法の具体例）
以下、本実施形態のより具体的な駆動方法について説明する。以下の説明では、図８に示すセルＣ１１を選択セルとし、セルＣ１２，Ｃ２１，Ｃ２２を非選択セルとする。
【００４５】
図９（Ａ）〜図９（Ｄ）は、図３に示すデータ“０”を選択セルＣ１１に書き込む時、あるいは図３に示すデータ“０”及び“１”を読み出すときの、２本のワード線ＷＬ１，ＷＬ２の電位と、２本のビット線ＢＬ１，ＢＬ２の電位をそれぞれ示している。図１０（Ａ）〜図１０（Ｄ）は、図９（Ａ）〜図９（Ｄ）に示す各種電位をワード線ＷＬ１，ＷＬ２及びビット線ＢＬ１，ＢＬ２に印加した際の、４つのセルＣ１１，Ｃ１２，Ｃ２１，Ｃ２２に印加される電圧を示している。
【００４６】
各図に示す駆動期間は、データ“１”書き込み期間Ｔ１、イコライズ期間Ｔ２及びディスターブ防止期間Ｔ３に大別される。本実施形態では、最小パルス幅Ｗとしたとき、書き込み期間Ｔ１＝５Ｗ、イコライズ期間Ｔ２＝Ｗ、ディスターブ期間Ｔ３＝３Ｗとしている。
【００４７】
選択セルＣ１１を図３の点Ｃの飽和分極状態に設定するには、選択セルＣ１１に接続されたワード線ＷＬ１に図９（Ａ）に示すパルス幅Ｗのワード線選択電位（Ｖｓ）を、選択セルＣ１１に接続されたビット線ＢＬ１に図９（Ｃ）に示すビット線選択電位（０）を印加すればよい。このとき、図１０（Ａ）に示すように、選択セルＣ１１の両端にはプラス電界方向の電圧（Ｖｓ）が印加される。書き込み期間Ｔ１では、非選択セルＣ１２，Ｃ２１，Ｃ２２に、非選択電圧（±Ｖｓ／３）が印加される。このため、ワード線ＷＬ２には、図９（Ｂ）に示すようにワード非選択電位（Ｖｓ／３）が印加され、ビット線ＢＬ２には、図９（Ｄ）に示すようにビット線非選択電位（２Ｖｓ／３）が印加される。
【００４８】
図９（Ａ）〜図９（Ｄ）に示す波形図では、各電圧パルスが時間軸上でずれたとしても、非選択セルＣ１２，Ｃ２１，Ｃ２２に非選択電圧（±Ｖｓ／３）よりも絶対値が大きい電圧がかからないようにしている。例えば、選択ワード線ＷＬにパルス幅Ｗの選択ワード電位Ｖｓが印加されるタイミングに合わせて、ビット線ＢＬ２にはパルス幅３Ｗの非選択ビット電位（２Ｖｓ／３）が印加されている。同様に、ビット線ＢＬ２にパルス幅３Ｗの非選択ビット電位（２Ｖｓ／３）が印加されるタイミングに合わせて、ワード線ＷＬ１，Ｌ２には、パルス幅５Ｗの非選択ワード電位（Ｖｓ／３）が印加されている。こうすると、図９（Ａ）の選択ワード電位Ｖｓの電圧パルスが時間軸上でずれても、あるいは図９（Ｄ）の非選択ビット電位（２Ｖｓ／３）の電圧パルスが時間軸上でずれても、非選択セルＣ１２，Ｖ２１，Ｃ２２に非選択電圧（±Ｖｓ／３）よりも絶対値が大きい電圧がかからない。
【００４９】
次に、イコライズ期間Ｔ２では、全てのワード線及びビット線の電位が０Ｖとされ、先の書き込み期間Ｔ１にて図３のＣ点に移行した選択セルの分極状態は、書き込み期間Ｔ１内に点Ｊに移行した後に、イコライズ動作によって点Ｄに移行する。非選択セルは、書き込み期間Ｔ１内に点Ｇ，Ｊのどちらか（点Ｄの状態にあるとき）、または点Ｈ，Ｉのどちらか（点Ａの状態にあるとき）に移動した後、元の点Ｄまたは点Ａに戻る。
【００５０】
ディスターブ防止期間Ｔ３は、それぞれ非選択電位（Ｖｓ／３）が印加される第１区間Ｔ₃₁及び第２区間Ｔ₃₂と、その間の０Ｖに設定される第３区間Ｔ₃₃に３分割されている。第１区間Ｔ₃₁では、例えば図９（Ａ）及び図９（Ｂ）に示すように、全てのワード線ＷＬ１，ＷＬ２に非選択電位（Ｖｓ／３）が印加される。第２区間Ｔ₃₂では、例えば図９（Ｃ）及び図９（Ｄ）に示すように、全てのビット線ＢＬ１，ＢＬ２に非選択電位（Ｖｓ／３）が印加される。なお、第１区間と第２区間の順番を逆にしても良い。第３区間Ｔ₃₃は上述のイコライズ期間Ｔ２と同じである。
【００５１】
このディスターブ防止期間Ｔ３では、図１０（Ａ）〜図１０（Ｄ）に示すように、第１区間Ｔ３１ではプラス電界の非選択電位（Ｖｓ／３）が、第２区間Ｔ３２ではマイナス電界の非選択電圧（−Ｖｓ／３）が、全てのセルＣ１１，Ｃ１２，Ｃ２１，Ｃ２２に印加される。従って、図６（Ｂ）にて示した原理により、ディスターブが防止される。
【００５２】
ここで、図１０（Ａ）〜図１０（Ｄ）に示すように、選択セルＣ１１へ“０”を書き込む書き込み期間Ｔ１内にて、非選択セルＣ１２，Ｃ２１，Ｃ２２にプラス方向の非選択電圧（Ｖｓ／３）が印加されるか、あるいはマイナス方向の非選択電圧（−Ｖｓ／３）が印加されるかは、選択セルの位置などに依存して決まり、区々である。
【００５３】
図１０（Ｂ）及び図１０（Ｄ）に示す非選択セルＣ１２，Ｃ２２では、書き込み期間Ｔ１内に双方の電界方向の非選択電圧（±Ｖｓ／３）が印加されるが、図１０（Ｃ）に示す選択セルＣ２１では、書き込み期間Ｔ１内では同一の電界方向に非選択電圧が印加され続ける。よって、非選択セルＣ２１のメモリ状態によっては、ディスターブの悪影響が最も顕著となる。この場合でも、本実施形態のディスターブ期間Ｔ３を設けることで、定期的に、メモリ状態を反転させない電界方向の非選択電圧が必ず印加されるため、ディスターブの問題を抑制できる。
【００５４】
図１１（Ａ）〜図１１（Ｄ）は、図３に示すデータ“１”を選択セルＣ１１に書き込む時の２本のワード線ＷＬ１，ＷＬ２の電位と、２本のビット線ＢＬ１，ＢＬ２の電位をそれぞれ示している。図１２（Ａ）〜図１２（Ｄ）は、図１１（Ａ）〜図１１（Ｄ）に示す各種電位をワード線ＷＬ１，ＷＬ２及びビット線ＢＬ１，ＢＬ２に印加した際の、４つのセルＣ１１，Ｃ１２，Ｃ２１，Ｃ２２に印加される電圧を示している。
【００５５】
図１１及び図１２は、図９及び図１０と比較すると、動作モードの相違から書き込み期間Ｔ１の波形が相違するが、ディスターブ期間Ｔ３は同じ波形となっている。よって、データ“０”を書き込む時にも、ディスターブを防止できる。
【００５６】
（ディスターブ防止期間の設定方法）
上述の実施形態では、書き込み動作、再書き込み動作及び読み出し動作が終了する度に、ディスターブ防止期間を設けるものであったが、これらの動作が複数回終了する毎に１回、ディスターブ期間を設けるものでも良い。
【００５７】
このために、図１３に示すように、書き込み動作及び読み出し動作の回数をカウントし、所定値にカウントアップしたらディスターブ防止期間Ｔ３内の動作を行うように指示するカウンタ４０を設けることが出来る。このカウンタ４０は、書き込み動作及び読み出し動作の回数をカウントするために、例えばアドレス遷移信号ＡＴＤをカウントすることが出来る。なお、読み出し動作が行われると続いて再書き込みが必ず実施され、書き込み動作としてもデータ“０”とデータ“１”との２回の書き込みが必要である。従って、カウンタ４０がアドレス遷移信号ＡＴＤを１回カウントすると、上述の２つの動作が終了したことを検出できるので、これを考慮してカウントアップ値を決定すればよい。
【００５８】
図１４は、メモリアドレスとして用いられない架空のアドレス（Ｍ＋１，Ｎ＋１）が指定された場合に、ディスターブ防止期間Ｔ３内の動作が実施される他の実施形態を示している。
【００５９】
図１４において、有効ワード線１４はＮ本、有効ビット線１６はＭ本、強誘電体メモリセル１８は計（Ｍ×Ｎ）個存在する。ここで、（Ｎ＋１）本目の仮想のワード線１４Ａと、（Ｍ＋１）本目の仮想のビット線１６Ａを想定する。アドレス（Ｍ＋１，Ｎ＋１）も仮想アドレスである。
【００６０】
上述の書き込み及び読み出し動作は、実際のアドレス（１，１）〜（Ｍ，Ｎ）のいずれかが指定されて実施される。ワード線・ビット線ドライバ２０，２２は上述したようにアドレスデコーダを内蔵するので、有効アドレスが指定された時には上述の動作工程が実施される。ここで、仮想アドレス例えばアドレス（Ｍ，Ｎ）が指定されたら、ディスターブ防止工程が実施されるように、ワード線・ビット線ドライバ２０，２２を設定しておく。こうすると、カウンタ４０等を要せずに、アドレス指定のみでディスターブ防止工程を実施することができる。
【００６１】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る強誘電体記憶装置のブロック図である。
【図２】図１に示すメモリセルアレイの概略斜視図である。
【図３】図１に示す強誘電体メモリセルのヒステリシス特性図である。
【図４】強誘電体メモリセルアレイのリード時（データ“０”の書込み時）のワード線、ビット線の設定電位を示す概略説明図である。
【図５】強誘電体キャパシタのディスターブ現象を説明するための特性図である。
【図６】図６（Ａ）は比較例の駆動法を、図６（Ｂ）は本発明の実施形態の駆動法をそれぞれ示す波形図である。
【図７】図６（Ａ）（Ｂ）の駆動法のそれぞれについて、非選択パルスの回数と読み出し電荷量との関係を示す特性図である。
【図８】図１中の一部のセルの拡大図である。
【図９】図９（Ａ）〜図９（Ｄ）は、データ“０”を図８の選択セルＣ１１に書き込む時の２本のワード線と２本のビット線の電位をそれぞれ示す波形図である。
【図１０】図１０（Ａ）〜図１０（Ｄ）は、図９（Ａ）〜図９（Ｄ）の電位設定により図８の選択セルＣ１１〜Ｃ２２に印加される電圧をそれぞれ示す波形図である。
【図１１】図１１Ａ）〜図１１（Ｄ）は、データ“１”を図８の選択セルＣ１１に書き込む時の２本のワード線と２本のビット線の電位をそれぞれ示す波形図である。
【図１２】図１２（Ａ）〜図１２（Ｄ）は、図１１（Ａ）〜図１１（Ｄ）の電位設定により図８の選択セルＣ１１〜Ｃ２２に印加される電圧をそれぞれ示す波形図である。
【図１３】ディスターブ防止工程を実施するタイミングを決定するカウンタを有する強誘電体記憶装置のブロック図である。
【図１４】仮想アドレスの指定によりディスターブ防止工程を実施するタイミングを決定する強誘電体記憶装置のブロック図である。
【符号の説明】
１０メモリセルアレイ
１２強誘電体
１４ワード線
１６ビット線
１８強誘電体メモリセル
１８ａ選択セル
１８ｂ非選択セル
２０ワード線ドライバ
２２ビット線ドライバ
２４電源回路
４０カウンタ

Claims

複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルの少なくとも一つの選択セルに対して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つを実施する動作工程と、
前記動作工程が少なくとも１回実施された後に、前記複数の強誘電体メモリセルの各々に、各々の前記強誘電体メモリセルの記憶データを反転させない電界方向に電圧を印加するディスターブ防止工程と、
を有し、
前記動作工程では、前記少なくとも一つの選択セルに接続されたワード線に２種の選択電位の一方を供給し、非選択セルに接続されたワード線に２種の非選択電位の一方を供給し、前記少なくとも一つの選択セルに接続されたビット線に前記２種の選択電位の他方を供給し、前記非選択セルに接続されたビット線に前記２種の非選択電位の他方を供給し、
前記ディスターブ防止工程は、第１，第２区間と、前記第１，第２区間の間に設けられた第３区間とに分割され、前記２種の選択電位のうちの低電位を第１ディスターブ電位とし、前記２種の非選択電位のうちの低電位を第２ディスターブ電位とし、
前記ディスターブ防止工程では、前記第１区間に、前記複数のワード線に前記第１，第２ディスターブ電位の一方を供給し、前記複数のビット線に前記第１，第２ディスターブ電位の他方を供給し、前記第２区間に、前記複数のワード線に前記第１，第２ディスターブ電位の他方を供給し、前記複数のビット線に前記第１，第２ディスターブ電位の一方を供給し、前記第３区間に、前記複数のワード線及び前記複数のビット線を同電位に設定することを特徴とする強誘電体記憶装置の駆動方法。
請求項１において、
前記複数の強誘電体メモリセルの各々が、強誘電体キャパシタのみで構成されていることを特徴とする強誘電体記憶装置の駆動方法。
互いに平行に配置される複数のワード線と、
前記複数のワード線と交差して、互いに平行に配置される複数のビット線と、
前記複数のワード線及び前記複数のビット線の各交点に形成される複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線ドライバと、
前記複数のビット線を駆動するビット線ドライバと、
を有し、
前記ワード線ドライバ及び前記ビット線ドライバは、前記複数の強誘電体メモリセルの少なくとも一つの選択セルに対して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つの動作モードを実施し、前記動作モードが少なくとも１回実施された後のディスターブ防止モード時に、前記複数の強誘電体メモリセルの各々に、各々の前記強誘電体メモリセルの記憶データを反転させない電界方向に電圧を印加し、
前記動作モード時に、前記ワード線ドライバは、前記少なくとも一つの選択セルに接続されたワード線に２種の選択電位の一方を、前記非選択セルに接続されたワード線に２種の非選択電位の一方をそれぞれ供給し、前記ビット線ドライバは、前記少なくとも一つの選択セルに接続されたビット線に前記２種の選択電位の他方を、前記非選択セルに接続されたビット線に前記２種の非選択電位の他方をそれぞれ供給し、
前記ディスターブ防止モード時が、第１，第２区間と、前記第１，第２区間の間に設けられた第３区間とに分割され、前記２種の選択電位のうちの低電位を第１ディスターブ電位とし、前記２種の非選択電位のうちの低電位を第２ディスターブ電位とし、
前記第１区間に、前記ワード線ドライバが前記複数のワード線に前記第１，第２ディスターブ電位の一方を供給し、前記ビット線ドライバが前記複数のビット線に前記第１，第２ディスターブ電位の他方を供給し、前記第２区間に、前記ワード線ドライバが前記複数のワード線に前記第１，第２ディスターブ電位の他方を供給し、前記ビット線ドライバが前記複数のビット線に前記第１，第２ディスターブ電位の一方を供給し、前記ワード線ドライバ及び前記ビット線ドライバは、前記第３区間に、前記複数のワード線及び前記複数のビット線を同電位に設定することを特徴とする強誘電体記憶装置。
請求項３において、
前記複数の強誘電体メモリセルの各々が、強誘電体キャパシタのみで構成されていることを特徴とする強誘電体記憶装置。