JP4377751B2 - クロスポイント構造の半導体記憶装置及びその製造方法 - Google Patents

Description

本発明は、同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置及びその製造方法に関する。

一般的に、ＤＲＡＭ、ＮＯＲ型フラッシュメモリ、ＦｅＲＡＭ等の半導体記憶装置は、データを蓄積するメモリ素子部分と、このメモリ素子を選択するための選択トランジスタとを備えて１つのメモリセルが構成されている。これに対し、クロスポイント構造のメモリセルは、この選択トランジスタを廃して、ビット線とワード線の交点（クロスポイント）にメモリデータを蓄積する記憶材料体のみを配して形成される。このクロスポイント構造のメモリセル構成は、選択されたビット線とワード線の交点の蓄積データを、選択トランジスタを用いずに直接読み出すことになるため、選択メモリセルと同じビット線或いはワード線に接続する非選択メモリセルからの寄生電流による動作スピードの遅延、消費電流の増大等の課題があるものの、単純な構造であるため大容量化が可能であるとして注目されている。そして、当該クロスポイント構造のメモリセル構成の半導体記憶装置が、ＭＲＡＭ（磁気抵抗メモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＲＲＡＭ（抵抗体メモリ）等において提案されている。尚、ＭＲＡＭは、メモリセルの記憶材料体の有する強磁性トンネル磁気抵抗効果（ＴＭＲ効果：Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）、即ち磁化方向の違いによる抵抗変化を利用してデータを記憶する不揮発性メモリの一種である。また、ＦｅＲＡＭは、メモリセルの記憶材料体の有する強誘電体特性（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）、即ち電界による残留分極の違いを利用してデータを記憶する不揮発性メモリの一種である。また、ＲＲＡＭは、メモリセルの記憶材料体の有する巨大磁気抵抗効果（ＣＭＲ効果：Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）、即ち電界による抵抗変化効果を利用してデータを記憶する不揮発性メモリの一種である。

例えば、下記特許文献１の図２等において、クロスポイント構造のメモリセル構成を備えたＭＲＡＭが、下記特許文献２の図２等において、クロスポイント構造のメモリセル構成を備えたＦｅＲＡＭが、また、下記特許文献３の図６等において、クロスポイント構造のメモリセル構成を備えたＲＲＡＭが、夫々開示されている。

当該クロスポイント構造の半導体記憶装置の従来の製造方法として、最も簡便な手法を以下に説明する。図２２は、従来のクロスポイント構造のメモリセル構成を示す平面レイアウト図である。図２２において、Ｒ１で指示された領域が下部電極配線Ｂの配線パターンを定義する領域を、Ｒ２で指示された領域が上部電極配線Ｔの配線パターンを定義する領域を夫々示す。ここで、上部電極配線Ｔと下部電極配線Ｂの何れか一方がワード線となり、他方がビット線となる。また、図２３と図２４は従来の製造方法を工程順に示したものであり、図２３及び図２４の各図（ａ）は、図２２のＸ−Ｘ´に沿った垂直断面図を、図２３及び図２４の各図（ｂ）は、図２２のＹ−Ｙ´に沿った垂直断面図を、夫々示したものである。

先ず、シリコン半導体基板上２６にメモリセル下の層間絶縁膜２７を形成する。次に、下部電極配線Ｂとなる第１電極膜２８を、層間絶縁膜２７上の全面に堆積した後、公知のフォトリソグラフィの手法によって、ストライプ状にパターンニングしたレジストをマスクとして、第１電極膜２８をエッチングすることにより、図２３（ａ），（ｂ）に示すような下部電極配線パターンＲ１を形成する。

次に、データを蓄積するための記憶材料体２９を全面に形成する。即ち、ＦｅＲＡＭ（強誘電体メモリ）であれば、強誘電体特性を有する材料膜を、ＭＲＡＭ（磁気抵抗メモリ）であれば、強磁性トンネル磁気抵抗効果を有する材料膜を、ＲＲＡＭ（抵抗体メモリ）であれば、巨大磁気抵抗効果を有する材料膜を形成する。
特開２００１−２７３７５７号公報 特開２００３−２８８７８４号公報 特開２００３−６８９８３号公報

上述の如く、クロスポイント構造のメモリセルは、メモリセル毎に選択トランジスタを有していないので、高集積化が可能である。当該高集積化を目的として、上記従来の製造方法における上部電極配線パターンと下部電極配線パターンは、夫々、一般的に当該半導体記憶装置の製造に用いる製造プロセスのデザインルールで規定される最小加工寸法（製造プロセスの制約上形成し得る最小の線幅寸法及び最小の間隔寸法）で周期的に繰り返されるストライプ形状（ライン＆スペース形状）に形成され、互いに直交するように配置される。尚、該最小加工寸法は、通常、フォトリソグラフィの解像能力で制約される寸法である。

クロスポイント構造のメモリでは、上部電極配線と下部電極配線が交差する領域（クロスポイント）が１つのメモリセルとして機能する部分である。図２２に示す従来の製造方法で形成されたメモリセルの平面レイアウト図において、上記最小加工寸法を「Ｆ」と定義すると、該クロスポイント（メモリセル）は下部電極配線方向及び上部電極配線方向に夫々ピッチ２Ｆで繰り返されてアレイ状に存在する。従って、１つのメモリセル面積は、図２２の太実線領域で示すように、２Ｆ×２Ｆ＝４Ｆ^２となり、上記従来の製造方法では、理論上メモリセル面積を４Ｆ^２より小さくはできない。

本発明は、上記問題点に鑑みてなされたものであり、製造プロセス上の最小加工寸法で規定される最小メモリセル面積よりも小さいメモリセル面積の半導体記憶装置及びその製造方法を提供することを目的とする。

上記目的を達成するための本発明に係る半導体記憶装置は、同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置であって、前記上部電極配線と前記下部電極配線の少なくとも何れか一方の電極配線は、ストライプ状に複数の段差を有するように加工された絶縁膜の前記段差の側壁面に沿って、前記絶縁膜の前記段差の一の側壁面毎に一本の前記電極配線が形成されていることを特徴とする。

また、本発明に係る半導体記憶装置は、更に、ストライプ状に複数の段差を有するように加工された第１絶縁膜の前記段差の側壁面に沿って、前記第１絶縁膜の前記段差の一の側壁面毎に一本の前記下部電極配線が形成され、ストライプ状に複数の段差を有するように加工された第２絶縁膜の前記段差の側壁面に沿って、前記第２絶縁膜の前記段差の一の側壁面毎に一本の前記上部電極配線が形成されていることを特徴とする。

また、本発明に係る半導体記憶装置は、更に、前記記憶材料体が、強誘電体特性、強磁性トンネル磁気抵抗効果、或いは、巨大磁気抵抗効果を有することを特徴とする。

上記目的を達成するための本発明に係る半導体記憶装置の製造方法は、同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、半導体基板上に、第１絶縁膜を堆積する工程と、前記第１絶縁膜を加工することによりストライプ状に複数の段差を形成する工程と、前記下部電極配線の材料となる第１電極膜を堆積する工程と、前記第１電極膜をエッチングすることにより、前記第１絶縁膜の前記段差の各側壁面に沿って前記第１電極膜からなる前記第１絶縁膜の前記段差の一の側壁面毎に一本の前記下部電極配線を形成する工程と、を有することを特徴とする。

また、本発明に係る半導体記憶装置の製造方法は、同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、前記下部電極配線上に第２絶縁膜を堆積する工程と、前記第２絶縁膜を加工することによりストライプ状に複数の段差を形成する工程と、前記記憶材料体を堆積する工程と、前記上部電極配線の材料となる第２電極膜を堆積する工程と、前記第２電極膜をエッチングすることにより、前記第２絶縁膜の前記段差の各側壁面に沿って前記第２電極膜からなる前記第２絶縁膜の前記段差の一の側壁面毎に一本の前記上部電極配線を形成する工程と、を有することを特徴とする。

また、本発明に係る半導体記憶装置の製造方法は、同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、前記下部電極配線上に前記記憶材料体を堆積する工程と、第２絶縁膜を堆積する工程と、前記第２絶縁膜を加工することによりストライプ状に複数の段差を形成する工程と、前記上部電極配線の材料となる第２電極膜を堆積する工程と、前記第２電極膜をエッチングすることにより、前記第２絶縁膜の前記段差の各側壁面に沿って前記第２電極膜からなる前記第２絶縁膜の前記段差の一の側壁面毎に一本の前記上部電極配線を形成する工程と、を有することを特徴とする。

また、本発明に係る半導体記憶装置の製造方法は、前記第１電極膜をエッチングすることにより、前記下部電極配線が自己整合的に形成されることを特徴とし、更に、前記第１電極膜のエッチングを反応性イオンエッチング法により行うことを特徴とする。

また、本発明に係る半導体記憶装置の製造方法は、前記第２電極膜をエッチングすることにより、前記上部電極配線が自己整合的に形成されることを特徴とし、更に、前記第２電極膜のエッチングを反応性イオンエッチング法により行うことを特徴とする。

また、本発明に係る半導体記憶装置の製造方法は、ストライプ状に段差を有する前記第１絶縁膜の加工パターン、及び、ストライプ状に段差を有する前記第２絶縁膜の加工パターンの少なくとも何れか一方が、前記半導体記憶装置の製造プロセスにおける最小線幅と最小間隔の加工寸法で形成されることを特徴とする。

本発明に係る半導体記憶装置及びその製造方法の実施の形態につき、図面に基づいて詳細に説明する。尚、本発明では、メモリセルの記憶材料体として巨大磁気抵抗効果を有するＣＭＲ材料（例えばＰＣＭＯ：Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３ ）薄膜を用いてクロスポイント構造のメモリセル及びメモリセルアレイを構成したＲＲＡＭを一例として、そのメモリセル構成とその具体的な製造方法を示す。

〈第１実施形態〉
クロスポイント構造のメモリセルの上部電極配線と下部電極配線の両方の形成において、本発明に係る半導体記憶装置の製造方法（以下、適宜「本発明方法」と称す。）を適用した場合の実施形態について説明する。

図１は、本発明方法で形成されるメモリセル及びメモリセルアレイを形成するための平面レイアウト図で、Ｓ１で指示された領域が下部電極配線Ｂ（図２参照）を形成するために必要な第１絶縁膜パターンを定義する領域を、Ｓ２で指示された領域が上部電極配線Ｔ（図２参照）を形成するために必要な第２絶縁膜パターンを定義する領域を、夫々示す。

図２は、図１のレイアウト図に基づいて、本発明方法により作製した半導体記憶装置のメモリセルアレイを模式的に示す平面図である。本第１実施形態では、第１絶縁膜パターンＳ１と第２絶縁膜パターンＳ２の両側壁面に沿って、上部電極配線Ｔと下部電極配線Ｂが自己整合的に形成される。

また、図３乃至図９は、夫々、本発明方法を工程順に示したものである。図３乃至図９において、各図（ａ）は、図２のＸ１−Ｘ１’に沿った垂直断面図を、各図（ｂ）は、図２のＸ２−Ｘ２’に沿った垂直断面図を、各図（ｃ）は、図２のＹ１−Ｙ１’に沿った垂直断面図を、各図（ｄ）は、図２のＹ２−Ｙ２’に沿った垂直断面図を、夫々示したものである。以下、本発明方法の第１実施形態につき、工程順に説明する。

先ず、シリコン基板（半導体基板）１１上に第１絶縁膜１２を堆積する。本実施形態では、膜厚６０００Åのシリコン酸化膜をＣＶＤ（化学気相成長）法により堆積した。続いて、公知のフォトリソグラフィの手法によってパターニングしたレジストをマスクとして、第１絶縁膜１２の一部を、反応性イオンエッチング法により膜厚ｄ１分加工する。本実施形態では、０．３μｍライン／０．３μｍスペースのストライプ状のレジストパターンを用いて、シリコン酸化膜を加工深さｄ１（＝１３５０Å）でエッチングした。この後、上記レジストを除去することにより、図３（ａ），（ｂ），（ｃ），（ｄ）に示すように、シリコン酸化膜からなり高さｄ１の垂直或いは略垂直な段差を有する第１絶縁膜パターンＳ１を形成する（以上、工程Ａ１）。尚、本発明において「垂直」は、特に断らない限り、半導体基板１１の表面に対して垂直な場合を意味する。

次に、図４（ａ），（ｂ），（ｃ），（ｄ）に示すように、下部電極配線Ｂの配線材料（第１電極膜）としてＰｔ膜１３を全面にスパッタリング法で堆積する。この際、第１絶縁膜パターンＳ１の段差部の側方近傍では、高さｄ１の段差により平坦部の膜厚よりも堆積膜厚が厚くなる。本実施形態では、図４（ｃ）に示す第１絶縁膜パターンＳ１上部で膜厚ｄ２（＝１０００Å）の第１電極膜１３をスパッタすることにより、図４（ｄ）に示す段差部の側方近傍部分で第１電極膜１３の膜厚がｄ３（＝２０００Å＞ｄ２）になった（以上、工程Ａ２）。

次に、上記工程Ａ２で堆積した第１電極膜１３を反応性イオンエッチング法によって垂直方向にエッチングする。ここで、上述の通り、第１絶縁膜パターンＳ１の段差部の側方近傍の膜厚が、高さｄ１の段差により平坦部の膜厚よりも厚いため、該段差部の側方近傍部分に、第１電極膜１３からなる下部電極配線Ｂが、図５（ａ），（ｂ），（ｃ），（ｄ）に示すように、該段差の側壁面に沿って自己整合的に形成される（以上、工程Ａ３）。

次に、図６（ａ），（ｂ），（ｃ），（ｄ）に示すように、第２絶縁膜として、シリコン酸化膜１４をＣＶＤ法により全面に堆積する。本実施形態では、膜厚１０００Åのシリコン酸化膜を堆積した（以上、工程Ａ４）。

続いて、公知のフォトリソグラフィの手法によってパターンニングしたレジストをマスクとして、第２絶縁膜１４を反応性イオンエッチング法により膜厚ｄ２分加工する。本実施形態では、０．３μｍライン／０．３μｍスペースのストライプ状のレジストパターンを用いて、シリコン酸化膜を加工深さｄ４（＝１２００Å）でエッチングした。この後、上記レジストを除去することにより、図７（ａ），（ｂ），（ｃ），（ｄ）に示すように、シリコン酸化膜からなり高さｄ４の垂直或いは略垂直な段差を有する第２絶縁膜パターンＳ２を形成する（以上、工程Ａ５）。

次に、図８（ａ），（ｂ），（ｃ），（ｄ）に示すように、データを蓄積するための記憶材料体となるＰＣＭＯ膜１５と、上部電極配線Ｔの配線材料（第２電極膜）となるＰｔ膜１６を順次全面に形成する。本実施形態では、膜厚４００ÅのＰＣＭＯ膜１５と、膜厚１０００Åの第２電極膜１６を順次堆積した。この際、第２絶縁膜パターンＳ２の段差部の側方近傍では、高さｄ４の段差により平坦部の膜厚よりも堆積膜厚が厚くなる。本実施形態では、図８（ａ）に示す第２絶縁膜パターンＳ２上部で、第２電極膜１６の膜厚が１０００Å（ｄ５）であるのに対して、図８（ｂ）に示す第２絶縁膜パターンＳ２の段差部の側方近傍部分で第２電極膜１６の膜厚が２０００Å（ｄ６）になった（以上、工程Ａ６）。

次に、上記工程Ａ６で堆積した第２電極膜１６を反応性イオンエッチング法によって垂直方向にエッチングする。ここで、上述の通り、第２絶縁膜パターンＳ２の段差部の側方近傍の膜厚が、高さｄ４の段差により平坦部の膜厚よりも厚いため、該段差部の側方近傍部分に、第２電極膜１６からなる上部電極配線Ｔが、図９（ａ），（ｂ），（ｃ），（ｄ）に示すように、該段差の側壁面に沿って自己整合的に形成される。更に、引き続きＰＣＭＯ膜１５を除去する（以上、工程Ａ７）。

本実施形態では、上記工程Ａ４及びＡ５において、第２絶縁膜パターンＳ２を形成した後に、上記工程Ａ６において、ＰＣＭＯ膜１５を成膜したが、これらの工程を入れ換えても構わない。即ち、上記工程Ａ３において下部電極配線Ｂを形成した後、ＰＣＭＯ膜１５を成膜し、該ＰＣＭＯ膜１５上に、第２絶縁膜１４を堆積して、高さｄ４の段差を有する第２絶縁膜パターンＳ２を形成するようにしても良い。

以上、本第１実施形態では、ストライプ状に配置された第１及び第２絶縁膜パターンＳ１、Ｓ２の各段差を利用することにより、第１及び第２絶縁膜パターンの段差の両側壁面に沿って夫々２本の下部電極配線Ｂと上部電極配線Ｔが形成されるため、下部電極配線Ｂと上部電極配線Ｔの交差個所のメモリセルは、第１及び第２絶縁膜パターンＳ１、Ｓ２を最小加工寸法Ｆで形成した場合、図２に示すように、下部電極配線Ｂ方向及び上部電極配線Ｔ方向に、夫々ピッチＦで繰り返し形成される。この結果、メモリセル面積は、最小加工寸法Ｆに対して、従来の製造方法では「４Ｆ^２」となるところ、図２に太実線領域で示すように「Ｆ^２」となり、従来の２５％に縮小され、メモリセルのより一層の高集積化、及び、製造プロセスの微細化への対応が可能となる。

〈第２実施形態〉
次に、クロスポイント構造のメモリセルの上部電極配線の形成において、本発明方法を適用した場合の実施形態について説明する。

図１０は、本発明方法で形成されるメモリセル及びメモリセルアレイを形成するための平面レイアウト図で、Ｒ１で指示された領域が下部電極配線Ｂの配線パターンを定義する領域を、Ｓ２で指示された領域が上部電極配線Ｔ（図１１参照）を形成するために必要な第２絶縁膜パターンを定義する領域を、夫々示す。

図１１は、図１０のレイアウト図に基づいて、本発明方法により作製した半導体記憶装置のメモリセルアレイを模式的に示す平面図である。本第２実施形態では、第２絶縁膜パターンＳ２の両側壁面に沿って、上部電極配線Ｔが自己整合的に形成される。

また、図１２乃至図１６は、第２実施形態に係る本発明方法を工程順に示したものである。図１２乃至図１６において、各図（ａ）は、図１１のＸ１−Ｘ１’に沿った垂直断面図を、各図（ｂ）は、図１１のＸ２−Ｘ２’に沿った垂直断面図を、各図（ｃ）は、図１１のＹ１−Ｙ１’に沿った垂直断面図を、各図（ｄ）は、図１１のＹ２−Ｙ２’に沿った垂直断面図を、夫々示したものである。以下、第２実施形態に係る本発明方法につき、工程順に説明する。

先ず、従来の製造方法と同様に、シリコン基板（半導体基板）１７上に、メモリセル下の層間絶縁膜として第１シリコン酸化膜１８をＣＶＤ法により全面に堆積する。続いて、下部電極配線Ｂの配線材料（第１電極膜）となるＰｔ膜１９を全面にスパッタリング法で堆積する。本実施形態では、膜厚６０００Åの第１シリコン酸化膜１８と、膜厚１０００Åの第１電極膜１９を順次堆積した。続いて、公知のフォトリソグラフィの手法によってストライプ状にパターンニングしたレジストをマスクとして、第１電極膜１９をエッチングすることにより、図１２（ａ），（ｂ），（ｃ），（ｄ）に示すような下部電極配線パターンＲ１を形成する（以上、工程Ｂ１）。

次に、第２シリコン酸化膜２０を全面に堆積する。本実施形態では、膜厚６０００Åのシリコン酸化膜をＣＶＤ法により堆積した。次に、所謂ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ Ｍｅｔｈｏｄ）により、第２シリコン酸化２０を下部電極配線Ｂの表面レベルまで研磨することにより、図１３（ａ），（ｂ），（ｃ），（ｄ）に示すような構造を形成する（以上、工程Ｂ２）。上記第１シリコン酸化膜１８と第２シリコン酸化膜２０が、上記第１実施形態における第１絶縁膜１２に対応する。

次に、データを蓄積するための記憶材料体となるＰＣＭＯ膜２１を全面に堆積した後、第３シリコン酸化膜（第２絶縁膜）２２を全面に堆積する。本実施形態では、膜厚４００ÅのＰＣＭＯ膜２１と、膜厚１３００Åの第２絶縁膜２２を順次堆積した。続いて、公知のフォトリソグラフィの手法によってパターンニングしたレジストをマスクとして、第２絶縁膜２２を反応性イオンエッチング法により加工する。本実施形態では、０．３μｍライン／０．３μｍスペースのストライプ状のレジストパターンを用いて、ｄ７＝１３００Åの第２絶縁膜２２の段差を形成した。この後、上記レジストを除去することにより、図１４（ａ），（ｂ），（ｃ），（ｄ）に示すように、シリコン酸化膜からなり高さｄ７の垂直或いは略垂直な段差を有する第２絶縁膜パターンＳ２を形成する（以上、工程Ｂ３）。

次に、図１５（ａ），（ｂ），（ｃ），（ｄ）に示すように、上部電極配線Ｔの配線材料（第２電極膜）となるＰｔ膜２３を全面にスパッタリング法で堆積する。この際、第２絶縁膜パターンＳ２の段差部の側方近傍では、高さｄ７の段差により平坦部の膜厚よりも堆積膜厚が厚くなる。本実施形態では、図１５（ａ）に示す第２絶縁膜パターンＳ２上部で膜厚ｄ８（＝１０００Å）の第２電極膜２３をスパッタすることにより、図１５（ｂ）に示す段差部の側方近傍部分で第２電極膜２３の膜厚がｄ９（＝２０００Å＞ｄ８）になった（以上、工程Ｂ４）。

次に、上記工程Ｂ４で堆積した第２電極膜２３を反応性イオンエッチング法によって垂直方向にエッチングする。ここで、上述の通り、第２絶縁膜パターンＳ２の段差部の側方近傍の膜厚が、高さｄ７の段差により平坦部の膜厚よりも厚いため、該段差部の側方近傍部分に、第２電極膜２３からなる上部電極配線Ｔが、図１６（ａ），（ｂ），（ｃ），（ｄ）に示すように、該段差の側壁面に沿って自己整合的に形成される（以上、工程Ｂ５）。

本実施形態では、上記工程Ｂ３において、ＰＣＭＯ膜２１上に第２絶縁膜パターンＳ２を形成したが、これらの工程を入れ換えても構わない。即ち、上記工程Ｂ３において第２絶縁膜パターンＳ２を形成した後、ＰＣＭＯ膜２１と第２電極膜２３を順次堆積するようにしても良い。

以上、本第２実施形態では、ストライプ状に配置された第２絶縁膜パターンＳ２の段差を利用することにより、第２絶縁膜パターンＳ２の段差の両側壁面に沿って２本の上部電極配線Ｔが形成されるため、下部電極配線Ｂと上部電極配線Ｔの交差個所のメモリセルは、第１及び第２絶縁膜パターンＳ１、Ｓ２を最小加工寸法Ｆで形成した場合、図１１に示すように、下部電極配線Ｂ方向にピッチＦで、上部電極配線Ｔ方向にピッチ２Ｆで、夫々繰り返し形成される。この結果、メモリセル面積は、最小加工寸法Ｆに対して、従来の製造方法では「４Ｆ^２」となるところ、図１１に太実線領域で示すように「２Ｆ^２」となり、従来の５０％に縮小され、メモリセルのより一層の高集積化、及び、製造プロセスの微細化への対応が可能となる。

〈第３実施形態〉
次に、クロスポイント構造のメモリセルの下部電極配線の形成において、本発明方法を適用した場合の実施形態について説明する。

図１７は、本発明方法で形成されるメモリセル及びメモリセルアレイを形成するための平面レイアウト図で、Ｓ１で指示された領域が下部電極配線Ｂ（図１８参照）を形成するために必要な第１絶縁膜パターンを定義する領域を、Ｒ２で指示された領域が上部電極配線Ｔの配線パターンを定義する領域を、夫々示す。

図１８は、図１７のレイアウト図に基づいて、本発明方法により作製した半導体記憶装置のメモリセルアレイを模式的に示す平面図である。本第３実施形態では、第１絶縁膜パターンＳ１の両側壁面に沿って、下部電極配線Ｂが自己整合的に形成される。

また、図１９乃至図２１は、第３実施形態に係る本発明方法を工程順に示したものである。図１９乃至図２１において、各図（ａ）は、図１８のＸ１−Ｘ１’に沿った垂直断面図を、各図（ｂ）は、図１８のＸ２−Ｘ２’に沿った垂直断面図を、各図（ｃ）は、図１８のＹ１−Ｙ１’に沿った垂直断面図を、各図（ｄ）は、図１８のＹ２−Ｙ２’に沿った垂直断面図を、夫々示したものである。以下、第３実施形態に係る本発明方法につき、工程順に説明する。

先ず、第１実施形態の工程Ａ１〜Ａ３と同様の手順により、図１９（ａ），（ｂ），（ｃ），（ｄ）に示すように、第１電極膜（Ｐｔ膜）１３からなる下部電極配線Ｂを、第１絶縁膜パターンＳ１の段差の側壁面に沿って自己整合的に形成する（以上、工程Ｃ１）。

次に、図２０（ａ），（ｂ），（ｃ），（ｄ）に示すように、ＰＣＭＯ膜２４と、上部電極配線Ｔの配線材料（第２電極膜）となるＰｔ膜２５を順次全面に形成する。本実施形態では、膜厚４００ÅのＰＣＭＯ膜２４と、膜厚１０００Åの第２電極膜２５を順次堆積した（以上、工程Ｃ２）。

次に、図２１（ａ），（ｂ），（ｃ），（ｄ）に示すように、公知のフォトリソグラフィの手法によって、ストライプ状にパターンニングしたレジストをマスクとして、第２電極膜２５をエッチングすることにより、上部電極配線パターンＲ２を形成する（以上、工程Ｃ３）。

以上、本第３実施形態では、ストライプ状に配置された第１絶縁膜パターンＳ１の段差を利用することにより、第１絶縁膜パターンＳ１の段差の両側壁面に沿って２本の上部電極配線Ｔが形成されるため、下部電極配線Ｂと上部電極配線Ｔの交差個所のメモリセルは、第１及び第２絶縁膜パターンＳ１、Ｓ２を最小加工寸法Ｆで形成した場合、図１８に示すように、下部電極配線Ｂ方向にピッチ２Ｆで、上部電極配線Ｔ方向にピッチＦで、夫々繰り返し形成される。この結果、メモリセル面積は、最小加工寸法Ｆに対して、従来の製造方法では「４Ｆ^２」となるところ、図１８に太実線領域で示すように「２Ｆ^２」となり、従来の５０％に縮小され、メモリセルのより一層の高集積化、及び、製造プロセスの微細化への対応が可能となる。

次に、別実施形態につき説明する。

上記各実施形態では、上部電極配線Ｔ及び下部電極配線Ｂの配線材料としてＰｔ膜を使用する場合を例示したが、該配線材料は、上記実施形態に限定されるものではない。例えば、Ｐｔ／Ｔｉ、Ｐｔ／ＴｉＯ_２等の積層膜としても良い。また、Ｉｒ膜、ＴｉＮ膜、及びＰｔ膜を含めたそれらの複合膜としても良い。

また、上記各実施形態では、第１絶縁膜及び第２絶縁膜を何れもシリコン酸化膜により形成する場合を例示したが、第１絶縁膜及び第２絶縁膜は、上記実施形態に限定されるものではない。例えば、第１絶縁膜及び第２絶縁膜は、シリコン窒化膜等で形成しても良い。

また、各実施形態では、本発明方法で作製されるクロスポイント構造のメモリセルを有する半導体記憶装置として、メモリセルが記憶材料体にＰＣＭＯ膜を用いて構成されるＲＲＡＭ（抵抗体メモリ）を一例として説明したが、本発明に係る半導体記憶装置は、ＲＲＡＭに限定されるものではない。即ち、本発明に係る半導体記憶装置は、メモリセルが記憶材料体に強誘電体膜を用いて構成されるＦｅＲＡＭ（強誘電体メモリ）であっても、或いは、メモリセルが記憶材料体にＴＭＲ膜を用いて構成されるＭＲＡＭ（磁気抵抗メモリ）であってもよい。その際、上部電極配線Ｔ及び下部電極配線Ｂの各配線材料は、その記憶材料体に対して最適な材料を選択すれば良い。また、記憶材料体も、上記３種類の材料に限定されるものではない。

本発明に係る半導体記憶装置の第１実施形態におけるメモリセル及びメモリセルアレイを形成するための平面レイアウト図 本発明に係る半導体記憶装置の第１実施形態におけるメモリセルアレイを模式的に示す平面図 本発明に係る半導体記憶装置の製造方法の第１実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の第２実施形態におけるメモリセル及びメモリセルアレイを形成するための平面レイアウト図 本発明に係る半導体記憶装置の第２実施形態におけるメモリセルアレイを模式的に示す平面図 本発明に係る半導体記憶装置の製造方法の第２実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の第３実施形態におけるメモリセル及びメモリセルアレイを形成するための平面レイアウト図 本発明に係る半導体記憶装置の第３実施形態におけるメモリセルアレイを模式的に示す平面図 本発明に係る半導体記憶装置の製造方法の第３実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第３実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第３実施形態によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 従来の製造方法で作製されるクロスポイント構造の半導体記憶装置におけるメモリセル及びメモリセルアレイを形成するための平面レイアウト図 クロスポイント構造の半導体記憶装置の従来の製造方法によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図 クロスポイント構造の半導体記憶装置の従来の製造方法によるメモリセル及びメモリセルアレイの製造工程の一部を示す工程断面図

符号の説明

１１： シリコン基板（半導体基板）
１２： シリコン酸化膜（第１絶縁膜）
１３： Ｐｔ膜（第１電極膜）
１４： シリコン酸化膜（第２絶縁膜）
１５： ＰＣＭＯ膜（記憶材料体）
１６： Ｐｔ膜（第２電極膜）
１７： シリコン基板（半導体基板）
１８： 第１シリコン酸化膜（第１絶縁膜）
１９： Ｐｔ膜（第１電極膜）
２０： 第２シリコン酸化膜（第１絶縁膜）
２１： ＰＣＭＯ膜（記憶材料体）
２２： 第３シリコン酸化膜（第２絶縁膜）
２３： Ｐｔ膜（第２電極膜）
２４： ＰＣＭＯ膜（記憶材料体）
２５： Ｐｔ膜（第２電極膜）
ｄ１： 第１絶縁膜パターンの段差の高さ
ｄ２： 第１電極膜の第１絶縁膜パターン上部の膜厚
ｄ３： 第１電極膜の第１絶縁膜パターンの段差部の側方近傍での膜厚
ｄ４： 第２絶縁膜パターンの段差の高さ
ｄ５： 第２電極膜の第２絶縁膜パターン上部の膜厚
ｄ６： 第２電極膜の第２絶縁膜パターンの段差部の側方近傍での膜厚
ｄ７： 第２絶縁膜パターンの段差の高さ
ｄ８： 第２電極膜の第２絶縁膜パターン上部の膜厚
ｄ９： 第２電極膜の第２絶縁膜パターンの段差部の側方近傍での膜厚
Ｂ： 下部電極配線
Ｔ： 上部電極配線
Ｓ１： 下部電極配線を形成するために必要な第１絶縁膜パターンを定義する領域
Ｓ２： 上部電極配線を形成するために必要な第２絶縁膜パターンを定義する領域
Ｒ１： 下部電極配線パターンを定義する領域
Ｒ２： 上部電極配線パターンを定義する領域
Ｆ： 最小加工寸法

Claims (15)

1. 同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置であって、
   前記上部電極配線と前記下部電極配線の少なくとも何れか一方の電極配線は、ストライプ状に複数の段差を有するように加工された絶縁膜の前記段差の側壁面に沿って、前記絶縁膜の前記段差の一の側壁面毎に一本の前記電極配線が形成されていることを特徴とするクロスポイント構造の半導体記憶装置。
2. ストライプ状に複数の段差を有するように加工された第１絶縁膜の前記段差の側壁面に沿って、前記第１絶縁膜の前記段差の一の側壁面毎に一本の前記下部電極配線が形成され、
   ストライプ状に複数の段差を有するように加工された第２絶縁膜の前記段差の側壁面に沿って、前記第２絶縁膜の前記段差の一の側壁面毎に一本の前記上部電極配線が形成されていることを特徴とする請求項１に記載のクロスポイント構造の半導体記憶装置。
3. 前記記憶材料体が、強誘電体特性を有することを特徴とする請求項１または２に記載のクロスポイント構造の半導体記憶装置。
4. 前記記憶材料体が、強磁性トンネル磁気抵抗効果を有することを特徴とする請求項１または２に記載のクロスポイント構造の半導体記憶装置。
5. 前記記憶材料体が、巨大磁気抵抗効果を有することを特徴とする請求項１または２に記載のクロスポイント構造の半導体記憶装置。
6. 同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、
   半導体基板上に、第１絶縁膜を堆積する工程と、
   前記第１絶縁膜を加工することによりストライプ状に複数の段差を形成する工程と、
   前記下部電極配線の材料となる第１電極膜を堆積する工程と、
   前記第１電極膜をエッチングすることにより、前記第１絶縁膜の前記段差の各側壁面に沿って前記第１電極膜からなる前記第１絶縁膜の前記段差の一の側壁面毎に一本の前記下部電極配線を形成する工程と、
   を有することを特徴とする半導体記憶装置の製造方法。
7. 同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、
   前記下部電極配線上に第２絶縁膜を堆積する工程と、
   前記第２絶縁膜を加工することによりストライプ状に複数の段差を形成する工程と、
   前記記憶材料体を堆積する工程と、
   前記上部電極配線の材料となる第２電極膜を堆積する工程と、
   前記第２電極膜をエッチングすることにより、前記第２絶縁膜の前記段差の各側壁面に沿って前記第２電極膜からなる前記第２絶縁膜の前記段差の一の側壁面毎に一本の前記上部電極配線を形成する工程と、
   を有することを特徴とする半導体記憶装置の製造方法。
8. 同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、
   前記下部電極配線上に前記記憶材料体を堆積する工程と、
   第２絶縁膜を堆積する工程と、
   前記第２絶縁膜を加工することによりストライプ状に複数の段差を形成する工程と、
   前記上部電極配線の材料となる第２電極膜を堆積する工程と、
   前記第２電極膜をエッチングすることにより、前記第２絶縁膜の前記段差の各側壁面に沿って前記第２電極膜からなる前記第２絶縁膜の前記段差の一の側壁面毎に一本の前記上部電極配線を形成する工程と、
   を有することを特徴とする半導体記憶装置の製造方法。
9. 半導体基板上に、第１絶縁膜を堆積する工程と、
   前記第１絶縁膜を加工することによりストライプ状に複数の段差を形成する工程と、
   前記下部電極配線の材料となる第１電極膜を堆積する工程と、
   前記第１電極膜をエッチングすることにより、前記第１絶縁膜の前記段差の各側壁面に沿って前記第１電極膜からなる前記第１絶縁膜の前記段差の一の側壁面毎に一本の前記下部電極配線を形成する工程と、
   を有することを特徴とする請求項７または８に記載の半導体記憶装置の製造方法。
10. 前記第１電極膜をエッチングすることにより、前記下部電極配線が自己整合的に形成されることを特徴とする請求項６または９に記載の半導体記憶装置の製造方法。
11. 前記第１電極膜のエッチングを反応性イオンエッチング法により行うことを特徴とする請求項６または９に記載の半導体記憶装置の製造方法。
12. 前記第２電極膜をエッチングすることにより、前記上部電極配線が自己整合的に形成されることを特徴とする請求項７〜９の何れか１項に記載の半導体記憶装置の製造方法。
13. 前記第２電極膜のエッチングを反応性イオンエッチング法により行うことを特徴とする請求項７〜９の何れか１項に記載の半導体記憶装置の製造方法。
14. ストライプ状に段差を有する前記第１絶縁膜の加工パターンが、前記半導体記憶装置の製造プロセスにおける最小線幅と最小間隔の加工寸法で形成されることを特徴とする請求項６、９、１０及び１１の何れか１項に記載の半導体記憶装置の製造方法。
15. ストライプ状に段差を有する前記第２絶縁膜の加工パターンが、前記半導体記憶装置の製造プロセスにおける最小線幅と最小間隔の加工寸法で形成されることを特徴とする請求項７、８、９、１２及び１３の何れか１項に記載の半導体記憶装置の製造方法。
    

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